KR101784507B1 - 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템 - Google Patents

반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템 Download PDF

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Abstract

인터포저의 상면에 제1반도체 칩들의 적층체를 적층한 후, 하면에 제2반도체 칩을 적층하는 반도체 적층 패키지 제조 방법 및 이를 포함하는 반도체 적층 패키지 및 전자 시스템을 제시한다.

Description

반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템{Semiconductor stack package and manufacturing method for the same, and electronic system comprising the same}
본 출원은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 적층 패키지(stack package) 및 제조 방법, 이를 포함하는 전자 시스템(system)에 관한 것이다.
전기, 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈(module) 또는 반도체 패키지을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지 제공하기 위한 하나의 방법으로서 메모리 칩(memory chip) 또는 컨트롤러(controller)와 같은 로직 칩(logic chip)과 같은 반도체 칩들을 적층하는 방법이 고려될 수 있다.
도 1은 전형적인 반도체 적층 패키지를 보여준다.
도 1을 참조하면, 인쇄회로기판(PCB: Printed Circuit Board)와 같은 패키지 기판(100) 상에 반도체 칩들(111, 113, 115)을 적층하여 반도체 적층 패키지를 구현할 수 있다. 제1반도체 칩(111) 상에 제2반도체 칩(113), 제3반도체 칩(115)가 언더필(under fill) 또는 접착층(120)을 개재하여 순차적으로 적층된 형상으로 반도체 칩 적층체(110)가 형성될 수 있다. 각각의 반도체 칩들(111, 113, 115)들을 관통하는 관통 전극(130), 예컨대 관통 실리콘 비아(TSV: Through Silicon Via)들을 통해 상호 전기적으로 연결될 수 있다. 반도체 칩 적층체(110)가 패키지 기판(100)에 실장된 후, 에폭시몰딩재(EMC: Epoxy Molding Compund)와 같은 몰딩부(140)를 몰딩(molding)하고, 외부 접속을 위한 솔더 볼(solder ball)과 같은 외부 접속 전극(150)을 부착하여 반도체 적층 패키지를 구현할 수 있다.
이와 같은 반도체 적층 패키지의 구조에서, 반도체 칩 적층체(110)는 패키지 기판(100) 상에 실장되므로, 반도체 칩 적층체(110)와 패키지 기판(100) 사이에 추가의 반도체 칩을 더 개재시키는 데 제약이 유발될 수 있다. 추가의 반도체 칩이 개재될 경우, 패키지 기판(100) 상에 추가의 반도체 칩을 적층한 후, 적층된 추가의 반도체 칩 상에 반도체 칩 적층체(110)를 추가로 적층해야 하는 데, 이는 상당히 복잡한 공정 단계가 요구될 수 있고, 또한, 다층으로 반도체 칩(111, 113, 115)들을 적층하는 데 정밀한 공정 제어가 요구될 수 있다.
본 출원은 다수의 반도체 칩들을 적층할 때, 반도체 칩들의 크기 및 종류에 따라 적층에 어려움이 유발되는 적층 제약을 극복하여 다수의 반도체 칩들을 하나의 패키지에 함께 패키징(packagin)할 수 있는 반도체 적층 패키지 및 제조 방법, 이를 포함하는 제품으로서의 전자 시스템(elecronic system)을 제시하고자 한다.
본 출원의 일 관점은, 인터포저; 상기 인터포저 상면에 적층된 제1반도체 칩들의 적층체; 상기 인터포저의 하면에 적층된 제2반도체 칩; 및 상기 제2반도체 칩에 부착된 외부 접속 전극을 포함하는 반도체 적층 패키지를 제시한다.
본 출원의 다른 일 관점은, 제1관통전극이 삽입된 인터포저; 상기 인터포저 상면에 도입된 제1반도체 칩들의 적층체; 상기 제1반도체 칩들의 적층체를 관통하며 상기 제1관통전극에 연결된 제2관통전극; 상기 인터포저 하면에 도입된 제2반도체 칩; 및 상기 제2반도체 칩을 관통하며 제1관통전극에 연결된 제3관통전극;을 포함하는 반도체 적층 패키지를 제시한다.
상기 제1반도체 칩들의 적층체를 덮는 제1보호층를 더 포함할 수 있다.
상기 제1반도체 칩들은 메모리 반도체 칩을 포함할 수 있다.
상기 제2반도체 칩은 로직(logic) 반도체 칩을 포함할 수 있다.
상기 인터포저 하면에서 상기 제2반도체 칩을 덮어 보호하는 제2보호층을 더 포함할 수 있다.
본 출원의 다른 일 관점은, 인터포저를 도입하는 단계; 상기 인터포저 상면에 제1반도체 칩들의 적층체를 적층하는 단계; 및 상기 인터포저 하면에 제2반도체 칩을 적층하는 단계;를 포함하는 반도체 적층 패키지 제조 방법을 제시한다.
상기 인터포저를 도입하는 단계는 상기 인터포저를 관통하여 상기 상면 및 하면에 양 단부를 각각 제1 및 제2접촉부로 노출하는 제1관통전극을 형성하는 단계를 더 포함할 수 있다.
본 출원의 다른 일 관점은, 상측 표면으로 제1접촉부를 노출하는 제1관통전극이 삽입된 인터포저를 도입하는 단계;상기 인터포저 상측 표면 상에 상기 제1접촉부에 전기적으로 연결되는 제1반도체 칩들의 적층체를 적층하는 단계; 상기 인터포저 하측 표면을 리세스(recess)하여 상기 제1관통전극의 제2접촉부를 노출시키는 단계; 및 상기 제2접촉부에 전기적으로 연결되는 제2반도체 칩을 상기 인터포저의 하면 상에 적층하는 단계를 포함하는 반도체 적층 패키지 제조 방법을 제시할 수 있다.
상기 인터포저를 도입하는 단계는 상기 인터포저의 상측 표면에 삽입홈을 형성하는 단계; 및 상기 삽입홈을 채우는 도전층을 형성하여 상기 제1관통전극을 형성하는 단계를 포함할 수 있다.
상기 제1반도체 칩들의 적층체를 적층하는 단계는 상기 제1반도체 칩들을 제2관통전극이 상기 제1반도체 칩을 각각 관통하게 구비된 칩으로 준비하는 단계; 및 상기 제1반도체 칩들을 상기 제2관통전극들이 상호 연결되게 상기 인터포저 상에 순차적으로 적층하는 단계를 포함할 수 있다.
상기 제1반도체 칩들의 적층체를 적층하는 단계는 상기 제1반도체 칩들을 제2관통전극이 상기 제1반도체 칩을 각각 관통하게 구비된 칩으로 준비하는 단계; 상기 제1반도체 칩들을 상기 제2관통전극들이 상호 연결되게 상호 적층하여 상기 제1반도체 칩들의 적층체를 형성하는 단계; 및 상기 제1반도체 칩들의 적층체를 상기 인터포저 상에 적층하는 단계를 포함할 수 있다.
상기 인터포저 하측 표면을 리세스(recess)하는 단계는 상기 제2접촉부가 노출될 때까지 상기 인터포저의 하측 표면을 그라인딩(grinding), 화학적기계적연마(CMP) 또는 에치백(etch back)하는 단계를 포함할 수 있다.
상기 인터포저 하측 표면을 리세스(recess)하는 단계는 상기 제2접촉부가 노출된 후 상기 제1관통전극의 하단부가 돌출되게 상기 인터포저의 하측 표면을 추가 리세스하는 단계를 더 포함할 수 있다.
상기 제2반도체 칩을 덮어 보호하는 제2보호층을 형성하는 단계; 및 상기 제2보호층의 일부를 제거하여 외부 접속을 위한 오프닝(opening)부를 열어주는 단계를 더 포함할 수 있다.
상기 오프닝부를 통해 상기 제2반도체 칩에 외부 접속 전극을 부착하는 단계를 더 포함할 수 있다.
본 출원의 다른 일 관점은, 인터포저를 도입하는 단계; 상기 인터포저 상면에 제1반도체 칩들의 적층체들을 상호 이격되게 다수 개 적층하는 단계; 상기 제1반도체 칩들의 적층체들 사이를 채우게 제1보호층을 형성하는 단계; 상기 인터포저 하면에 상기 제1반도체 칩들의 적층체들 각각에 대응되게 제2반도체 칩들을 다수 개 적층하는 단계; 및 상기 제1반도체 칩들의 적층체들 사이의 상기 제1보호층 부분 및 상기 인터포저 부분을 선택적으로 제거하여 개개의 패키지들로 분리하는 단계를 포함하는 반도체 적층 패키지 제조 방법을 제시할 수 있다.
본 출원의 다른 일 관점은, 상측 표면으로 제1접촉부들 노출하는 제1관통전극들이 삽입된 인터포저를 도입하는 단계; 상기 인터포저 상측 표면 상에 상기 제1접촉부들에 전기적으로 연결되는 제1반도체 칩들의 적층체들을 상호 이격되게 다수 개 적층하는 단계; 상기 제1반도체 칩들의 적층체들 사이를 채우게 제1보호층을 형성하는 단계; 상기 인터포저 하측 표면을 리세스(recess)하여 상기 제1관통전극들의 제2접촉부들을 노출시키는 단계; 상기 제2접촉부들에 전기적으로 연결되는 제2반도체 칩들을 상기 인터포저의 하면 상에 다수 개 적층하는 단계; 및 상기 제1반도체 칩들의 적층체들 사이의 상기 제1보호층 부분 및 상기 인터포저 부분을 선택적으로 제거하여 개개의 패키지들로 분리하는 단계를 포함하는 반도체 적층 패키지 제조 방법을 제시할 수 있다.
본 출원의 다른 일 관점은, 주기판(main board); 및 상기 주기판 상에 실장될 반도체 적층 패키지를 포함하고, 상기 반도체 적층 패키지는 인터포저; 상기 인터포저 상면에 적층된 제1반도체 칩들의 적층체; 상기 인터포저의 하면에 적층된 제2반도체 칩; 및 상기 제2반도체 칩에 부착된 외부 접속 전극을 포함하는 전자 시스템(system)을 제시할 수 있다.
본 출원의 다른 일 관점은, 주기판(main board); 및 상기 주기판 상에 실장될 반도체 적층 패키지를 포함하고, 상기 반도체 적층 패키지는 상측 표면으로 제1접촉부를 노출하는 제1관통전극이 삽입된 인터포저를 도입하는 단계; 상기 인터포저 상측 표면 상에 상기 제1접촉부에 전기적으로 연결되는 제1반도체 칩들의 적층체를 적층하는 단계; 상기 인터포저 하측 표면을 리세스(recess)하여 상기 제1관통전극의 제2접촉부를 노출시키는 단계; 및 상기 제2접촉부에 전기적으로 연결되는 제2반도체 칩을 상기 인터포저의 하면 상에 적층하는 단계를 포함하여 제조된 전자 시스템(system)을 포함할 수 있다.
본 출원의 실시예에 따르면 다수의 반도체 칩들을 적층할 때, 반도체 칩들의 크기 및 종류에 따라 적층에 어려움이 유발되는 적층 제약을 극복하여 다수의 반도체 칩들을 하나의 패키지에 함께 패키징(packagin)할 수 있는 반도체 적층 패키지 및 제조 방법을 제시할 수 있다.
도 1은 전형적인 반도체 적층 패키지를 보여주는 단면도이다.
도 2 내지 도 12는 본 출원의 실시예에 따른 반도체 적층 패키지 및 제조 방법을 보여주는 도면들이다.
도 13은 본 출원의 실시예에 따른 반도체 적층 패키지 및 제조 방법에 의한 효과를 설명하기 위해 제시한 비교예를 보여주는 도면이다.
도 14 및 도 15는 본 출원의 실시예에 따른 반도체 적층 패키지 및 제조 방법의 변형예들을 보여주는 도면들이다.
도 16은 본 출원의 실시예에 따른 반도체 적층 패키지 및 제조 방법을 적용한 전자 시스템을 보여주는 도면이다.
도 2 내지 도 12는 본 출원 일 실시예에 따른 반도체 적층 패키지 및 제조 방법을 보여준다. 제1반도체 칩들의 적층체는 3개의 메모리 반도체 칩들을 제1반도체 칩으로 적층된 경우를 예시하지만, 제1반도체 칩들이 4개 또는 8개 그 이상의 경우에도 적용될 수 있다.
도 2를 참조하면, 본 출원에서 제1반도체 칩들의 적층체를 수납하여 패키지 과정이 진행되는 동안 제1반도체 칩들을 수납하는 핸들링(handling) 부재로서 인터포저(interposer: 200)를 도입한다. 인터포저(200)는 본 출원의 반도체 적층 패키지에서 제1반도체 칩들의 적층체를 수납하는 기판 형태로 묘사하고 있지만, 기판 형태 이외에 필름(film)이나 테이프 또는 시트(sheet) 형상을 가질 수도 있다.
인터포저(200)는 실리콘(Si) 또는 게르마늄(Ge)과 같은 반도체 물질의 반도체 기판일 수 있으며, 탄소 폴리머(carbon polymer)나 유리 섬유 또는 레진(resin)을 포함하는 절연 기판일 수 있다. 또는 경우에 따라 금속 기판일 수 있으며, 경우에 따라 철, 구리, 니켈 또는 금을 포함하는 회로 배선이 절연 기판 표면이나 내부에 함침된 절연 기판일 수 있다. 반도체 기판일 경우 표면에 절연을 위한 절연층 또는 산화물층을 구비할 수 있으며, 금속 기판일 경우 표면에 절연을 위한 절연층 또는 절연을 위한 코팅(coating)층을 구비할 수 있다. 반도체 칩들이 실리콘 기판에 집적회로가 집적되어 구성되므로, 반도체 칩들과의 열팽창 계수가 유사하여 열 팽창에 따른 크랙(crack) 발생을 억제할 수 있고, 또한, 열 방출에 유효한 이점이 있는 실리콘 기판으로 인터포저(200)를 준비하는 것이 보다 유효하다.
인터포저(200)에 전기적 연결 콘택(contact) 구조를 삽입하기 위해, 삽입홈(201)을 상측 표면(203)에 형성한다. 인터포저(200)의 상측 표면(203)에 선택적 습식 식각이나 선택적 건식 식각을 수행하거나 또는 레이저 드릴링(laser drilling), 마이크로드릴(micro drilling)과 같은 드릴링 과정을 이용하여 삽입홈(201)을 일정 깊이, 예컨대, 반도체 적층 패키지에서 인터포저(200)의 최종적 형태가 가질 수 있는 두께에 의존하여 결정되는 깊이를 가지게 형성한다. 이때, 삽입홈(201)은 인터포저(200)의 하측 표면(205)에까지 연장되는 관통홀(through hole)로 형성될 수도 있으나, 반도체 적층 패키지에서 인터포저(200)의 최종적 두께는 보다 얇게 구현되는 것이 유리한 반면에, 패키지 과정에서는 인터포저(200)가 보다 두꺼운 두께를 가지는 것이 패키지 과정 중에 핸들링에 유효하므로, 삽입홈(201)은 하측 표면(205)에까지 연장되지 않게 형성된다.
삽입홈(201)을 채우는 도전층을 형성하여 전기적 연결 콘택(contact) 구조로서 제1관통전극(210)을 형성한다. 제1관통전극은 예컨대 관통실리콘비아(TSV)를 형성하는 과정으로 형성될 수 있다.
도전층은 삽입홈(201)을 채우게 형성되며, 알루미늄, 철, 구리, 니켈, 금 또는 이들을 포함하는 합금 또는 솔더(solder) 물질과 같은 금속 물질이나 도전성 폴리 실리콘, 탄소 나노튜브(carbon nanotube)을 포함하여 형성될 수 있다. 이때, 도전층과 인터포저(200) 사이의 계면에는 실리콘 산화물층과 같은 절연층(도시되지 않음)이 개재되어, 인터포저(200)와 제1관통전극(200) 사이의 단락 또는 누전을 방지할 수 있다. 이러한 절연층은 인터포저(200)가 절연 기판으로 구성될 때는 생략될 수 있다.
제1관통전극(210)은 인터포저(200)의 상측 표면(203)에 전기적 연결을 위한 제1접촉부(211)를 노출하게 단부의 표면이 삽입홈(201) 외측으로 노출되게 형성될 수 있다. 인터포저 제1관통전극(210)의 제1접촉부(211)가 외부와 전기적 및 기계적 연결이 원활하도록 제1관통전극(210)의 상측 단부 표면은 전부 또는 일부가 인터포저(200)의 상측 표면(203) 외측으로 노출될 수 있으며, 기계적 및 전기적 연결 시 신뢰성을 보다 더 확보하기 위해서 제1관통전극(210)의 상측 단부는 인터포저(200) 외측으로 일정 길이 돌출되게 형성될 수 있다.
제1관통전극(210)의 하단 부분은 후속 과정에서 외부 접속을 위해 전기적 연결을 위한 제2접촉부(213)로 이용될 수 있다. 이러한 제2접촉부(213)는 삽입홈(201)의 바닥 아래의 인터포저(200) 부분에 의해 가려진 상태일 수 있지만, 삽입홈(201)이 인터포저(200)를 관통하여 하측 표면(205)에까지 연장된 관통홀 형상으로 마련될 경우, 제2접촉부(213)은 하측 표면(205) 외측으로 노출될 수 있다. 이러한 제1관통전극(210)은 인터포저(200)에 반도체 칩들의 적층체를 상호 이격되어 다수 개 적층될 때를 고려하여, 다수 개의 적층체들이 실장될 위치에 다수 개의 제1관통전극(210)들이 형성될 수 있다.
도 3을 참조하면, 인터포저(200)에 수납 또는 적층될 제1반도체 칩(300)들을 준비한다.
제1반도체 칩(300)들은 인터포저(200) 상에 적층체로 수납될 칩들로 디램(DRAM)과 같은 휘발성 메모리 반도체 칩일 수 있다. 경우에 따라 플래시(FLASH)와 같은 비휘발성 메모리 반도체 칩일 수도 있고, 다양한 논리 회로를 집적한 로직 반도체 칩이거나 또는 네트워크(network) 통신을 위한 통신용 반도체 칩일 수도 있다. 본 출원의 경우 제1반도체 칩(310)들이 디램 메모리 반도체 칩인 경우를 예시하여 설명한다.
제1반도체 칩(300)은 다른 칩이나 기판과의 전기적 연결을 위한 전기적 연결 콘택 구조로서 제2관통전극 부분(310)이 제1반도체 칩(300)을 관통하게 형성된다. 제1반도체 칩(300)의 일 표면에는 집적 회로들이 집적된 활성층(도시되지 않음)을 구비하고, 이러한 활성층 내에 집적된 집적 회로들에 전기적 연결을 위해 제2관통전극 부분(310)이 도입된다. 제2관통전극 부분(310)은 활성층에 집적된 집적회로들과 재배선(RDL: ReDistributed Layer: 도시되지 않음) 등과 같은 배선에 의해 연결될 수 있다. 제1반도체 칩(300)을 관통하는 비아홀(via hole) 형상의 제1관통홀(301)을 형성하고, 제1관통홀(301)를 채우는 도전층을 형성하여 제2관통전극(310)을 형성한다. 이러한 제2관통전극 부분(310)은 TSV 형성 과정으로 형성될 수 있으며, 제2관통전극 부분(310)은 알루미늄 , 철, 구리, 니켈, 금, 이들의 합금, 솔더와 같은 금속층이나 도전성 폴리 실리콘이나 탄소 나노튜브와 같은 전도성층을 포함하여 형성될 수 있다.
제2관통전극 부분(310)의 양 단부에는 외부와의 전기 신호를 주고받도록 전기적 연결되는 제3접촉부(312) 및 제4접촉부(313)를 각각 구비할 수 있다. 제3 및 제4접촉부들(312, 313)은 제1반도체 칩(300)의 상측 및 하측 표면들 각각에 노출되는 제2관통전극 부분(310)의 양 단부 표면들로 이루어지며, 제3 및 제4접촉부들(312, 313)이 외부와의 전기적 및 기계적 접속이 보다 신뢰성 있게 이루어지도록 제2관통전극 부분(310)의 양 단부는 각각 일정 높이로 돌출되게 형성될 수 있다. 또는 이러한 제3 또는 제4접촉부들(312, 313) 표면 각각에 골드 스터드 범프(Gold Stud Bump; GSB)나 구리 기둥 범프(Cupper Pillar Bump; CPB) 또는 솔더 범프(solder bump)와 같은 마이크로 범프(micro bump: 도시되지 않음)가 더 도입될 수도 있다.
도 4를 참조하면, 도 2를 참조하여 설명한 바와 같은 인터포저(200)에, 도 3을 참조하여 설명한 바와 같이 마련된 제1반도체 칩(300)들 중의 하나인 제1반도체 제1칩(410)을 적층한다. 제1반도체 칩(300)들이 순차적으로 적층되는 경우를 예시하지만, 동종 및 동일 크기의 칩들이 아니라 다른 종류 또는 다른 크기의 칩들이 적층되는 경우에도 본 출원에 따른 반도체 적층 패키지 구조 및 제조 방법은 적용될 수 있다. 또한, 구별을 위해서 제1반도체 제1칩(410) 및 제1반도체 제2칩, 제1반도체 제3칩 등으로 기재하지만, 제1반도체 제1칩(410) 등은 도 3을 참조하여 설명한 제1반도체 칩(300)과 마찬가지로 준비될 수 있으며, 제1반도체 제1칩(410), 제1반도체 제2칩, 제1반도체 제3칩 등을 각각 관통하는 제2관통전극 제1부분(411), 제2관통전극 제2부분, 제2관통전극 제3부분 등은 제1반도체 칩(300)을 관통하는 제2관통전극 부분(310)과 마찬가지로 형성될 수 있다.
인터포저(200) 상에 제1반도체 제1칩(410)을 적층하고, 제1반도체 제1칩(410)을 관통하는 제2관통전극 제1부분(411)을 인터포저(200)의 제1관통전극(210)과 체결하여 연결시킨다. 제1반도체 제1칩(410)은 다수 개가 상호 이격되게 인터포저(200) 상에 적층될 수 있다. 이때, 제1반도체 제1칩(410)의 제3접촉부(412)는 상측으로 노출되고, 제1반도체 제1칩(410)의 제4접촉부(413)는 제1관통전극(210)의 노출된 제1접촉부(211)에 체결되어 전기적으로 연결된다. 인터포저(200)와 제1반도체 제1칩(410) 사이에는 접착과 절연을 위한 제1중간 절연층(430)이 개재될 수 있다.
제1중간 절연층(430)은 레진과 같은 언더필(Undefill)층이나 비전도성필름(Non-conductive film; NCF), 비전도성페이스트(Non-conductive paste;NCP), 이방성도전성필름(Anisotropic Conductive film:ACF) 또는 이방성도전성페이스트(Anisotropic Conductive paste:ACP) 등을 포함하여 구성될 수 있다.
도 5를 참조하면, 제1반도체 제1칩(410) 상에 제1반도체 제2칩(450) 및 제1반도체 제3칩(470)을 순차적으로 적층한다. 이때, 제1반도체 제1칩(410)과 제1반도체 제2칩(450) 사이 및 제1반도체 제2칩(450)과 제1반도체 제3칩(470) 사이에는 각각 제1중간 절연층(430)이 도입되어 절연 격리하며 접착층으로 작용할 수 있다. 제1반도체 제2칩(450)을 관통하는 제2관통전극 제2부분(451) 및 제1반도체 제3칩(470)을 관통하는 제2관통전극 제3부분(471)은, 제2관통전극 제1부분(411)과 제1관통전극(210)이 체결되는 방식과 마찬가지로 체결되며, 제2관통전극 제2부분(451)은 마찬가지로 제2관통전극 제1부분(411)과 체결된다. 제2관통전극 제1부분(411), 제2부분(451) 및 제3부분(453)의 체결에 의해서, 실질적으로 제1반도체 칩들(410, 450, 470)의 적층체(400) 전체를 관통하는 전기적 연결 콘택 구조로서 제2관통 전극부(401)가 구성될 수 있다. 이때, 제1관통 전극(210), 제2관통전극 제1부분(411), 제2부분(451) 및 제3부분(453)들 각각의 체결 부분 사이 계면에는, 전기적 및 기계적 체결을 위한 범프(bump)와 같은 체결 계면층(도시되지 않음)이 개재될 수 있다. 한편, 제1중간 절연층(430)으로 ACF 또는 ACP와 같은 이방성도전층이 개재될 경우 이러한 도전성의 체결 계면층은 생략될 수도 있다.
도 6을 참조하면, 제1반도체 칩들(410, 450, 470)의 적층체(400)를 덮는 제1보호층(510)을 형성한다. 제1보호층(510)은 반도체 칩들의 적층체(400)를 보호하게 에폭시몰딩재(EMC: Epoxy Molding Compound)를 제1몰딩한 제1몰드(mold)부로 형성될 수 있다. 제1보호층(510)은 제1반도체 칩들(410, 450, 470)을 덮게 적층체(400)들 사이를 채우게 제1몰딩 과정으로 형성될 수 있다. 이때, 제1보호층(510)은 열경화성 수지, 실리카 또는 비전도성 필러(filler)를 포함하는 층으로 몰딩될 수 있다. 이러한 제1보호층(510)은 EMC 이외에 절연 레진이나 NCF, NCP, ACF, ACP 등을 포함하여 형성될 수도 있다. 또한, 제1보호층(510)은 제1반도체 칩들의 적층체(400)들의 일부, 예컨대, 적층체(400)의 최상층인 제1반도체 제3칩(470)의 상면 표면을 노출하고, 적층체(400)들 사이 갭(gap)을 채우게 형성될 수도 있다. 제1보호층(510)은 후속 공정 과정에서 제1반도체 칩들의 적층체(400)들을 보호하는 역할도 겸비하므로, 제1반도체 칩들의 적층체(400)를 덮게 적층체(400)들 사이를 채우게 형성되는 것이 보다 유효하다.
제1보호층(510)이 제1반도체 칩들의 적층체(400)들을 덮게 형성됨에 따라, 기판 형태의 인터포저(200) 상에 제1반도체 칩들의 적층체(400)들이 다수 적층된 반제품 형태의 칩 적층 기판(501)이 구현되며, 이러한 칩 적층 기판(501)을 이용하여 추가의 반도체 칩들을 2차 적층시키는 과정을 수행할 수 있다.
칩 적층 기판(501)은 제1보호층(510)에 의해 전체 두께가 인터포저(200)나 제1반도체 칩들의 적층체(400) 보다 두껍게 구현될 수 있고, 또한, 칩 적층 기판(501)은 제1보호층(510)에 의해 강도가 강화된 상태이므로, 공정 과정 중에 강도 부족에 의해 유발되는 불량, 예컨대, 기판 휨에 의한 적층 불량이나 반도체 칩 적층 시 인가되는 압력에 의해 유발될 수 있는 크랙(crack) 발생 등을 유효하게 방지할 수 있다. 아울러, 반제품 형태의 칩 적층 기판(501)은 제1반도체 칩들의 적층체(400)들이 제1보호층(510)에 의해 보호된 상태를 제공하므로, 인터포저(200)의 노출된 반대 면쪽에 다양한 공정을 제1반도체 칩들(410, 450, 470)들에 손상을 유효하게 방지하며 수행할 수 있다. 따라서, 인터포저(200)의 제1보호층(510)에 반대되는 표면 상에 다양한 형상의 다른 반도체 칩들을 적층하는 것이 가능하며, 이때, 적층 과정에 다양한 공정을 적용하는 것이 가능하여 공정 자유도를 개선할 수 있다.
도 7을 참조하면, 칩 적층 기판(501)의 인터포저(200)의 하측 표면(도 6의 205)에 리세스(recess) 과정을 수행하여 일부 제거한다. 리세스된 하측 표면(206)에 제1관통전극(210)의 하측 단부의 제2접촉부(213)를 노출시킨다. 이때, 제1관통전극(210)의 하단 단부는 외부로 일정 높이 돌출되게 리세스 과정이 수행될 수도 있다. 인터포저(200)는 하면 리세스 과정에 의해 그 두께가 보다 얇게 줄어들지만, 제1보호층(510)이 덮인 칩 적층 기판(501) 상태이므로, 후속 과정에서 요구되는 강도 수준을 칩 적층 기판(501)은 유지할 수 있다. 따라서, 후속 다른 반도체 칩을 인터포저(200)의 리세스된 하측 표면(206) 상에 적층할 때, 인가되는 압력에 의해서 제1반도체 칩들(410, 450, 470)이 손상되는 것을 유효하게 방지할 수 있다.
인터포저(200)의 하측 표면(206)을 리세스하는 과정은, 인터포저하측 표면(도 6의 205)를 그라인딩(grinding)하거나, 화학적물리적연마(Chemical Mechanical Polishing: CMP)하거나 건식 또는 습식 식각을 이용한 에치 백(etch back) 등이 사용될 수 있다.
도 8을 참조하면, 인터포저(200)의 리세스된 하측 표면(206) 상에 제2반도체 칩(600)을 적층한다. 제2반도체 칩(600)은 반대측에 적층된 제1반도체 칩들(410, 450, 470)이 디램과 같은 메모리 반도체 칩일 경우 이러한 메모리 반도체 칩들을 제어하는 컨트롤러(controller) 칩과 같은 로직(logic) 반도체 칩일 수 있다. 이러한 제2반도체 칩(600)은 제1반도체 칩들(410, 450, 470)과 동종의 칩 일수도 있으나, 크기나 종류가 다른 칩일 수 있다.
제2반도체 칩(600)은 일면에 외부 전기적 접속을 위한 제5접촉부(611)와 반대측의 다른 일면에 제1반도체 칩들(410, 450, 470)들과의 전기적 접속을 위한 제6접촉부(613)를 구비할 수 있다. 이때, 제5 및 제6접촉부(611, 613)은 연결 패드(pad) 형상으로 구비될 수 있으며, 또는, 제5 및 제6접촉부(611, 613)을 상호 연결하는 제3관통전극(610)의 양 단부로 구비될 수 있다. 제5 및 제6접촉부(611, 613)가 제3관통전극(610)의 양 단부로 구비되는 경우를 도 8에서 예시하지만, 제5 및 제6접촉부(611, 613)는 이러한 제3관통전극(610)의 양 단부에 각각 직접 연결되거나 재배열 배선(RDL: Re-Distributed Layer: 도시되지 않음)으로 연결되는 연결 패드(도시되지 않음)를 구비할 수도 있다.
제2반도체 칩(600)은 제1반도체 제1칩(411)과 마찬가지로, 인터포저(200)의 리세스된 하측 표면(206) 상에 적층될 수 있다. 예컨대, 인터포저(200)의 하측 표면(206) 상에 제2반도체 칩(600)을 실장하고 열 및 압력을 인가하여 제6접촉부(613)와 제1관통전극(210)의 제2접촉부(213)이 상호 체결되도록 유도할 수 있다. 이러한 제2반도체 칩(600) 적층 과정은 실질적으로 인터포저(200)를 포함하는 칩 적층 기판(501) 상에서 이루어지므로, 인터포저(200) 상에 직접적으로 제2반도체 칩(600)이 실장되어 마치 기판 상에 칩이 실장되는 칩온웨이퍼 본딩(COW: Chip on wafer bonding) 과정으로 수행될 수 있다. 제2반도체 칩(600)은 인터포저(200) 상에 실장되지만, 인터포저(200)를 관통하는 제1관통 전극(210)에 의해 반대측에 적층되어 있는 제1반도체 칩들의 적층체(400)와 전기적으로 접속하게 된다.
도 9를 참조하면, 제2반도체 칩(600)을 덮는 제2보호층(530)을 인터포저(200) 하측 표면(206) 상에 형성한다. 제2보호층(530)은 제1보호층(510)과 마찬가지로 제2몰딩 과정으로 형성될 수 있으며, 이때, 칩 적층 기판(501) 전체가 제2반도체 칩(600)을 지지하는 기판으로 작용할 수 있다. 이러한 제2몰딩 과정에서 제1반도체 칩들의 적층체(400)들은 제1보호층(510)에 의해 보호되고 있어, 제2몰딩 과정에서 손상 받지 않을 수 있다. 한편, 제2보호층(530)은 제2반도체 칩(600)의 외부 접속을 위한 제5접촉부(611)를 덮게 형성되어, 제2반도체 칩(600)의 상측 표면(605)을 덮게 제2보호층(530)이 도 9에 묘사되지만, 경우에 따라, 제2반도체 칩(600)의 측면만을 덮게 형성되어 제5접촉부(611)을 노출하게 제2보호층(530)이 형성될 수도 있다.
도 10을 참조하면, 외부 접속을 위한 제2반도체 칩(600)의 제5접촉부(611)를 덮는 제2보호층(530) 부분을 선택적으로 제거하여, 제5접촉부(611)을 노출하는 오프닝(opening)부(531)을 형성한다. 이러한 오프닝부(531)을 형성하는 과정은, 선택적 식각 과정 또는 레이저 드릴링, 마이크로 드릴링과 같은 드릴링 과정으로 제2보호층(530) 부분을 선택적을 제거하는 과정으로 수행될 수 있다.
도 11을 참조하면, 오프닝부(531)에 의해 노출된 제5접촉부(611)에 외부 접속 전극(650)을 형성한다. 제5접촉부(611)는 제3관통전극(610)의 단부 표면일 수 있지만, 제2반도체 칩(600)의 제3관통전극(610)의 단부와 오프닝부(531)을 연결하는 재배선(도시되지 않음)을 도입할 경우, 이러한 재배선의 일부인 연결 패드(도시되지 않음)일 수 있다. 외부 접속 전극(650)은 솔더 볼이나 솔더 범프 또는 도전성을 지난 판 형태 또는 외부 연결용 배선 형태로 형성될 수 있다.
도 12를 참조하면, 제2보호층(530) 및 외부 접속 전극(650)을 형성하는 과정을 수행한 후, 제1반도체 칩들의 적층체(400)들의 사이 부분의 제1보호층(510) 부분, 및 이에 중첩되는 하부의 인터포저(200) 부분, 제2반도체 칩(600)들 사이의 제2보호층(530) 부분을 선택적으로 제거하여 개별 반도체 적층 패키지(690)들로 분리한다. 이러한 분리 과정은 다이아몬드 블레이드(diamond blade)나 레이저(laser)를 이용한 소잉(sawing) 과정으로 수행될 수 있다.
도 2 내지 도 12를 참조하여 설명한 바와 같은 반도체 적층 패키지(도 12의 690)는, 인터포저(200)를 사이에 두고 다수 개가 적층된 제1반도체 칩들의 적층체(400)와 제2반도체 칩(600)이 양쪽으로 적층된 구조로 구비된다. 이때, 인터포저(200)를 관통하는 제1관통전극(210)이 제1반도체 칩들의 적층체(400)들을 관통하여 제1반도체 칩들(410, 430, 470)을 상호 전기적으로 연결하는 연결 콘택 구조로서의 제2관통 전극부(401)과 연결되고, 또한, 제2반도체 칩(600)의 제6접촉부(613)과 연결된다. 제2반도체 칩(600)의 제5접촉부(611)는 외부 접속 전극(650)과 연결된다. 제1반도체 칩들의 적층체(400)는 고집적화 및 고용량화가 요구되는 반도체 칩, 예컨대, 메모리 반도체 칩들의 적층으로 구비될 수 있으며, 단일 칩으로 인터포저(200)에 실장되는 제2반도체 칩(600)은 상대적으로 빠른 신호 전달 속도가 되는 컨트롤러 칩과 같은 로직 반도체 칩으로 구비될 수 있다.
로직 반도체 칩의 경우 다른 메모리 반도체 칩 등을 빠른 속도로 제어하기 위해서, 메모리 반도체 칩들 보다 외부 접속 전극(650)에 가깝게 연결되는 것이 전체 반도체 적층 패키지의 동작 속도 및 신뢰성에 있어 유효하다. 따라서, 도 1에 제시된 바와 같이 기판(100)의 일면 상에만 반도체 칩(111, 113, 115)들이 적층될 경우, 로직 반도체 칩의 경우 기판(100)과 직접 접촉하게 적층체(110)의 최하단층으로 적층되어야 할 것이다. 이러한 경우, 도 13에 제시된 바와 같이, 기판(10) 상에 로직 반도체 칩(20) 및 메모리 반도체 칩들(31)을 순차적으로 적층하는 방법이 고려될 수 있다.
도 13을 참조하면, 제1관통전극(21)을 구비하는 로직 반도체 칩(20)이 기판(10) 상에 우선적으로 적층되어야, 기판(10)의 하면에 부착될 외부 접속 전극으로서의 솔더 볼(도시되지 않음)과 보다 빠른 신호 교환이 가능할 것이다. 이러한 경우, 로직 반도체 칩(20) 상에 다수의 메모리 반도체 칩(31)들의 적층체(30)가 적층될 것인데, 메모리 반도체 칩(31)들을 상호 연결하는 제2관통전극(33)의 실질적인 관통 길이는 메모리 반도체 칩(31)의 적층 개수에 의존하여 길어지므로, 체결 부분인 최하단의 메모리 반도체 칩(31) 하측 표면에 노출된 제2관통전극(33) 단부에 까지, 체결을 위해 인가되는 열 및 압력이 전달되는 경로가 매우 길어지게 된다.
이에 따라, 체결 부분에서 제2관통전극(33)과 제1관통전극(21)간의 상호 전기적 및 기계적 체결이 신뢰성있게 이루어지기 어렵다. 또한, 열 및 압력 전달 경로 메모리 반도체 칩(31)의 적층 수가 증가함에 따라 급격히 증가하므로, 체결을 위해 요구되는 열 및 압력을 체결 부분에까지 전달시키기 위해서는 과도한 열량 및 과다한 압력이 체결 공정에 요구될 수 있다. 이러한 과도한 열량 및 과다 압력의 인가는 메모리 반도체 칩(31)들에 2차적인 손상을 유발시킬 수 있어, 메모리 반도체 칩(31)들의 동작 불량을 야기할 수 있다.
메모리 반도체 칩(31)들을 순차적으로 적층하는 방법을 또한 고려할 수 있지만, 메모리 반도체 칩(31)들의 동작 불량 유무를 개별적으로 테스트하는 과정에 많은 비용 및 시간이 소요될 것이므로, 메모리 반도체 칩(31)들을 접착층(32)을 개재하여 적층한 적층체(30)를 구현한 후, 메모리 반도체 칩(31)들의 적층체(30)를 한꺼번에 전기적 테스트하여 전체 메모리 반도체 칩(31)들의 적층체(30)가 신뢰성 있게 동작하는 것을 확인하는 것이 보다 유효할 것이다.
이러한 도 13을 참조하여 설명한 반도체 적층 패키지 제조 과정의 비교예에 비해, 도 8에 제시된 본 출원에 따른 반도체 적층 패키지 제조 과정은, 메모리 반도체 칩인 것일 수 있는 제1반도체 칩(410, 450, 470)들의 적층체(400)를 인터포저(200)의 일면 상에 1차 적층한 후, 다른 반대 면 상에 로직 반도체 칩일 수 있는 제2반도체 칩(600)을 적층하는 과정으로 수행되므로, 제2반도체 칩(600)을 인터포저(200)에 적층할 때 과다한 열량 및 압력의 인가가 요구되지 않는다.
또한, 제2반도체 칩(600)이 인터포저(200)를 포함하는 칩 적층 기판(도501) 상에 실질적으로 적층되는 것이므로, 제2반도체 칩(600)을 적층하는 과정까지 제1반도체 칩(410, 450, 470)들은 제1보호층(510) 및 인터포저(200)에 의해 보호된 상태로 유지된다. 이에 비해, 도 13의 비교예의 경우 메모리 반도체 칩들의 적층체(31)가 기판이나 다른 지지체없이 공정 과정 중에 이송 및 핸들링(handling)되므로, 후속 테스트 과정 및 로직 반도체 칩 적측 과정 중에 손상될 가능성이 높게 된다. 이에 비해, 도 8에 제시된 바와 같이 제1반도체 칩들의 적층체(400)는 인터포저(200)에 적층된 상태이거나 또는 제1보호층(510)으로 보호된 상태에서, 제1관통전극(210)을 통해 전기적 테스트 과정을 수행받을 수 있고, 또한 이송 또는 핸들링 과정에서도 인터포저(200) 및 제1보호층(510)에 의해 보호받을 수 있으므로, 손상을 입을 가능성이 매우 희박해질 수 있다.
한편, 도 4 및 도 5에서는 제1반도체 칩(410, 450, 470)들을 순차적으로 인터포저(200) 상에 적층하는 과정을 예시하지만, 도 13의 메모리 반도체 칩(31)들의 적층체(30)와 같이, 제1반도체 칩(410, 450, 470)들을 상호 적층한 적층체(도 5의 400)을 먼저 형성한 후, 적층체(400)를 인터포저(200) 상에 적층할 수도 있다.
도 14 및 도 15는 본 출원에 따른 반도체 적층 패키지 및 제조 방법의 변형예들을 보여준다.
도 14를 참조하면, 제2반도체 칩(600)의 측면(607)을 덮고 상측 표면(605)을 노출하게 제2보호층(535)을 형성할 수 있다. 예컨대, 제2반도체 칩(600)의 상측 표면(605)에 EMC가 도달하지 않게 몰드(mold)를 변형하여, 제2보호층(535)이 제2반도체 칩(600)의 측면(607)만 덮게 제2몰딩되도록 유도할 수 있다.
제1반도체 칩들의 적층체(도 9의 400)는 3개의 제1반도체 칩들(410, 450, 470)이 적층된 경우를 예시하여 설명하고 있지만, 도 15에 제시된 바와 같이 제1반도체 제3칩(470) 상에 중간 절연층(430)을 다시 개재하여 제1반도체 제4칩(490)을 더 적층할 수 있다. 이때, 제1반도체 제4칩(490)은 관통전극을 도입하지 않은 칩 구조를 가질 수도 있다.
도 16은 본 출원에 따른 반도체 적층 패키지 및 제조 방법를 포함하는 전자 시스템(electronic system)의 일례를 보여준다. 본 출원의 실시예들에 따른 반도체 적층 패키지는 컴퓨터 연산 기기(computer architecture)나 모바일 폰(mobile phone)과 같은 전자 시스템(700)을 구성하는 데 적용될 수 있다. 전자 시스템(700)은 인쇄회로기판으로 구성되는 주기판(main board: 701) 상에 다양한 전자 소자 및 패키지들이 실장되어 구성될 수 있다. 이러한 전자 소자 및 패키지들은 도 2 내지 도 11을 참조하여 설명한 바와 같은 본 출원의 실시예에 따른 반도체 칩 적층 패키지 및 제조 방법을 적용할 수 있다.
전자 시스템(700)은 주기판(701) 상에 실장될 수 있는 마이크로프로세서(microprocessor)와 같은 연산 프로세서부(processor: 703), 디램 소자와 같은 메모리 반도체 칩과 이들을 제어하는 컨트롤러와 같은 로직 반도체 칩이 적층된 메모리용 반도체 적층 패키지를 포함하여 이루어지는 메모리부(705), 비휘발성 메모리 소자 또는 하드 디스크(hard disk)를 포함하는 스토리지(storage)부(707), 영상을 제공하는 영상 컨트롤러(video controller) 및 영상 처리용 디램과 같은 메모리 반도체 칩들이 적층된 반도체 적층 패키지를 포함하는 영상 처리부(709), 네트워크(network) 통신을 위한 네트워크 어댑터(adapter)부(711)을 포함하여 구성될 수 있다. 스토리지부(707)에 저장된 프로그램 데이터(program data)는 메모리부 (705)에 로딩(loading)되고, 프로세서(703)에 의해 실행된다. 이러한 스토리지부(707)는 플래시(FLASH) 메모리 소자들을 포함하는 솔리드스테이트드라이브(SSD) 소자로 구성될 수 있다. 또한, 전자 시스템(700)에는 데이터(data)의 입력을 위한 입력부(input device: 713), 예컨대, 키보드(keyboard) 또는 터치 스크린(touch sensitive display screen)가 연결될 수 있고, 또한 데이터 출력을 위한 출력부(output device: 715), 예컨대, 디스플레이 모니터(display monitor) 또는 프린터(printer), 디스플레이 스크린 등이 연결될 수 있다. 전자 시스템(700)은 이러한 전자 소자들이 주기판(701)에 실장되어 구성되는 퍼스널 컴퓨터(PC)나 서버(server), 랩톱(laptop), 휴대용 컴퓨터(handheld computer), 또는 스마트폰(smart phoned)과 같은 휴대 기기(mobile system)일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
200 : 인터포저 400 : 제1반도체 칩들의 적층체
501 : 칩 적층 기판 510, 530 : 보호층
600: 제2반도체 칩 650: 외부 접속 전극.

Claims (32)

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  16. 상측 표면으로 제1접촉부를 노출하는 제1관통전극이 삽입된 인터포저를 도입하는 단계;
    상기 인터포저의 상측 표면 상에 상기 제1접촉부에 전기적으로 연결되는 제1반도체 칩들을 적층하여 상기 제1반도체 칩들의 적층체들을 형성하고, 상기 제1반도체 칩들의 적층체들은 복수 개가 상호 이격되도록 나란히 배치되도록 형성하는 단계;
    상기 제1반도체 칩들의 적층체들을 덮고 상기 인터포저의 상측 표면 부분을 덮는 제1보호층을 형성하여 상기 제1보호층과 상기 제1보호층에 덮인 상기 제1반도체 칩들의 적층체들을 포함하는 칩 적층 기판을 형성하는 단계;
    상기 칩 적층 기판에 의해서 상기 인터포저를 지지하며 상기 제1관통전극의 제1접촉부에 반대되는 제2접촉부가 노출되도록 상기 인터포저 하측 표면을 리세스(recess)하는 단계; 및
    상기 인터포저 하면에 상기 제1반도체 칩들의 적층체들 각각에 대응되게 제2반도체 칩들을 다수 개 적층하는 단계;를 포함하는 반도체 적층 패키지 제조 방법.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 인터포저를 도입하는 단계는
    상기 인터포저의 상측 표면에 삽입홈을 형성하는 단계; 및
    상기 삽입홈을 채우는 도전층을 형성하여 상기 제1관통전극을 형성하는 단계를 포함하는 반도체 적층 패키지 제조 방법.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1반도체 칩들의 적층체는
    상기 제1반도체 칩들을 상호 전기적으로 연결하는 제2관통전극부를 포함하고
    상기 제2관통전극부가 상기 제1접촉부에 연결되게 적층되는 반도체 적층 패키지 제조 방법.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1반도체 칩들의 적층체를 적층하는 단계는
    상기 제1반도체 칩들을 제2관통전극이 상기 제1반도체 칩을 각각 관통하게 구비된 칩으로 준비하는 단계; 및
    상기 제1반도체 칩들을 상기 제2관통전극들이 상호 연결되게 상기 인터포저 상에 순차적으로 적층하는 단계를 포함하는 반도체 적층 패키지 제조 방법.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1반도체 칩들의 적층체를 적층하는 단계는
    상기 제1반도체 칩들을 제2관통전극이 상기 제1반도체 칩을 각각 관통하게 구비된 칩으로 준비하는 단계;
    상기 제1반도체 칩들을 상기 제2관통전극들이 상호 연결되게 상호 적층하여 상기 제1반도체 칩들의 적층체를 형성하는 단계; 및
    상기 제1반도체 칩들의 적층체를 상기 인터포저 상에 적층하는 단계를 포함하는 반도체 적층 패키지 제조 방법.
  21. [청구항 21은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 인터포저 하측 표면을 리세스(recess)하는 단계는
    상기 제2접촉부가 노출될 때까지 상기 인터포저의 하측 표면을 그라인딩(grinding), 화학적기계적연마(CMP) 또는 에치백(etch back)하는 단계를 포함하는 반도체 적층 패키지 제조 방법.
  22. [청구항 22은(는) 설정등록료 납부시 포기되었습니다.]
    제21항에 있어서,
    상기 인터포저 하측 표면을 리세스(recess)하는 단계는
    상기 제2접촉부가 노출된 후 상기 제1관통전극의 하단부가 돌출되게 상기 인터포저의 하측 표면을 추가 리세스하는 단계를 더 포함하는 반도체 적층 패키지 제조 방법.
  23. 삭제
  24. [청구항 24은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1보호층은
    에폭시몰딩재(EMC) 또는 절연층을 포함하여 형성되는 반도체 적층 패키지 제조 방법.
  25. [청구항 25은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제2반도체 칩은
    상기 제1접촉부에 전기적으로 연결되는 제3관통전극을 포함하고
    상기 제3관통전극이 상기 제1접촉부에 연결되게 적층되는 반도체 적층 패키지 제조 방법.
  26. [청구항 26은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제2반도체 칩을 덮어 보호하는 제2보호층을 형성하는 단계; 및
    상기 제2보호층의 일부를 제거하여 외부 접속을 위한 오프닝(opening)부를 열어주는 단계를 더 포함하는 반도체 적층 패키지 제조 방법.
  27. [청구항 27은(는) 설정등록료 납부시 포기되었습니다.]
    제26항에 있어서,
    상기 오프닝부를 통해 상기 제2반도체 칩에 외부 접속 전극을 부착하는 단계를 더 포함하는 반도체 적층 패키지 제조 방법.
  28. [청구항 28은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제2반도체 칩의 상기 인터포저에 반대되는 표면을 노출하고 상기 제2반도체 칩의 측면을 덮게 제2보호층을 형성하는 단계를 더 포함하는 반도체 적층 패키지 제조 방법.
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