KR20160122021A - 금속 포스트를 포함하는 반도체 패키지 - Google Patents

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KR20160122021A
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노가현
정찬우
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Abstract

금속 포스트를 포함하는 반도체 패키지는, 제1 면 및 제2 면을 포함하는 휘어질 수 있는 패키지 기판; 패키지 기판의 제1 면으로부터 제2 면으로 내부를 관통하며, 패키지 기판의 제1 면으로부터 돌출한 제1 돌출부 및 제2 면으로부터 돌출한 제2 돌출부를 갖는 금속 포스트; 금속 포스트의 제1 돌출부와 연결된 제1 반도체 칩; 금속 포스트의 제2 돌출부와 연결된 제2 반도체 칩; 제1 반도체 칩을 덮으면서 휘어질 수 있는 제1 플렉서블 몰딩재; 제2 반도체 칩을 덮으면서 휘어질 수 있는 제2 플렉서블 몰딩재; 및 패키지 기판의 제2 면 상에 배치된 외부 접속 단자를 포함한다.

Description

금속 포스트를 포함하는 반도체 패키지{Semiconductor package having metal post}
본 출원은 패키지 기술에 관한 것으로, 보다 상세하게는 금속 포스트를 상호 접속 부재로 도입한 반도체 패키지에 관한 것이다.
전자제품이 소형화 및 고성능화되고, 휴대용 전자제품이 증가하면서 반도체 소자가 실장될 공간은 더욱 줄어드는 반면, 전자 제품에 요구되는 기능은 다양해지고 있다. 이에 따라 초소형 대용량의 반도체 메모리에 대한 요구가 증대되고 있다. 또한, 이동성이 요구되는 장착 가능한 전자 제품(wearable electronics)에 대한 관심이 증대됨에 따라, 전자 제품에 휘어질 수 있는 플렉서블(flexible) 특성, 이를테면 휘거나 접을 수 있는 기능이 요구되고 있다.
기판 또는 기판 상에 배치되는 반도체 칩(chip)은 휘어질 수 있는 수준으로 얇은 두께를 가지게 구현될 수 있으나, 반도체 칩과 기판을 전기적으로 연결시키는 상호 접속 부재(interconnection)는 플렉서블한 특성을 얻기가 어려운 점이 있다. 패키지가 휘어지거나 뒤틀릴 때 반도체 칩과 기판을 연결하는 상호 접속 부재에 인장 응력 또는 압축 응력이 인가될 수 있으며, 이러한 응력들에 의해 상호 접속 부재가 접속 패드로부터 분리되거나 또는 끊어지게 된다. 상호 접속 부재가 분리되거나 접촉이 탈락되는 경우 패키지 동작에 문제가 발생할 수 있고, 나아가 패키지 신뢰성에 손실을 미칠 수 있다. 이에 따라, 반도체 칩 및 기판을 구부리거나 휘어지는 경우에도 상호 접속 부재와의 전기적 연결을 유지할 수 있는 패키지 구조가 요구되고 있다.
본 출원이 해결하고자 하는 과제는, 반도체 칩 또는 패키지 기판을 구부리거나 휘는 경우에도 반도체 칩과 다른 반도체 칩 또는 반도체 칩과 패키지 기판 사이의 전기적 연결이 유지될 수 있게 금속 포스트를 포함하는 반도체 패키지를 제시하는 데 있다.
본 출원의 일 실시예는, 제1 면 및 제2 면을 포함하는 휘어질 수 있는 패키지 기판; 상기 패키지 기판의 상기 제1 면으로부터 상기 제2 면으로 내부를 관통하며, 상기 패키지 기판의 상기 제1 면으로부터 돌출한 제1 돌출부 및 상기 제2 면으로부터 돌출한 제2돌출부를 갖는 금속 포스트; 상기 금속 포스트의 제1 돌출부와 연결된 제1 반도체 칩; 상기 금속 포스트의 제2 돌출부와 연결된 제2 반도체 칩; 상기 제1 반도체 칩을 덮으면서 휘어질 수 있는 제1 플렉서블 몰딩재; 상기 제2 반도체 칩을 덮으면서 휘어질 수 있는 제2 플렉서블 몰딩재; 및 상기 패키지 기판의 상기 제2 면 상에 배치된 외부 접속 단자를 포함한다.
본 출원의 다른 실시예는, 제1 면 및 제2 면을 포함하는 휘어질 수 있는 패키지 기판; 상기 패키지 기판의 제1 면 상에 일 방향으로 적층된 적층 반도체 칩들; 상기 패키지 기판의 제2 면 상에 일 방향으로 적층된 다른 적층 반도체 칩들; 상기 패키지 기판을 관통하면서 상기 패키지 기판의 상기 제1 면 및 제2 면으로부터 돌출한 돌출부를 가지며 상기 돌출부로 상기 적층 반도체 칩들과 상기 다른 적층 반도체 칩들을 전기적으로 연결하는 복수 개의 금속 포스트들; 상기 패키지 기판의 제1 면 상의 적층 반도체 칩들을 덮으면서 휘어질 수 있는 제1 플렉서블 몰딩재; 상기 상기 패키지 기판의 제2 면 상의 다른 적층 반도체 칩들을 덮으면서 휘어질 수 있는 제2 플렉서블 몰딩재; 및 상기 패키지 기판의 상기 제2 면 상에 배치된 외부 접속 단자를 포함한다.
본 출원의 실시예들에 따르면, 반도체 칩과 패키지 기판이 외부 힘에 의해 구부려지거나 휘어지는 경우에도 금속 포스트에 의해 반도체 칩과 다른 반도체 칩, 또는 반도체 칩과 패키지 기판 사이의 전기적 연결을 유지할 수 있는 이점이 있다. 이에 따라, 외부 힘에 의해 반도체 칩이 손상되는 것을 방지할 수 있다.
또한, 반도체 칩과 패키지 기판 사이에 금속포스트를 도입하여 반도체 칩이 패키지 기판에 직접 부착되지 않아도 전기적인 연결이 가능하다.
도 1은 일실시예에 따른 금속 포스트를 포함하는 반도체 패키지를 설명하기 위해 나타내보인 단면도이다.
도 2는 도 1의 반도체 칩들을 나타내보인 도면이다.
도 3 및 도 4는 일 실시예에 따른 반도체 패키지의 스트레스 완화 작용을 설명하기 위해 나타내보인 도면이다.
도 5는 다른 실시예에 따른 금속 포스트를 포함하는 반도체 패키지를 설명하기 위해 나타내보인 단면도이다.
본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따른 금속 포스트를 포함하는 반도체 패키지를 설명하기 위해 나타내보인 단면도이다. 도 2는 도 1의 반도체 칩들을 나타내보인 도면이다. 그리고 도 3 및 도 4는 일 실시예에 따른 반도체 패키지의 스트레스 완화 작용을 설명하기 위해 나타내보인 도면이다.
도 1 및 도 2를 참조하면, 본 출원의 일 실시예에 따른 반도체 패키지(1000)는 패키지 기판(100)과, 패키지 기판(100)의 상, 하부에 배치된 제1 반도체 칩(150) 및 제2 반도체 칩(160)과, 패키지 기판(100)을 관통하면서 제1반도체 칩(150), 제2반도체 칩(160) 및 패키지 기판(100)을 전기적으로 연결시키는 금속 포스트(metal post, 165)를 포함한다.
패키지 기판(100)은 바디부(body)를 포함하고, 제1 면(100a) 및 제1 면(100a)과 대향하는 제2 면(100b)을 포함하는 판형 부재로 구비될 수 있다. 패키지 기판(100)은 휘어질 수 있는 유기 재료가 구비된 유기 기판(organic substrate)일 수 있다. 일 예에서 유기 재료는 폴리머 레진, 에폭시 레진, 또는 플라스틱으로 이루어진 그룹에서 하나 이상의 물질을 포함하여 구성될 수 있다. 패키지 기판(100)의 바디부는 상술한 유기 재료를 포함하는 박막층이 적층된 구조로 이루어질 수 있다. 또한, 패키지 기판(100)은 휘어질 수 있는 절연 재료를 포함하는 절연 기판일 수 있다.
패키지 기판(100)의 제1면(100a) 상에는 제1회로 패턴(105)이 배치될 수 있고, 패키지 기판(100)의 제2 면(100b) 상에는 제2회로 패턴(110)이 배치될 수 있다. 이러한 제1 회로 패턴(105) 또는 제2 회로 패턴(110)은 패키지 기판(100)의 바디부 상에 동박층(Copper foil)을 배치하고, 동박층 상에 회로 패턴이 형성되는 부분을 제외한 나머지 부분을 식각하여 회로 패턴을 형성하는 서브트랙티브(substractive)법으로 형성하거나 또는 패키지 기판(100)의 제1 면(100a) 또는 제2 면(100b) 위에 도금 등의 방법으로 필요한 회로를 직접 형성하는 어디티브(additive)법 등에 의해 제조될 수 있다. 또한, 패키지 기판(100)은 복수 개의 회로 기판이 적층된 적층 기판일 수 있다. 제1 회로 패턴(105) 또는 제2 회로 패턴(110)은 구리(Cu)를 포함하여 구성된다.
제1 회로 패턴(105)을 포함하는 패키지 기판(100)의 제1 면(100a) 및 제2 면(100b) 상에는 제1 절연 패턴(107a) 또는 제2 절연 패턴(107b)이 각각 형성될 수 있다. 여기서 패키지 기판(100)의 제2 면(100b)을 덮고 있는 제2 절연 패턴(107b)은 제2 회로 패턴(110)의 일부분을 노출시켜 볼랜드 패드부(115) 역할을 하도록 할 수 있다. 이러한 제1 및 제2 절연 패턴(107a, 107b)은 솔더 레지스트 물질을 포함하여 구성된다.
패키지 기판(100)의 바디부 내부에는 배선 패턴들(140, 145)이 배치될 수 있다. 배선 패턴들(140, 145)은 제1 배선 패턴(140)및 제2 배선 패턴(145)을 포함한다. 제1 배선 패턴(140)은 금속 포스트(165)와 접속하여 외부 접속 단자(185)까지 전기적으로 연결시킬 수 있다. 일 실시예에서, 도 1에 도시한 바와 같이, 제1 배선 패턴(140)은 제1 금속 패턴(120), 제1 비아 전극(125), 제2 금속 패턴(130) 및 제2 비아 전극(135)을 포함할 수 있다. 제1 금속 패턴(120)은 금속 포스트(165)의 측벽에서 접촉하여 패키지 기판(100)의 바디부의 내부에서 일 방향으로 연장된다. 제2 금속 패턴(130)은 제1 금속 패턴(130) 하부에 위치하며, 패키지 기판(100)의 바디부의 내부에서 일 방향으로 연장된다. 제1 금속 패턴(120)과 제2 금속 패턴(130)은 제1 비아 전극(125)을 통해 상호 전기적으로 연결될 수 있다. 제1 비아 전극(125)은 제1 금속 패턴(120)과 연결되면서 패키지 기판(100)의 바디부의 두께 방향으로 관통하여 제2 금속 패턴(130)과 연결될 수 있다. 제2 금속 패턴(130)은 볼랜드 패드부(115)와 제2 비아 전극(135)을 통해 전기적으로 연결될 수 있다. 제2 비아 전극(135)은 제2 금속 패턴(120)과 연결되면서 패키지 기판(100)의 바디부의 두께 방향으로 관통하여 볼랜드 패드부(115)로 연결될 수 있다. 제2 배선 패턴(145)은 금속 포스트(165)와 전기적으로 연결되지는 않으며, 패키지 기판(100)의 바디부의 내부에서 다른 배선 패턴들(미도시함)과 연결되어 전기적 신호를 전달한다. 제1 배선 패턴(140)과 접촉되지 않고 있는 제1 금속 포스트(165)의 관통 부분은 패키지 기판(100) 바디부를 구성하는 유기 재료 또는 절연 재료에 의해 절연될 수 있다. 제1 및 제2 배선 패턴(140, 145)은 구리(Cu)를 포함하여 구성될 수 있다.
금속 포스트(165)는 패키지 기판(100)의 제1 면(100a)으로부터 제2 면(100b)까지 관통하는 관통 홀(163)이 관통 금속(164)으로 채워진 형상으로 구성될 수 있다. 관통 홀(163)을 채우는 관통 금속(164)은 일 예에서, 구리(Cu)를 포함할 수 있다. 금속 포스트(165)는 패키지 기판(100)을 관통하여 수직으로 세워진 기둥(pillar) 형상으로 구성된다. 금속 포스트(165)는 패키지 기판(100)의 제1 면(100a) 방향으로 배치된 제1단부(165a)와, 패키지 기판(100)의 제2 면(100b) 방향으로 배치된 제2 단부(165b)를 포함한다.
금속 포스트(165)의 제1 단부(165a)는 패키지 기판(100)의 제1 면(100a)의 표면으로부터 소정 높이만큼 돌출된 제1 돌기부(P1)를 가진다. 또한, 금속 포스트(165)의 제1 단부(165a)와 반대 방향에 배치된 제2 단부(165b)는 패키지 기판(100)의 제2 면(100b)의 표면으로부터 소정 높이만큼 돌출된 제2 돌기부(P2)를 가진다. 비록 도면에서는 제1 돌기부(P1) 및 제2 돌기부(P2)이 동일한 높이로 돌출되어 있는 형상으로 도시하고 있으나, 이에 한정되는 것은 아니다. 금속 포스트(165)의 측벽 일부는 상술한 바와 같이, 패키지 기판(100)의 바디부 내부에 배치된 제1 배선 패턴(140)과 전기적으로 연결되어 외부 접속 단자(185)까지 연결된다.
패키지 기판(100)의 제1 면(100a) 상부에는 제1 반도체 칩(150)이 배치된다.제1 반도체 칩(150) 내에는 트랜지스터와 같은 액티브 소자(active device)들이 형성되어 있으며, 경우에 따라서는 커패시터, 레지스터 등과 같은 패시브 소자들도 형성될 수 있다. 제1 반도체 칩(150)은 액티브 소자들이 형성되어 있는 활성층일 수 있는 제1 전면부(front-side, 150a) 및 제1 전면부(150a)와 대향하는 제1 후면부(back-side, 150b)를 포함할 수 있다. 제1 반도체 칩(150)의 제1 전면부(150a) 상에는 복수 개의 제1 접속 패드부(155)가 배치된다. 도 2를 참조하면, 제1 접속 패드부(155)는 제1 반도체 칩(150)의 중앙 부분에 적어도 두 열을 이루게 배치되며, 각 열에서 인접하는 제1 접속 패드부(155)들은 제1 거리(d1)만큼 상호 이격하여 배치될 수 있다. 제1 반도체 칩(150)의 제1 접속 패드부(155)는 금속 포스트(165)의 제1 단부(165a)와 접촉하여 전기적으로 연결될 수 있다.
패키지 기판(100)의 제1 면(100a)과 대향하는 제2 면(100b)과 마주보는 위치에는 제2 반도체 칩(160)이 배치된다. 제2 반도체 칩(160)은 제1 반도체 칩(150)과 동종의 칩일 수 있으나 이에 한정되는 것은 아니다. 제2 반도체 칩(160)은 액티브 소자들이 형성되어 있는 활성층일 수 있는 제2 전면부(160a) 및 제2 전면부(160a)와 대향하는 제2 후면부(160b)를 포함할 수 있다. 제2 반도체 칩(160)의 제2 전면부(160a) 상에는 복수 개의 제2 접속 패드부(157)가 배치된다. 도 2를 참조하면, 제2 접속 패드부(157)는 제2 반도체 칩(160)의 중앙 부분에 적어도 두 열을 이루게 배치되며, 각 열에서 인접하는 제2 접속 패드부(157)들은 제2 거리(d2)만큼 상호 이격하여 배치될 수 있다. 제2 반도체 칩(160)의 제2 접속 패드부(157)는 금속 포스트(165)의 제1 단부(165a)와 대향하는 제2 단부(165b)와 접촉하여 전기적으로 연결될 수 있다. 금속 포스트(165)의 제1 단부(165a)에는 제1 반도체 칩(150)이 연결되고, 제2 단부(165b)에는 제2 반도체 칩(160)이 연결됨에 따라, 금속 포스트(165)를 매개로 제1 반도체 칩(150) 및 제2 반도체 칩(160)이 상호 전기적으로 연결될 수 있다. 제1 반도체 칩(150)과 제2 반도체 칩(160)은 도 2에서 제시한 바와 같이, 각각의 제1 접속 패드부(155)및 제2 접속 패드부(155)가 서로 마주보는 위치에서 일직선을 이루게 배치될 수 있다. 일 실시예에서, 제1 반도체 칩(150)과 제2 반도체 칩(160)이 실질적으로 동일한 기능을 하는 경우, 동일한 기능을 하는 제1 접속 패드부(155)와 제2 접속 패드부(157)가 연결되기 위해 각각의 제1 및 제2 접속 패드부(155,157)들은 서로 대칭이 되도록 배열될 수 있다.
패키지 기판(100)의 제1 면(100a) 방향에 배치된 제1 반도체 칩(150) 및 제1 절연 패턴(107a)은 제1 플렉서블 몰딩재(170)로 덮여 있다. 그리고 패키지 기판(100)의 제2 면(100a) 방향에 배치된 제2 반도체 칩(160) 및 제2 절연 패턴(107b)의 일부분은 제2 플렉서블 몰딩재(180)로 덮여 있다. 여기서 제1 플렉서블 몰딩재(170) 또는 제2 플렉서블 몰딩재(180)는 패키지 기판(100)의 상, 하부 방향으로 외부 힘을 가했을 때 휘어질 수 있는 유연성 재료를 포함하여 구성된다. 여기서 휘어질 수 있는 유연성 재료는 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수(Young's modulus)를 가지는 물질을 포함한다. 본 출원에 따른 유연성 재료는 20GPa 내지 30GPa의 인장 탄성 계수를 가지는 몰딩 에폭시 화합물(EMC: Epoxy molding compound)보다 인장 탄성 계수가 작음에 따라, 외부 힘이 가해질 때 용이하게 휘어질 수 있다.
일 예에서, 상술한 인장 탄성 계수를 가지는 물질은 실리콘 수지 또는 실리콘 고무(silicone rubber)를 포함할 수 있다. 이러한 제1 플렉서블 몰딩재(170) 및 제2 플렉서블 몰딩재(180)는 제1 반도체 칩(150) 및 제2 반도체 칩(160)을 외부로부터 물리적 또는 화학적으로 보호하면서, 반도체 패키지(1000)를 휘어질 수 있게 한다. 여기서 금속 포스트(165)의 제1 돌출부(P1) 및 제2 돌출부(P2)가 배치되어 있는 패키지 기판(100)과 제1 반도체 칩(150) 또는 제2 반도체 칩(160) 사이에 이격된 사이의 공간 또한 제1 플렉서블 몰딩재(170)또는 제2 플렉서블 몰딩재(180)로 모두 채워질 수 있다.
패키지 기판(100)의 제2 면(100b) 방향에 배치된 볼랜드 패드부(115)는 외부 접속 단자(185)와 연결된다. 외부 접속 단자(185)는 본 출원의 일 실시예에 따른 반도체 패키지(1000)를 비록 도시하지는 않았지만, 이후 인쇄회로기판(PCB; Printed circuit board)에 실장 될 수 있도록 한다. 외부 접속 단자(185)는 솔더 볼을 포함할 수 있다. 외부 접속 단자(185)는 제2 플렉서블 몰딩재(180)의 상부면보다 더 돌출되는 두께로 형성될 수 있다.
본 출원의 일 실시예에 의한 반도체 패키지(1000)는 고정 부분(fix portion, 190)을 포함한다. 고정 부분(190)은 패키지 기판(100)을 관통하는 금속 포스트(165)와, 금속 포스트(165)의 양 단부(165a, 165b)에 연결된 제1 또는 제2반도체 칩(150, 160)으로 이루어진 부분을 의미할 수 있다. 고정 부분(190)를 제외한 나머지 부분은 휘어지거나 구부러질 수 있는 부분으로 이해될 수 있다. 일 예에서, 상기 고정 부분을 제외한 휘어질 수 있는 패키지 기판(100)과, 제1 플렉서블 몰딩재(170) 및 제2 플렉서블 몰딩재(180)로 이루어진 부분을 휘어지거나 구부러질 수 있는 부분으로 이해할 수 있다. 패키지 기판(100)과, 제1 플렉서블 몰딩재(170) 및 제2 플렉서블 몰딩재(180)가 휘거나 구부릴 수 있는 물질을 포함하여 구성됨에 따라, 반도체 패키지(1000)가 상, 하부로 휘어지거나 구부러질 수 있는 기능을 부여할 수 있다. 고정 부분(190)은 제1 또는 제2 반도체 칩(150, 160)이 수직으로 세워진 금속 포스트(165)로 연결 및 지지되어 있음에 따라, 반도체 패키지(1000) 상에 휘어짐 또는 구부러짐이 발생하는 경우에도 휘어지거나 구부러지지 않는다.
본 발명의 일 실시예에 따른 반도체 패키지의 스트레스 완화 작용을 설명하기 위한 단면도인 도 3및 도 4에 도시한 바와 같이, 반도체 패키지(1000)가 제1방향의 외부 힘(F1, 도 3 참조)을 받는 경우 제1 플렉서블 몰딩재(170) 및 패키지 기판(100)는 제1 화살표(a1)로 표시한 바와 같이, 내측 방향으로 압축되어 휘어지며, 제1 플렉서블 몰딩재(170)와 대향하는 위치에 배치된 제2 플렉서블 몰딩재(180)는 제2 화살표(a2)로 표시한 바와 같이, 외측 방향으로 인장되어 휘어지게 된다. 또한, 다른 예에서 반도체 패키지(1000)가 제2 방향으로 외부 힘(F2, 도 4 참조)을 받는 경우에는, 제1 플렉서블 몰딩재(170) 및 패키지 기판(100)는 제3 화살표(b1)로 표시한 바와 같이, 외측 방향으로 인장되어 휘어지며, 제1 플렉서블 몰딩재(170)와 대향하는 위치에 배치된 제2 플렉서블 몰딩재(180)는 제4 화살표(b2)로 표시한 바와 같이, 내측 방향으로 압축되어 휘어지게 된다. 플렉서블 영역(195)에서는 도 3 또는 도 4에서 제시한 바와 같이, 외부 힘(F1, F2)이 인가되는 방향에 따라 반도체 패키지(1000)가 상, 하부로 휘어지거나 구부러지는 반면, 고정 영역(190)에 배치된 제1 반도체 칩(150) 및 제2 반도체 칩(160)은 패키지 기판(100)과 수직으로 세워진 금속 포스트(165)를 통해 연결 및 지지되어 있음에 따라 반도체 칩들이 휘어지거나 구부러지지 않고 고정될 수 있다.
도 5는 다른 실시예에 따른 금속 포스트를 포함하는 반도체 패키지를 설명하기 위해 나타내보인 단면도이다.
도 5를 참조하면, 본 출원의 다른 실시예에 따른 반도체 패키지(2000)는 패키지 기판(200)과, 제1 반도체 칩(250)과, 제2 반도체 칩(260)과, 제1 반도체 칩(250) 및 제2 반도체 칩(260)을 전기적으로 연결하는 제1 금속 포스트(265)와, 제1 반도체 칩(250)의 상부에 배치된 제3 반도체 칩(255)과, 제2 반도체 칩(260) 상부에 배치된 제4 반도체 칩(290) 및 제3 반도체 칩(255)과 제4 반도체 칩(290)을 전기적으로 연결하는 제2 금속 포스트(254)를 포함한다.
패키지 기판(200)은 바디부를 포함하고, 제1 면(200a) 및 제1 면(200a)과 대향하는 제2 면(200b)을 포함하는 판형 부재로 구비될 수 있다. 패키지 기판(200)은 휘어질 수 있는 유기 재료가 구비된 유기 기판 또는 휘어질 수 있는 절연 재료를 포함하는 절연 기판을 도입한다. 일 예에서, 유기 재료는 폴리머 레진, 에폭시 레진, 또는 플라스틱으로 이루어진 그룹에서 하나 이상의 물질을 포함하여 구성될 수 있다. 패키지 기판(200)의 바디부는 유기 재료를 포함하는 박막층이 적층된 구조로 이루어질 수 있다. 패키지 기판(200)의 제1 면(200a) 상에는 제1 회로 패턴(205)이 배치되고, 제2 면(200b) 상에는 제2 회로 패턴(210)이 배치될 수 있다. 제1 회로 패턴(205) 또는 제2 회로 패턴(210)은 구리(Cu)를 포함하여 구성될 수 있다.
패키지 기판(200)의 제1 면(200a) 상에는 제1 회로 패턴(205)을 덮는 제1 절연 패턴(207a)이 형성될 수 있다. 그리고 제2 면(200a) 상에는 제2 절연 패턴(207b)을 부분적으로 덮는 제2 절연 패턴(207a)이 형성될 수 있다. 여기서 제2 절연 패턴(207b)은 제2 회로 패턴(210)의 일부분을 노출시켜 볼랜드 패드부(215) 역할을 하도록 할 수 있다. 제1 및 제2 절연 패턴(207a, 207b)은 솔더 레지스트 물질을 포함하여 구성될 수 있다.
제1 금속 포스트(265)는 패키지 기판(200)의 제1 면(200a)으로부터 제2 면(200b)까지 관통하는 제1 관통 홀(263)이 제1 관통 금속(264)으로 채워진 형상으로 구성될 수 있다. 제1 관통 홀(263)을 채우는 제1관통 금속(264)은 일 예에서, 구리(Cu)를 포함할 수 있다. 제1 금속 포스트(265)는 패키지 기판(200)의 제1 면(200a) 방향으로 배치된 제1 단부(265a)와, 패키지 기판(200)의 제2 면(200b) 방향으로 배치된 제2 단부(265b)를 포함한다. 제1 금속 포스트(265)의 제1 단부(265a)는 패키지 기판(200)의 제1 면(200a)의 표면으로부터 돌출된 제1 돌기부(P3)를 가진다. 또한, 제1 금속 포스트(265)의 제1 단부(265a)와 반대 방향에 배치된 제2 단부(265b)는 패키지 기판(200)의 제2 면(200b)의 표면으로부터 돌출된 제2 돌기부(P4)를 가진다.
제2 금속 포스트(254)는 제1 금속 포스트(265)로부터 소정 거리만큼 이격한 위치에서 패키지 기판(200)의 제1 면(200a)으로부터 제2 면(200b)까지 관통하는 제2 관통 홀(254a)이 제2 관통 금속(254b)으로 채워진 형상으로 구성될 수 있다. 제2 관통 금속(254b)은 일 예에서, 구리(Cu)를 포함할 수 있다. 제2 금속 포스트(254)는 패키지 기판(200)의 제1 면(200a) 방향으로 배치된 제1 단부(266a)와, 패키지 기판(200)의 제2 면(200b) 방향으로 배치된 제2 단부(266b)를 포함한다. 제2 금속 포스트(254)의 제1 단부(266a)는 패키지 기판(200)의 제1 면(200a)의 표면으로부터 돌출된 제3 돌기부(P5)를 가진다. 또한, 제2 금속 포스트(254)의 제1 단부(266a)와 반대 방향에 배치된 제2 단부(266b)는 패키지 기판(200)의 제2 면(200b)의 표면으로부터 돌출된 제4 돌기부(P6)를 가진다. 여기서 제2 금속 포스트(254)의 제3 돌기부(P5) 또는 제4 돌기부(P6)는 제1 금속 포스트(265)의 제1 돌기부(P3) 및 제2 돌기부(P4)보다 상대적으로 패키지 기판(200)의 표면으로부터 더 돌출된 높이를 가질 수 있다. 구체적으로, 도 5에서 도시한 바와 같이, 제1 금속 포스트(265)의 제1 돌기부(P3) 및 제2 돌기부(P4)는 제1 절연 패턴(207a)의 표면으로부터 제1 높이(H1)를 가지게 형성될 수 있다. 이에 대해 제2 금속 포스트(254)는 제1 반도체 칩(250) 또는 제2 반도체 칩(260) 상부에 배치된 제3 반도체 칩(255) 또는 제4 반도체 칩(290)까지 연장되어야 한다. 이에 따라, 제2 금속 포스트(254)의 제3 돌기부(P5) 또는 제4 돌기부(P6)는 제1 절연 패턴(207a)의 표면으로부터 제1 높이(H1)보다 상대적으로 더 긴 제2 높이(H2)를 가지게 형성될 수 있다.
패키지 기판(200)의 제1 면(200a) 상부에는 적어도 두 개 이상의 반도체 칩(250, 255)이 배치될 수 있다. 예를 들어, 패키지 기판(200)의 제1 면(200a) 상부에 제1 반도체 칩(250)이 배치되고, 제1 반도체 칩(250) 상에는 제1 접착 부재(253)를 매개로 제3 반도체 칩(255)이 부착되어 적층될 수 있다. 또한, 비록 도면에 도시하지는 않았지만, 제3 반도체 칩(255) 상에도 추가의 반도체 칩들이 더 적층될 수 있다. 제1 반도체 칩(250) 및 제3 반도체 칩(255)은 패키지 기판(200)의 일 방향을 따라 적층될 수 있다. 일 실시예에서, 제1 반도체 칩(250) 및 제3 반도체 칩(255)은 상호 간에 가장자리 부분이 어긋나게 배치될 수 있다. 이에 따라, 제3 반도체 칩(255)은 하부의 제1 반도체 칩(250)과 완전히 중첩되지 않고 일 측 방향으로 돌출된 형상 부분을 가지게 적층될 수 있다.
제1 반도체 칩(250)또는 제3 반도체 칩(255) 내에는 트랜지스터와 같은 액티브 소자들이 형성될 수 있다. 제1 반도체 칩(250)은 액티브 소자들이 형성되어 있는 활성층일 수 있는 제1 전면부(250a) 및 제1 전면부(250a)와 대향하는 제1 후면부(250b)를 포함할 수 있다. 제1 반도체 칩(250)의 제1 전면부(250a) 상에는 복수 개의 제1 접속 패드부(252)가 배치될 수 있다. 제1접속 패드부(255)는 제1 반도체 칩(250)의 중앙 부분에 적어도 두 열을 이루게 배치될 수 있다. 제1 반도체 칩(250)의 제1 접속 패드부(252)는 제1 금속 포스트(265)의 제1 단부(265a)와 접촉하여 전기적으로 연결될 수 있다. 제1 반도체 칩(250) 상에 적층된 제3 반도체 칩(255)은 액티브 소자들이 형성되어 있는 활성층일 수 있는 제3 전면부(255a)및 제3 전면부(255a)와 대향하는 제3 후면부(255b)를 포함할 수 있다. 제3 반도체 칩(255)의 제3 전면부(255a)에는 제3 접속 패드부(257)이 배치될 수 있다. 제3 접속 패드부(257)은 제1 반도체 칩(250)과 완전히 중첩되지 않고 일 측 방향으로 돌출된 제3 전면부(255a) 상에 배치될 수 있다.
패키지 기판(200)의 제2 면(200b)과 마주보는 위치에 적어도 두 개 이상의 반도체 칩(260, 290)이 배치될 수 있다. 예를 들어, 패키지 기판(200)의 제2 면(200b)과 인접하여 제2 반도체 칩(260)이 배치되고, 제2 반도체 칩(260) 상에는 제2 접착 부재(263)를 매개로 제4 반도체 칩(290)이 부착되어 적층될 수 있다. 또한, 제3 반도체 칩(255) 상에도 추가의 반도체 칩들(미도시함)이 더 적층될 수 있다. 제2 반도체 칩(260) 및 제4 반도체 칩(290)은 상호 간에 가장자리 부분이 어긋나게 배치될 수 있다. 이에 따라, 제4 반도체 칩(290)은 하부의 제2 반도체 칩(260)과 완전히 중첩되지 않고 일 측 방향으로 돌출된 형상 부분을 가지게 적층될 수 있다. 제2 반도체 칩(260)은 액티브 소자들이 형성되어 있는 활성층일 수 있는 제2 전면부(260a) 및 제2 전면부(260a)와 대향하는 제2 후면부(260b)를 포함할 수 있다. 제2 반도체 칩(260)의 제2 전면부(260a) 상에는 복수 개의 제2 접속 패드부(262)가 배치될 수 있다. 제2 접속 패드부(262)는 제2 반도체 칩(260)의 중앙 부분에 적어도 두 열을 이루게 배치되며, 제1 반도체 칩(250)의 제1 접속 패드부(252)와 정렬을 이루게 배치될 수 있다.
제2 반도체 칩(260) 상에 적층된 제4 반도체 칩(290)은 액티브 소자들이 형성되어 있는 활성층일 수 있는 제4 전면부(290a) 및 제4 전면부(290a)와 대향하는 제4 후면부(290b)를 포함할 수 있다. 제4 반도체 칩(290)의 제4 전면부(290a)에는 제4 접속 패드부(267)이 배치될 수 있다. 제4 접속 패드부(267)은 제2 반도체 칩(260)과 완전히 중첩되지 않고 일 측 방향으로 돌출된 제4 전면부(290a) 상에 배치될 수 있다.
제1 반도체 칩(250)과 제2 반도체 칩(260)은 접착제와 같은 접착 부재를 적용하지 않고 제1 금속 포스트(265)를 통해 전기적으로 연결될 수 있다. 구체적으로, 제1 금속 포스트(265)의 제1 단부(265a)에는 제1 접속 패드부(252)를 통해 제1 반도체 칩(250)이 연결되고, 제2 단부(265a)에는 제2 접속 패드부(262)를 통해 제2 반도체 칩(260)이 연결됨에 따라, 이 제1 금속 포스트(265)를 매개로 제1 반도체 칩(250) 및 제2 반도체 칩(260)이 상호 전기적으로 연결될 수 있다.
제3 반도체 칩(255)과 제4 반도체 칩(290)또한 접착제와 같은 접착 부재를 적용하지 않고 제2 금속 포스트(254)를 통해 전기적으로 연결된다. 예를 들어, 제2 금속 포스트(254)의 제1 단부(266a)에서는 제1 접속 패드부(257)를 통해 제3 반도체 칩(255)이 연결되고, 제2 단부(266b)에는 제2 접속 패드부(267)를 통해 제4 반도체 칩(290)이 연결됨에 따라, 이 제2 금속 포스트(254)를 매개로 제3 반도체 칩(255) 및 제4 반도체 칩(290)이 상호 전기적으로 연결될 수 있다.
제1 금속 포스트(265)의 측벽에는 부분적으로 패키지 기판(200)의 바디부 내부에 배치된 제1 배선 패턴(240a)과 전기적으로 연결되어 제1 외부 접속 단자(285a)까지 연결된다. 또한, 제2 금속 포스트(254)의 측벽에는 부분적으로 패키지 기판(200)의 바디부 내부에 배치된 제2 배선 패턴(240b)과 전기적으로 연결되어 제2 외부 접속 단자(285b)까지 연결될 수 있다. 구체적으로, 패키지 기판(200) 바디부의 내부에 배선 패턴들(240a, 240b, 245, 247)이 배치될 수 있다. 배선 패턴들(240a, 240b, 245, 247)은 제1 배선 패턴(240a), 제2 배선 패턴(240b), 제3 배선 패턴(245) 및 제4 배선 패턴(247)을 포함한다. 제1 배선 패턴(240a)은 제1 금속 포스트(265)와 접속하여 제1 외부 접속 단자(285a)까지 전기적으로 연결시킬 수 있다. 제1 배선 패턴(240a)은 제1 금속 패턴(220a), 제1 비아 전극(225a), 제2 금속 패턴(230a) 및 제2 비아 전극(235a)을 포함할 수 있다. 제2 배선 패턴(240b)은 제2 금속 포스트(254)와 접속하여 제2 외부 접속 단자(285b)까지 전기적으로 연결시킬 수 있다. 제1 배선 패턴(240a)은 제3 금속 패턴(220b), 제3 비아 전극(225b), 제4 금속 패턴(230b) 및 제4 비아 전극(235b)을 포함한다. 제3 배선 패턴(245)은 제1 또는 제2 금속 포스트(265, 254)와 전기적으로 연결되지는 않으며, 패키지 기판(200) 바디부의 내부에서 다른 배선 패턴들(미도시함)과 연결되어 전기적 신호를 전달할 수 있다. 제4 배선 패턴(247)은 제1 금속 포스트(265)또는 제2 금속 포스트(254)의 측벽에 부분적으로 접속되어 다른 배선 패턴들(미도시함)로 연결될 수 있다. 패키지 기판(200) 바디부의 내부에서 제1 배선 패턴(240a), 제2 배선 패턴(240b) 또는 제4 배선 패턴(247)과 접촉하고 있지 않은 제1 금속 포스트(265) 또는 제2 금속 포스트(254)는 패키지 기판(200) 바디부를 구성하는 유기 재료 또는 절연 재료에 의해 절연된다. 제1 배선 패턴(240a), 제2 배선 패턴(240b), 제3 배선 패턴(245) 및 제4 배선 패턴(247)은 구리(Cu)를 포함하여 구성될 수 있다.
제1 반도체 칩(250), 제3 반도체 칩(255) 및 제1 절연 패턴(207a)은 제1 플렉서블 몰딩재(270)로 덮여 있다. 그리고 제2 반도체 칩(260), 제4 반도체 칩(290) 및 제2 절연 패턴(207b)의 일부분이 제2 플렉서블 몰딩재(280)로 덮여 있다. 제1 금속 포스트(265)의 제1 돌출부(P3)및 제2 금속 포스트(254)의 제3 돌출부(P5)에 의해 패키지 기판(200)과 제1 반도체 칩(250)또는 제3 반도체 칩(255) 사이에 이격된 사이 공간 또한 제1 플렉서블 몰딩재(270)로 모두 채워진다. 또한, 제1 금속 포스트(265)의 제2 돌출부(P4) 및 제2 금속 포스트(254)의 제4 돌출부(P6)에 의해 패키지 기판(200)과 제2 반도체 칩(260) 또는 제4 반도체 칩(290) 사이에 이격된 사이 공간 또한 제2 플렉서블 몰딩재(280)로 모두 채워질 수 있다. 여기서 제1 플렉서블 몰딩재(270) 또는 제2 플렉서블 몰딩재(280)는 패키지 기판(200)의 상, 하부 방향으로 외부 힘을 가했을 때 휘어질 수 있는 유연성 재료를 포함하여 구성된다. 유연성 재료는 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수(Young's modulus)를 가지는 물질을 포함하여 구성될 수 있다. 일 예에서, 휘어질 수 있는 유연성 재료는 실리콘 수지 또는 실리콘 고무를 포함할 수 있다. 이러한 제1 플렉서블 몰딩재(270) 및 제2 플렉서블 몰딩재(280)는 제1 반도체 칩(250), 제2 반도체 칩(260), 제3 반도체 칩(255) 및 제4 반도체 칩(290)을 외부로부터 물리적 또는 화학적으로 보호하면서, 반도체 패키지(2000)를 휘어질 수 있게 한다. 패키지 기판(200)의 제2 면(200b) 방향에 배치된 볼랜드 패드부(215)는 제1 또는 제2 외부 접속 단자(285a, 285b)와 연결된다. 제1 또는 제2 외부 접속 단자(285a, 285b)는 솔더 볼을 포함한다.
본 출원의 다른 실시예에 의한 반도체 패키지(2000)는 고정 부분(295)을 포함한다. 고정 부분(295)은 패키지 기판(200)을 관통하는 제1 금속 포스트(265)와, 제1 금속 포스트(265)의 양 단부(265a, 265b)에 연결된 제1 또는 제2 반도체 칩(250, 260)으로 이루어진 부분 및 제2 금속 포스트(254)와, 제2 금속 포스트(254)의 양 단부(266a, 266b)에 연결된 제3 또는 제4 반도체 칩(255, 290)으로 이루어진 부분을 의미할 수 있다.
휘어질 수 있는 패키지 기판(200)과, 제1 플렉서블 몰딩재(270) 및 제2 플렉서블 몰딩재(280)로 이루어진 부분이 휘어지거나 구부러질 수 있는 부분으로 이해될 수 있다. 패키지 기판(200)과, 제1 플렉서블 몰딩재(270) 및 제2 플렉서블 몰딩재(280)가 배치된 부분은 휘거나 구부릴 수 있는 물질을 포함하여 구성됨에 따라, 반도체 패키지(2000)가 상, 하부로 휘어지거나 구부러질 수 있는 기능을 부여할 수 있는 반면, 고정 부분(295)은 제1 또는 제2 반도체 칩(250, 260) 및 제3 또는 제4 반도체 칩(255, 290)이 수직으로 세워진 제1 또는 제2금속 포스트(265, 266)로 연결 및 지지되어 있음에 따라, 반도체 칩들이 휘어지거나 구부러지는 것을 억제할 수 있다.
100 : 패키지 기판 140, 240a, 240b : 내부 배선 패턴
150, 250 : 제1반도체 칩 160, 260 : 제2반도체 칩
165, 265, 266 : 금속 포스트 170, 270 : 제1플렉서블 충진재
180, 280 : 제2플렉서블 충진재 190, 290 : 고정 영역
195, 295 : 플렉서블 영역

Claims (25)

  1. 제1면 및 제2면을 포함하는 휘어질 수 있는 패키지 기판;
    상기 패키지 기판의 상기 제1 면으로부터 상기 제2 면으로 내부를 관통하며, 상기 패키지 기판의 상기 제1 면으로부터 돌출한 제1 돌출부 및 상기 제2 면으로부터 돌출한 제2 돌출부를 갖는 금속 포스트;
    상기 금속 포스트의 제1 돌출부와 연결된 제1 반도체 칩;
    상기 금속 포스트의 제2 돌출부와 연결된 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 패키지 기판의 제1 면을 덮는 제1 플렉서블 몰딩재;
    상기 제2 반도체 칩 및 상기 패키지 기판의 제2 면을 덮는 제2 플렉서블 몰딩재; 및
    상기 패키지 기판의 상기 제2 면 상에 배치된 외부 접속 단자를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 패키지 기판은 휘어질 수 있는 유기 재료를 포함하는 유기 기판(organic substrate) 또는 휘어질 수 있는 절연 재료를 포함하는 절연 기판으로 이루어진 반도체 패키지.
  3. 제2항에 있어서,
    상기 유기 기판은 폴리머 레진, 에폭시 레진, 또는 플라스틱으로 이루어진 그룹에서 하나 이상의 유기 재료를 포함하여 구성된 반도체 패키지.
  4. 제1항에 있어서,
    상기 패키지 기판은 내부에 상기 금속 포스트와 접속하여 상기 외부 접속 단자까지 전기적으로 연결하는 다층의 배선 패턴을 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 금속 포스트는 상기 패키지 기판을 관통하여 수직으로 세워진 기둥(pillar) 형상으로 형성된 반도체 패키지.
  6. 제1항에 있어서,
    상기 금속 포스트는 상기 제1 돌출부와 연결된 제1 반도체 칩과 상기 제1 돌출부와 대향하는 위치에 배치된 상기 제2 돌출부와 연결된 제2 반도체 칩을 고정하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 반도체 칩은 제1 접속 패드부가 배치된 제1 전면부 및 상기 제1 전면부와 대향하는 제1후면부를 포함하고, 상기 제2 반도체 칩은 제2 접속 패드부가 배치된 제2 전면부 및 상기 제2 전면부와 대향하는 제2 후면부를 포함하며, 상기 제1 반도체 칩 및 제2 반도체 칩은 상기 제1 접속 패드부 및 제2 접속 패드부가 상호 마주보는 위치에 배치된 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 접속 패드부 또는 제2 접속 패드부는 상기 제1 반도체 칩 또는 제2 반도체 칩 각각의 제1 전면부 또는 제2 전면부의 중앙 부분에 적어도 두 열을 이루게 배치된 반도체 패키지.
  9. 제7항에 있어서,
    상기 제1 접속 패드부 또는 제2 접속 패드부는 상호 연결되기 위해 각각의제1 접속 패드부 및 제2 접속 패드부가 서로 대칭이 되도록 정렬하여 배치된 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 플렉서블 몰딩재 또는 제2 플렉서블 몰딩재는 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수(Young's modulus)를 가지는 유연성 재료를 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 유연성 재료는 실리콘 수지 또는 실리콘 고무를 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제1 플렉서블 몰딩재는 상기 금속 포스트의 제1 돌출부에 의해 상기 패키지 기판과 상기 제1 반도체 칩 사이에 이격된 사이 공간을 모두 채우는 반도체 패키지.
  13. 제1항에 있어서,
    상기 제2 플렉서블 몰딩재는 상기 금속 포스트의 제2 돌출부에 의해 상기 패키지 기판과 상기 제2 반도체 칩 사이에 이격된 사이 공간을 모두 채우는 반도체 패키지.
  14. 제1 면 및 제2 면을 포함하는 휘어질 수 있는 패키지 기판;
    상기 패키지 기판의 제1 면 상에 일 방향으로 적층된 적층 반도체 칩들;
    상기 패키지 기판의 제2 면 상에 일 방향으로 적층된 다른 적층 반도체 칩들;
    상기 패키지 기판을 관통하면서 상기 패키지 기판의 상기 제1 면 및 제2 면으로부터 돌출한 돌출부를 가지며 상기 돌출부로 상기 적층 반도체 칩들과 상기 다른 적층 반도체 칩들을 전기적으로 연결하는 복수 개의 금속 포스트들;
    상기 패키지 기판의 제1 면 상의 적층 반도체 칩들 및 상기 패키지 기판의 제1 면을 덮는 제1 플렉서블 몰딩재;
    상기 패키지 기판의 제2 면 상의 다른 적층 반도체 칩들을 덮는 제2 플렉서블 몰딩재; 및
    상기 패키지 기판의 상기 제2 면 상에 배치된 외부 접속 단자를 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 패키지 기판은 휘어질 수 있는 유기 재료를 포함하는 유기 기판 또는 휘어질 수 있는 절연 재료를 포함하는 절연 기판으로 이루어진 반도체 패키지.
  16. 제14항에 있어서,
    상기 유기 기판은 폴리머 레진, 에폭시 레진, 또는 플라스틱으로 이루어진 그룹에서 하나 이상의 유기 재료를 포함하여 구성된 반도체 패키지.
  17. 제14항에 있어서,
    상기 패키지 기판은 내부에 상기 금속 포스트들과 각각 접속하여 상기 외부 접속 단자까지 전기적으로 연결하는 다층의 배선 패턴을 더 포함하는 반도체 패키지.
  18. 제14항에 있어서,
    상기 금속 포스트들은 상기 패키지 기판을 관통하여 수직으로 세워진 기둥(pillar) 형상으로 형성된 반도체 패키지.
  19. 제14항에 있어서, 상기 적층 반도체 칩들은,
    상기 패키지 기판의 제1면 상에 배치된 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 제1 접착 부재를 매개로 부착되고 상기 제1 반도체 칩과 가장자리 부분이 어긋나게 배치되어 일 측 방향으로 돌출된 제3 반도체 칩을 포함하는 반도체 패키지.
  20. 제13항에 있어서, 상기 다른 적층 반도체 칩들은,
    상기 패키지 기판의 제2 면 상에 배치된 제2 반도체 칩; 및
    상기 제2 반도체 칩 상에 제2 접착 부재를 매개로 부착되고 상기 제2 반도체 칩과 가장자리 부분이 어긋나게 배치되어 일 측 방향으로 돌출된 제4 반도체 칩을 포함하는 반도체 패키지.
  21. 제14항에 있어서,
    상기 패키지 기판은 내부에 상기 금속 포스트들 가운데 적어도 하나의 금속포스트와 접속하여 상기 외부 접속 단자까지 전기적으로 연결하는 다층의 배선 패턴을 더 포함하는 반도체 패키지.
  22. 제14항에 있어서,
    상기 제1 플렉서블 몰딩재 또는 제2 플렉서블 몰딩재는 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수(Young's modulus)를 가지는 유연성 재료를 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 유연성 재료는 실리콘 수지 또는 실리콘 고무를 포함하는 반도체 패키지.
  24. 제14항에 있어서,
    상기 제1 플렉서블 몰딩재는 상기 패키지 기판의 제1 면 방향으로 돌출된 상기 금속 포스트의 돌출부에 의해 상기 패키지 기판과 상기 적층 반도체 칩들 사이에 이격된 사이 공간을 모두 채우는 반도체 패키지.
  25. 제14항에 있어서,
    상기 제2 플렉서블 몰딩재는 상기 패키지 기판의 제2 면 방향으로 돌출된 상기 금속 포스트의 돌출부에 의해 상기 패키지 기판과 상기 다른 적층 반도체 칩들 사이에 이격된 사이 공간을 모두 채우는 반도체 패키지.
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