KR20160051424A - 적층 패키지 - Google Patents

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KR20160051424A
KR20160051424A KR1020140151391A KR20140151391A KR20160051424A KR 20160051424 A KR20160051424 A KR 20160051424A KR 1020140151391 A KR1020140151391 A KR 1020140151391A KR 20140151391 A KR20140151391 A KR 20140151391A KR 20160051424 A KR20160051424 A KR 20160051424A
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정주환
강명삼
이영관
국승엽
박주희
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삼성전기주식회사
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Abstract

본 발명은 적층 패키지에 관한 것이다. 본 발명의 실시 예에 따른 적층 패키지는 제1 기판을 포함하는 제1 패키지, 제1 패키지의 하부에 형성되며 제2 기판을 포함하는 제2 패키지, 제2 기판의 하부에 형성되는 제3 기판 및 제1 기판과 제2 기판의 사이에 형성되어, 제1 기판과 제2 기판을 전기적으로 연결하는 제1 외부 접속 단자를 포함한다.

Description

적층 패키지{STACK PACKAGE}
본 발명은 적층 패키지에 관한 것이다.
반도체 기술의 급속한 발전으로 인하여 반도체 소자가 괄목할만한 성장을 이루고 있다. 이와 함께 반도체 소자 등의 전자 소자를 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다.
전자소자의 미세화, 고집적화에 따라 전자소자의 I/O수가 증가되어 전자소자가 실장되는 패키지 기판의 패드수가 증가하게 된다. 이에 따라 패키지 기판의 미세 피치(fine pitch)화가 요구된다. 이러한 패키지 기판의 미세 피치화는 패키지 기판의 제조비용을 증가시키게 된다. 패키지 기판의 미세 피치화에 대응하기 위해서 전자소자와 패키지 기판 사이에 인터포저(interposer)가 형성된다.
미국 등록특허 제 6861288호
본 발명의 일 측면은 스케일 변화없이 솔더볼 방식으로 적층이 가능한 적층 패키지를 제공하는 데 있다.
본 발명의 실시 예에 따르면, 제1 기판을 포함하는 제1 패키지, 제1 패키지의 하부에 형성되며 제2 기판을 포함하는 제2 패키지, 제2 기판의 하부에 형성되는 제3 기판 및 제1 기판과 제2 기판의 사이에 형성되어, 제1 기판과 제2 기판을 전기적으로 연결하는 제1 외부 접속 단자를 포함하는 적층 패키지가 제공된다.
제1 외부 접속 단자는 제1 기판 하면의 전체 영역에 배치된다.
제3 기판의 하면에 형성되어 제3 기판과 전기적으로 연결되는 제2 외부 접속 단자를 더 포함한다.
제2 외부 접속 단자는 제3 기판 하면의 전체 영역에 배치된다.
제2 기판은 인쇄회로기판이다.
제3 기판은 인쇄회로기판 또는 인터포저 기판이다.
제1 패키지는 제1 기판의 상면과 전기적으로 연결되도록 배치된 제1 전자 소자와, 제1 기판과 제1 전자 소자를 감싸는 제1 몰딩재를 더 포함한다.
제2 패키지는 제2 기판의 하면과 전기적으로 연결되도록 배치된 제2 전자 소자와 제2 기판과 제2 전자 소자를 감싸는 제2 몰딩재를 더 포함한다.
제2 패키지는 제2 몰딩재를 관통하는 몰드 비아가 더 형성된다.
제3 비아의 상면에는 몰드 비아와 접합되는 금속 포스트가 더 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 실시 예에 따른 적층 패키지를 나타낸 예시도이다.
도 2는 본 발명의 다른 실시 예에 따른 적층 패키지를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 적층 패키지를 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 패키지(10)는 제1 패키지(100), 제2 패키지(200), 제3 기판(310), 제1 외부 접속 단자(410) 및 제2 외부 접속 단자(420)를 포함한다.
본 발명의 실시 예에 따르면, 제1 패키지(100)는 제1 기판(110), 제1 전자 소자(120) 및 제1 몰딩재(130)를 포함한다.
본 발명의 실시 예에 따르면, 제1 기판(110)은 인쇄회로기판이다. 인쇄회로기판은 절연층과 회로층으로 형성된다. 따라서 미도시 되었지만 제1 기판(110)도 절연층과 회로층을 포함한다.
본 발명의 실시 예에 따르면, 절연층은 통상적으로 층간 절연 소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 회로층은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 회로층은 구리로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 전자 소자(120)는 제1 기판(110)의 상부에 배치된다. 이때, 제1 전자 소자(120)는 접착 부재(140)로 제1 기판(110)에 접착될 수 있다. 접착 부재(140)는 회로 기판 분야에서 사용되는 접착력을 갖는 것으로 비전도성 또는 전도성 물질로 형성된다. 본 발명의 실시 예에 따르면, 접착 부재(140)가 비전도성 물질로 형성되면, 접착 부재(140)에 의해서 제1 전자 소자(120)와 제1 기판(110)이 서로 절연하게 된다. 예를 들어, 비전도성의 접착 부재(140)는 에폭시 수지로 형성될 수 있다. 이와 같은 경우, 제1 전자 소자(120)와 제1 기판(110)은 도 1에 도시된 바와 같이 와이어(Wire)(150)를 통해서 서로 전기적으로 연결된다.
또는 접착 부재(140)는 전도성 물질로 형성되면, 접착 부재(140)를 통해 제1 전자 소자(120)와 제1 기판(110) 간의 전기적 연결이 가능하게 된다. 즉, 전도성의 접착 부재(140)에 의해서 제1 전자 소자(120)의 전극과 제1 기판(110)의 회로층이 서로 전기적으로 연결된다. 예를 들어, 전도성의 접착 부재(140)는 솔더로 형성될 수 있다.
본 발명의 실시 예에 따른 제1 전자 소자(120)는 메모리(Memory) 소자이다. 그러나 제1 전자 소자(120)가 메모리 소자로 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따른 제1 전자 소자(120)는 인쇄회로기판에 실장되는 어떠한 종류의 전자 소자도 가능하다.
본 발명의 실시 예에 따르면, 제1 몰딩재(130)는 제1 기판(110)의 상부에 형성되어 제1 전자 소자(120)를 감싸도록 형성된다. 제1 몰딩재(130)는 외부로부터 제1 전자 소자(120)를 보호하기 위해 형성된다. 또한, 제1 몰딩재(130)는 제1 기판(110)의 상면에서 노출된 회로층을 보호할 수 있다. 제1 몰딩재(130)는 일반적으로 실리콘 겔(Silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC)로 형성된다. 그러나 제1 몰딩재(130)의 재질이 이에 한정되는 것은 아니며, 회로 기판 분야에서, 회로층과 전자 소자를 보호할 수 있는 어떠한 재질도 가능하다.
본 발명의 실시 예에 따르면, 제2 패키지(200)는 제1 패키지(100)의 하부에 위치한다.
본 발명의 실시 예에 따른 제2 패키지(200)는 제2 기판(210), 제2 전자 소자(220), 제2 몰딩재(230) 및 몰드 비아(250)를 포함한다.
본 발명의 실시 예에 따르면, 제2 기판(210)은 인쇄회로기판이다. 본 발명의 실시 예에 따른 제2 기판(210)은 미도시 되었지만 절연층과 회로층을 포함한다.
본 발명의 실시 예에 따르면, 절연층은 통상적으로 층간 절연 소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 회로층은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 회로층은 구리로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 전자 소자(220)는 제2 기판(210)의 하부에 배치된다. 즉, 본 발명의 실시 예에 따르면, 제2 전자 소자(220)는 제2 기판(210)의 하면과 전기적으로 연결된다. 이때, 제2 전자 소자(220)는 전도성 부재(240)에 의해서 제2 기판(210)의 하면과 접착될 수 있다. 전도성 부재(240)는 회로 기판 분야에서 전도성 물질로 사용되며, 접착력을 갖는 것이라면 어떠한 물질도 가능하다. 예를 들어, 전도성 부재(240)는 솔더볼이 될 수 있다. 이와 같이 형성된 전도성 부재(240)에 의해서 제2 전자 소자(220)의 전극과 제2 기판(210)의 회로층이 서로 전기적으로 연결된다. 본 발명의 실시 예에서, 제2 전자 소자(220)와 제2 기판(210)이 전도성 부재(240)인 솔더 볼에 의해서 전기적으로 연결되는 것을 예시로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 전자 소자(220)와 제2 기판(210) 사이에 비전도성 접착제(미도시)가 형성되어, 제2 전자 소자(220)가 제2 기판(210)에 접착되는 것도 가능하다. 또한, 제2 전자 소자(220)와 제2 기판(210)의 전기적 연결은 제1 패키지(100)와 같이 와이어(미도시)로 가능하다.
본 발명의 실시 예에 따른 제2 전자 소자(220)는 AP(Application Processor) 소자이다. 그러나 제2 전자 소자(220)가 AP 소자로 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따른 제2 전자 소자(220)는 인쇄회로기판에 실장되는 어떠한 종류의 전자 소자도 가능하다.
본 발명의 실시 예에 따르면, 제2 몰딩재(230)는 제2 기판(210)의 하부에 형성되어 제2 전자 소자(220)를 감싸도록 형성된다. 제2 몰딩재(230)는 외부로부터 제2 전자 소자(220)를 보호하기 위해 형성된다. 또한, 제2 몰딩재(230)는 제2 기판(210)의 하면에서 노출된 회로층을 보호할 수 있다. 제2 몰딩재(230)는 일반적으로 실리콘 겔(Silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC)로 형성된다. 그러나 제2 몰딩재(230)의 재질이 이에 한정되는 것은 아니며, 회로 기판 분야에서, 회로층과 전자 소자를 보호할 수 있는 어떠한 재질도 가능하다.
본 발명의 실시 예에 따르면, 몰드 비아(250)는 제2 몰딩재(230)를 관통하도록 형성된다. 또한, 몰드 비아(250)의 상면은 제2 기판(210)과 접합되어 전기적으로 연결된다. 본 발명의 실시 예에 따른 몰드 비아(250)는 전도성 물질로 형성된다. 예를 들어, 몰드 비아(250)는 구리 또는 솔더 페이스트로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 외부 접속 단자(410)는 제1 기판(110)과 제2 기판(210) 사이에 위치한다. 본 발명의 실시 예에 따른 제1 외부 접속 단자(410)는 전도성 물질로 형성되어 제1 기판(110)과 제2 기판(210)을 전기적으로 연결한다. 예를 들어, 제1 외부 접속 단자(410)는 솔더볼이 될 수 있다.
본 발명의 실시 예에 따르면, 제2 기판(210)이 제2 패키지(200)의 상면에 형성되므로, 제1 기판(110)의 하면과 제2 기판(210)의 상면이 서로 대향하도록 형성된다. 따라서, 제1 외부 접속 단자(410)는 제1 기판(110) 하면의 전체 영역에 걸쳐 형성되는 것이 가능하다. 즉, 제1 외부 접속 단자(410)가 제1 기판(110)의 하면에 전체 영역에 걸쳐 형성되어도 모두 제2 기판(210)의 상면과 접촉되는 것이 가능하다.
예를 들어, 제1 전자 소자(120)가 DRAM 등의 메모리 소자이며, 제2 전자 소자(220)가 AP(application Processor)인 경우, 제1 전자 소자(120)와 제2 전자 소자(220)는 약 1200개 이상의 입출력 단자(회로 패턴)를 통해 연결된다. 종래에는 AP 주변 영역에만 솔더볼을 배열하여 패키지 간의 연결이 불가능하고 솔더볼의 스케일(Scale)을 변경해야 한다. 따라서 고 비용의 인터포저가 필요하다. 그러나 본 발명의 실시 예에서는 제2 전자 소자(220)가 실장된 제2 기판(210)이 제2 패키지(200)의 상면에 위치하므로, 제1 외부 접속 단자(410)인 솔더볼이 제2 기판(210) 상면의 전체에 배열되는 것이 가능하다. 따라서, 본 발명의 실시 예에 따르면, 솔더볼 방식으로 솔더볼의 스케일 변경 없이 제1 패키지(100)와 제2 패키지(200)의 전기적 연결이 가능하게 된다. 따라서 제1 패키지(100)와 제2 패키지(200)의 전기적 연결을 위한 인터포저의 생략이 가능하다.
본 발명의 실시 예에 따르면, 제3 기판(310)은 제2 기판(210)의 하부에 형성된다. 본 발명의 실시 예에 따른 제3 기판(310)은 인쇄회로기판이거나 인터포저 기판이다.
본 발명의 실시 예에 따른 제3 기판(310)에는 금속 포스트(321)가 형성된다. 본 발명의 실시 예에 따른 금속 포스트(321)는 상면이 제3 기판(310)으로부터 노출되도록 형성된다. 예를 들어, 금속 포스트(321)는 제3 기판(310)의 상면으로부터 돌출되도록 형성된다. 또한, 금속 포스트(321)의 상면은 제2 패키지(200)의 몰드 비아(250)와 접합된다. 따라서, 몰드 비아(250)와 금속 포스트(321)에 의해서 제2 기판(210)과 제3 기판(310)이 전기적으로 연결된다. 이때, 금속 포스트(321)가 제3 기판(310)의 상면으로부터 돌출되도록 형성되므로, 제2 패키지(200)와 제3 기판(310) 사이에 이격 공간이 형성된다. 도 1에서는 미도시 되었지만, 몰드 비아(250)와 금속 포스트(321)의 접착을 위해서 솔더와 같은 전도성 접착제가 더 사용될 수 있다.
본 발명의 실시 예에 따르면, 제2 외부 접속 단자(420)는 제3 기판(310)의 하면에 형성된다. 본 발명의 실시 예에 따른 제2 외부 접속 단자(420)는 전도성 물질로 형성되어 제3 기판(310)과 메인 보드(Main Board)와 같은 외부 구성부를 전기적으로 연결한다. 예를 들어, 제2 외부 접속 단자(420)는 솔더볼이 될 수 있다.
본 발명의 실시 예에 따른 제2 외부 접속 단자(420)는 제3 기판(310) 하면의 전체 영역에 배치되는 것이 가능하다. 따라서, 제3 기판(310)이 인쇄회로기판인 경우에도 솔더볼의 스케일 변경 없이 솔더볼 방식으로 메인 보드와 같은 외부 구성부와 전기적 연결이 가능하다. 또한, 제3 기판(310)이 인터포저 기판인 경우에 미세 피치(Pitch) 구현이 가능하여 솔더볼의 실장 개수를 증가시키는 것이 가능하다.
도 2는 본 발명의 다른 실시 예에 따른 적층 패키지를 나타낸 예시도이다.
도 2를 참조하면, 본 발명의 다른 실시 예에 따른 적층 패키지(20)는 제1 패키지(100), 제2 패키지(200), 제3 기판(310), 제1 외부 접속 단자(410) 및 제2 외부 접속 단자(420)를 포함한다.
도 2의 실시 예에 따른 제1 패키지(100), 제2 패키지(200), 제1 외부 접속 단자(410) 및 제2 외부 접속 단자(420)는 도 1의 일 실시 예와 동일하므로 설명은 생략하도록 한다. 따라서, 본 발명의 도 2의 실시 예에 따른 제1 패키지(100), 제2 패키지(200), 제1 외부 접속 단자(410) 및 제2 외부 접속 단자(420)의 자세한 설명은 도 1을 참고하도록 한다.
본 발명의 실시 예에 따른 제3 기판(310)에는 금속 포스트(322)가 형성된다. 본 발명의 실시 예에 따른 금속 포스트(322)는 제3 기판(310)의 내부에 형성되며 상면이 제3 기판(310)으로부터 노출되도록 형성된다. 제3 기판(310)으로부터 노출된 금속 포스트(322)의 상면은 제2 패키지(200)의 몰드 비아(250)와 접합된다. 따라서, 몰드 비아(250)와 금속 포스트(322)에 의해서 제2 기판(210)과 제3 기판(310)이 전기적으로 연결된다. 이때, 금속 포스트(322)가 제3 기판(310)의 내부에 형성되므로, 제2 패키지(200)와 제3 기판(310)은 이격 공간 없이 서로 밀착되도록 형성된다.
도 2에서 금속 포스트(322)가 제3 기판(310)을 관통하도록 도시되었지만, 금속 포스트(322)가 제3 기판(310)을 반드시 관통하도록 형성되는 것은 아니다. 즉, 금속 포스트(322)는 제3 기판(310)에 매립되는 어떠한 구조로도 형성되는 것이 가능하다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10, 20: 적층 패키지
100: 제1 패키지
110: 제1 기판
120: 제1 전자 소자
130: 제1 몰딩재
140: 접착 부재
150: 와이어
200: 제2 패키지
210: 제2 기판
220: 제2 전자 소자
230: 제2 몰딩재
240: 전도성 부재
250: 몰드 비아
310: 제3 기판
321, 322: 금속 포스트
410: 제1 외부 접속 단자
420: 제2 외부 접속 단자

Claims (15)

  1. 제1 기판을 포함하는 제1 패키지;
    상기 제1 패키지의 하부에 형성되며 제2 기판을 포함하는 제2 패키지;
    상기 제2 기판의 하부에 형성되는 제3 기판; 및
    상기 제1 기판과 제2 기판의 사이에 형성되어, 상기 제1 기판과 제2 기판을 전기적으로 연결하는 제1 외부 접속 단자;
    를 포함하는 적층 패키지.
  2. 청구항 1에 있어서,
    상기 제1 패키지는 상기 제1 기판의 상면과 전기적으로 연결되도록 배치된 제1 전자 소자와, 상기 제1 기판과 제1 전자 소자를 감싸는 제1 몰딩재를 더 포함하는 적층 패키지.
  3. 청구항 1에 있어서,
    상기 제2 패키지는 상기 제2 기판의 하면과 전기적으로 연결되도록 배치된 제2 전자 소자와 상기 제2 기판과 제2 전자 소자를 감싸는 제2 몰딩재를 더 포함하는 적층 패키지.
  4. 청구항 3에 있어서,
    상기 제2 패키지는 상기 제2 몰딩재를 관통하는 몰드 비아가 더 형성된 적층 패키지.
  5. 청구항 4에 있어서,
    상기 몰드 비아의 하면은 상기 제3 기판의 상면과 전기적으로 연결되는 적층 패키지.
  6. 청구항 4에 있어서,
    상기 제3 기판에는 상기 몰드 비아와 접합되는 금속 포스트가 더 형성되는 적층 패키지.
  7. 청구항 6에 있어서,
    상기 금속 포스트는 상기 제3 기판의 상면으로부터 돌출되도록 형성되는 적층 패키지.
  8. 청구항 6에 있어서,
    상기 금속 포스트는 상기 제3 기판의 내부에 형성되며, 상기 금속 포스트의 상면은 상기 제3 기판의 상면으로부터 노출되도록 형성되는 적층 패키지.
  9. 청구항 1에 있어서,
    상기 제3 기판의 하면에 형성되어 상기 제3 기판과 전기적으로 연결되는 제2 외부 접속 단자를 더 포함하는 적층 패키지.
  10. 청구항 1에 있어서,
    상기 제1 외부 접속 단자는 상기 제1 기판 하면의 전체 영역에 배치되는 적층 패키지.
  11. 청구항 9에 있어서,
    상기 제2 외부 접속 단자는 제3 기판 하면의 전체 영역에 배치되는 적층 패키지.
  12. 청구항 1에 있어서,
    상기 제1 기판은 인쇄회로기판인 적층 패키지.
  13. 청구항 1에 있어서,
    상기 제2 기판은 인쇄회로기판인 적층 패키지.
  14. 청구항 1에 있어서,
    상기 제3 기판은 인쇄회로기판인 적층 패키지.
  15. 청구항 1에 있어서,
    상기 제3 기판은 인터포저 기판인 적층 패키지.
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KR20220165531A (ko) 2021-06-08 2022-12-15 (주)에이지피 적층 구조의 이미지 신호처리 패키지 및 적층 구조의 이미지 신호처리 패키지의 제조방법

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