JP2005051150A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

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Abstract

【課題】半導体装置及びその製造方法、回路基板並びに電子機器について、生産性及び信頼性の向上を図ることにある。
【解決手段】半導体装置の製造方法は、複数のチップ搭載領域を第１の面２０に有する半導体基板１０の、第１の面２０からの凹部内に導電部３０を形成すること、それぞれのチップ搭載領域に、少なくとも１つずつの半導体チップ４０をスタックすること、半導体基板１０の第１の面２０上に封止材４６を設けること、半導体基板１０を第２の面２１からの一部を除去して薄くして、導電部３０を第１の面２０から第２の面２１に貫通させること、を含む。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
３次元実装形態の半導体装置が開発されている。その場合、全体の薄型化を図るため、それぞれの半導体基板を研削して薄くすることが行われている。従来の方法として、複数の半導体チップ同士をスタックすることが知られているが、全部の工程を半導体チップ単位で処理しなければならず生産性に劣っていた。あるいは、複数の半導体ウエハ同士をスタックし、その後に個片に切断することも考えられるが、半導体装置の歩留まりが悪くなるだけでなく、薄型加工後の半導体ウエハの取り扱いが難しかった。
本発明の目的は、半導体装置及びその製造方法、回路基板並びに電子機器について、生産性及び信頼性の向上を図ることにある。
特開２００２−５０７３８号公報
（１）本発明に係る半導体装置の製造方法は、（ａ）複数のチップ搭載領域を第１の面に有する基板の、前記第１の面からの凹部内に導電部を形成すること、
（ｂ）前記チップ搭載領域に、半導体チップをスタックすること、
（ｃ）前記基板の前記第１の面上に封止材を設けること、
（ｄ）前記基板を第２の面からの一部を除去して薄くして、前記導電部を前記第１の面から前記第２の面に貫通させること、
を含む。本発明によれば、封止材によって基板を補強することができるので、基板の薄型化工程を安定して行うことができ、信頼性の向上を図ることができる。また、基板は、複数のチップ搭載領域を有し、複数のスタック構造の半導体装置を一括して製造することができるので、生産性の向上を図ることができる。
（２）この半導体装置の製造方法において、
前記（ａ）〜（ｄ）工程終了後、
隣同士の前記チップ搭載領域の間を切断して、複数の個片を得ることをさらに含んでもよい。
（３）この半導体装置の製造方法において、
第１のカッタで前記封止材を切削し、第２のカッタで前記基板を切削してもよい。これによれば、複数の対象物のそれぞれに、最良の切削形態を適用することが可能になる。また、第１のカッタに封止材の切削クズが付着した場合であっても、第１のカッタとは別の第２のカッタで基板を切削するため、切削不良を防止することができる。
（４）この半導体装置の製造方法において、
前記（ａ）工程は、
前記基板に前記凹部を形成すること、
前記凹部の内面に絶縁層を形成すること、
前記絶縁層を介して前記凹部内に前記導電部を形成すること、
を含んでもよい。
（５）この半導体装置の製造方法において、
前記（b）工程でそれぞれの前記チップ搭載領域に少なくとも１つずつのチップを搭載してもよい。
（６）この半導体装置の製造方法において、
前記（ｂ）工程で、いずれかの前記チップ搭載領域に、ダミーチップをスタックしてもよい。これによって、封止材の流動の均一化を図ることができる。すなわち、封止材の流動に偏りが生じにくくなるので、気泡を巻き込むのを防止することができる。したがって、封止工程の信頼性を向上させることができる。
（７）この半導体装置の製造方法において、
前記（b）工程で、前記チップ搭載領域に、前記半導体チップまたは前記ダミーチップをスタックすることで、すべての前記チップ搭載領域に少なくとも１つのチップを搭載してもよい。
（８）この半導体装置の製造方法において、
前記半導体チップは、両面に貫通する貫通電極を有し、
前記（ｂ）工程で前記半導体チップを、前記貫通電極を介して、前記基板の前記導電部に電気的に接続してもよい。これによれば、貫通電極によって両面の電気的導通を図ることができるので、２段以上にスタックする場合に適用すると特に効果的である。
（９）この半導体装置の製造方法において、
前記（ｂ）工程で前記半導体チップを、ワイヤを介して、前記基板の前記導電部に電気的に接続してもよい。
（１０）この半導体装置の製造方法において、
前記（ｃ）工程で、前記基板の前記第１の面側に、開口部を有するマスクを形成し、前記封止材の材料を前記開口部に充填してもよい。
（１１）この半導体装置の製造方法において、
前記（ｃ）工程を、大気圧よりも減圧したチャンバー内で行ってもよい。これによって、封止材に気泡が残るのを防止することができる。
（１２）この半導体装置の製造方法において、
前記（ｄ）工程終了後に、
前記導電部に電気的に接続された複数のランド部を有する配線層を形成することをさらに含んでもよい。これによれば、基板は薄型加工が施されているが、第１の面に半導体チップ及び封止材が設けられ、基板が補強されているので、配線層を安定して形成することが可能になる。
（１３）この半導体装置の製造方法において、
前記基板の前記第２の面側に樹脂層を形成することをさらに含み、
前記ランド部を前記樹脂層上に形成してもよい。これによって、ランド部に加えられる応力を樹脂層によって効果的に緩和することができる。
（１４）この半導体装置の製造方法において、
前記ランド部上に外部端子を設けることをさらに含んでもよい。
（１５）この半導体装置の製造方法において、
前記基板は、半導体基板であってもよい。これによれば、信号の遅延を抑えることができ、信号処理の高速化を図ることができる。
（１６）この半導体装置の製造方法において、
前記半導体基板には、複数の集積回路が形成され、
前記集積回路は、それぞれの前記チップ搭載領域に形成され、前記導電部に電気的に接続されていてもよい。
（１７）この半導体装置の製造方法において、
前記基板は、インターポーザであってもよい。
（１８）本発明に係る半導体装置は、複数のチップ搭載領域を第１の面に有し、前記第１の面から第２の面に貫通してなる貫通電極を有する基板と、
前記基板の前記チップ搭載領域にスタックされた半導体チップと、
前記基板の前記第１の面上に設けられた封止材と、
を含む。
（１９）この半導体装置において、
前記基板は、半導体基板であってもよい。
（２０）この半導体装置において、
前記半導体基板には、複数の集積回路が形成され、
前記集積回路は、それぞれの前記チップ搭載領域に形成され、前記貫通電極に電気的に接続されていてもよい。
（２１）この半導体装置において、
隣同士の前記チップ搭載領域の間で切断されていてもよい。
（２２）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（２３）本発明に係る電子機器は、上記半導体装置を有する。
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１（Ａ）〜図８は、本発明を適用した第１の実施の形態に係る半導体装置及びその製造方法を説明する図である。まず、基板（半導体基板１０）を用意する。本実施の形態では、基板として、半導体基板（例えばシリコン基板）１０を使用する。半導体基板１０は、半導体ウエハであってもよい。本実施の形態では、半導体基板１０には、複数の集積回路１２が形成されている（図３（Ａ）参照）。半導体基板１０には、集積回路１２に電気的に接続された電極（例えばパッド）１４が形成されていてもよい。１つの集積回路１２に１グループの複数の電極１４が形成されていてもよい。１グループの複数の電極１４は、集積回路１２の領域の端部（例えば矩形領域の対向する２辺又は４辺）に沿って配列されていてもよい。電極１４は、アルミニウム又は銅などの金属で形成されていることが多い。
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６，１８が形成されている。パッシベーション膜１６，１８は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。図１（Ａ）に示す例では、パッシベーション膜１６上に、電極１４と、集積回路１２と電極１４を接続する配線（図示せず）とが形成されている。また、他のパッシベーション膜１８が電極１４の表面の少なくとも一部を避けて形成されている。パッシベーション膜１８は、電極１４の表面を覆って形成した後、その一部をエッチングして電極１４の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜１８のエッチングのときに、電極１４の表面がエッチングされてもよい。
本実施の形態では、半導体基板１０に、その第１の面２０から凹部２２（図１（Ｃ）参照）を形成する。第１の面２０は、電極１４が形成された側（集積回路１２が形成された側）の面である。凹部２２は、集積回路１２の素子及び配線を避けて形成する。図１（Ｂ）に示すように、電極１４に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。電極１４の下にパッシベーション膜１６が形成されている場合、これにも貫通穴２６（図１（Ｃ）参照）を形成する。電極１４のエッチングがパッシベーション膜１６で止まる場合、貫通穴２６の形成には、電極１４のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
図１（Ｃ）に示すように、貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
図１（Ｄ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜又は窒化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ2であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、パッシベーション膜１６の貫通穴２６の内壁面に形成してもよい。絶縁層２８は、パッシベーション膜１８上に形成してもよい。
絶縁層２８は、電極１４の貫通穴２４の内壁面に形成してもよい。絶縁層２８は、電極１４の一部（例えばその上面）を避けて形成する。電極１４の表面全体を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、電極１４の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
次に、凹部２２（例えば絶縁層２８の内側）に導電部３０（図２（Ｂ）参照）を設ける。導電部３０は、Ｃｕ又はＷなどで形成してもよい。図２（Ａ）に示すように、導電部３０の外層部３２を形成した後に、その中心部３４を形成してもよい。中心部３４は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成することができる。外層部３２は、少なくともバリア層を含んでもよい。バリア層は、中心部３４又は次に説明するシード層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、中心部３４とは異なる材料（例えばＴｉＷ、ＴｉＮ）で形成してもよい。中心部３４を電解メッキで形成する場合、外層部３２は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、中心部３４と同じ材料（例えばＣｕ）で形成する。なお、導電部３０（少なくともその中心部３４）は、無電解メッキやインクジェット方式によって形成してもよい。
図２（Ｂ）に示すように、外層部３２をパッシベーション膜１８上にも形成した場合、図２（Ｃ）に示すように、外層部３２のパッシベーション膜１８（及び絶縁層２８）上の部分をエッチングする。外層部３２を形成した後、中心部３４を形成することで、導電部３０を設けることができる。導電部３０の一部は、半導体基板１０の凹部２２内に位置する。凹部２２の内壁面と導電部３０との間には絶縁層２８が介在するので、両者の電気的な接続が遮断される。導電部３０は、電極１４（集積回路１２）と電気的に接続されている。例えば、電極１４の絶縁層２８からの露出部に導電部３０が接触していてもよい。導電部３０の一部は、パッシベーション膜１８上に位置していてもよい。導電部３０は、電極１４の領域内にのみ設けてもよい。導電部３０は、少なくとも凹部２２の上方で突出していてもよい。例えば、導電部３０は、パッシベーション膜１８（及び絶縁層２８）より突出していてもよい。
なお、変形例として、外層部３２をパッシベーション膜１８上に残した状態で、中心部３４を形成してもよい。その場合、中心部３４と連続した層がパッシベーション膜１８の上方にも形成されるので、その層はエッチングする。
図２（Ｄ）に示すように、導電部３０上に、ろう材３６を設けてもよい。詳しくは、導電部３０のうち、第１の面２０から突出する部分の先端面に、ろう材３６を設ける。ろう材３６は、例えばハンダで形成し、軟ろう（soft solder）及び硬ろう（hard solder）のいずれで形成してもよい。ろう材３６は、導電部３０以外の領域をレジストで覆って形成してもよい。
図３（Ａ）に示すように、半導体基板１０は、第１の面２０に複数のチップ搭載領域３８を有する。複数のチップ搭載領域３８は、それぞれ平面的に異なる領域に配置されている。それぞれのチップ搭載領域３８は、複数行複数列に配列されていてもよい。それぞれのチップ搭載領域３８は、いずれかの集積回路１２（又はいずれかのグループの複数の電極１４）に対応して配置されていてもよい。言い換えれば、それぞれの集積回路１２は、いずれかのチップ搭載領域３８に形成されている。なお、この時点では、導電部３０は、第２の面（第１の面２０とは反対の面）２１には貫通していない。すなわち、導電部３０の第２の面２１側の先端部は、半導体基板１０の内部に埋め込まれている。
図３（Ｂ）に示すように、それぞれのチップ搭載領域３８に、少なくとも１つずつの半導体チップ４０をスタックする。１つのチップ搭載領域３８に、１つの半導体チップ４０をスタックしてもよいし、複数（図３（Ｂ）では３つ）の半導体チップ４０をスタックしてもよい。半導体チップ４０には、集積回路（図示せず）が形成されている。本実施の形態では、半導体チップ４０は、その両面に貫通する貫通電極４２を有する。半導体チップ４０を、貫通電極４２を介して、半導体基板１０の導電部３０に電気的に接続してもよい。貫通電極４２と導電部３０の電気的接続をろう材３６によって図ってもよい。複数の半導体チップ４０をスタックする場合に、上下の貫通電極４２同士の電気的接続をろう材４４によって図ってもよい。これによれば、貫通電極４２によって両面の電気的導通を図ることができるので、２段以上にスタックする場合に適用すると特に効果的である。
半導体基板１０のチップ搭載領域３８に不良（例えば集積回路１２又は導電部３０の欠陥による不良など）がある場合には、そのチップ搭載領域３８には半導体チップ４０を実装せずに空きスペースとしてもよい。こうすることで、良品の半導体チップ４０を無駄にせずに済む。あるいは、空きスペースを設けずに、その不良のチップ搭載領域３８にダミーチップをスタックしてもよい。ダミーチップは、良品の場合の半導体チップ４０と同一又は類似の外形を有する基材（例えば半導体チップ又は樹脂チップ）であることが好ましい。ダミーチップは、周囲の良品の半導体チップ４０とほぼ同じ高さとなるようにスタックすることが好ましい。ダミーチップをスタックさせることによって、後述の封止工程の信頼性を向上させることができる。
図４（Ａ）に示すように、半導体基板１０の第１の面２０に封止材４６を設ける。封止材４６は、樹脂（例えばエポキシ系樹脂）であってもよい。封止材４６は、少なくとも電気的接続部（例えば貫通電極４２同士の接続部、導電部３０と貫通電極４２との接続部）を封止する。封止材４６は、少なくとも１つの半導体チップ４０を封止してもよい。図４（Ａ）に示すように、第１の面２０上の全ての半導体チップ４０を封止してもよい。封止工程は、液状の封止材４６の材料を、第１の面２０上に流動させることによって行う。半導体基板１０上に複数の半導体チップ４０（及びダミーチップ）が均一に配置されている場合、すなわちチップ搭載領域３８に空きスペースを設けない場合には、封止材４６の流動の均一化を図ることができる。すなわち、封止材４６の流動に偏りが生じにくくなるので、気泡を巻き込むのを防止することができる。したがって、封止工程の信頼性を向上させることができる。
封止材４６を印刷方式（例えばスクリーン印刷方式）によって形成してもよい。図４（Ａ）に示すように、開口部４８を有するマスク（例えばメタルマスク）５０を第１の面２０側に形成し、封止材４６の材料を開口部４８に充填してもよい。その場合、スキージ５２によって、マスク５０の高さと同じ高さになるように、封止材４６の上面を平坦にしてもよい。変形例として、ディスペンサなどで封止材４６の材料を塗布してもよいし（ポッティング工程）、金型などで封止材４６の成型を行ってもよい（モールディング工程）。あるいは、インクジェットプリンタに応用されているインクジェット方式を適用して、封止材４６の材料を吐出させてもよい。
封止工程は、大気圧よりも減圧したチャンバー内で行ってもよい。チャンバー内は、真空（要求される精度の範囲内で真空）になるように減圧することが好ましい。こうすることで、封止材４６に気泡が残るのを防止することができる。したがって、半導体装置の信頼性が向上する。
その後、マスク５０を除去し、半導体基板１０上に封止材４６による封止部を形成することができる。図４（Ｂ）に示すように、半導体基板１０を第２の面２１からの一部を除去して薄くする。例えば、機械的方法及び化学的方法の少なくとも１つの方法によって削ってもよい。半導体基板１０は、砥石などで表面を研削・研磨してもよいし、エッチング加工を施してもよい。本実施の形態では、封止材４６によって半導体基板１０が補強されているので、半導体基板１０の研削・研磨及びエッチングなどの工程を安定して行うことができる。そのため、改めて半導体基板１０に補強部材を設ける必要がなく、製造工程及び製造設備の簡略化を図ることができる。半導体基板１０の薄型化工程は、複数回に分割して行ってもよい。例えば、１回目の薄型化工程で凹部２２に形成された絶縁層２８が露出する手前まで研削・研磨し、２回目以降の薄型化工程で、絶縁層２８を露出させてもよい。導電部３０（詳しくはその凹部２２内の部分）が絶縁層２８に覆われた状態で突出するように、半導体基板１０の第２の面２１をエッチングしてもよい。エッチングは、半導体基板（例えばＳｉ）１０に対するエッチング量が絶縁層（例えばＳｉＯ2）２８に対するエッチング量よりも多くなる性質のエッチャントによって行ってもよい。エッチャントは、ＳＦ6又はＣＦ4又はＣｌ2ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
こうして、導電部３０を、半導体基板１０における第１の面２０から第２の面２１に貫通させることができる。導電部３０は、貫通電極と呼ばれる。図４（Ｂ）に示す例では、導電部３０は、第２の面２１から突起している。導電部３０の突起部分は、絶縁層２８で覆われていてもよい。このスタック構造の半導体装置（集合体）には、第１の面２０に複数の半導体チップ４０がスタックされ、第１の面２０上に封止材４６が設けられている。本実施の形態に係る半導体装置には、上述した製造方法について説明した内容が該当する。
次に、図５（Ａ）〜図６（Ｂ）に示すように、半導体基板１０に配線層（再配置配線層）６０を形成する。なお、図５（Ａ）〜図６（Ｂ）では、半導体チップ４０及び封止材４６は省略してある。
図５（Ａ）に示すように、導電部３０を第２の面２１に露出させる。詳しくは、絶縁層２８を除去して、導電部３０を第２の面２１に剥き出しにする。導電部３０の一部を除去して、新生面を露出させてもよい。導電部３０の露出には、砥石による研削・研磨工程を適用してもよいし、エッチング工程を適用してもよい。
図５（Ｂ）に示すように、絶縁層（例えば酸化膜又は窒化膜）５４を形成する。絶縁層５４は、半導体基板１０と後述の配線層６０との間の電気的な接続を遮断するためのものである。絶縁層５４は、導電部３０を除き、第２の面２１の全面に形成する。絶縁層５４は、導電部３０を覆うように形成した後、一部を除去（例えばエッチング）して、導電部３０を露出させてもよい。あるいは、絶縁層５４は、導電部３０を避けて形成してもよい。
変形例として、図４（Ｂ）に示すように、導電部３０が絶縁層２８で覆われた状態で、第２の面２１に絶縁層５４を形成し、絶縁層５４及び絶縁層２８を除去することによって、導電部３０を露出させてもよい。
図５（Ｃ）に示すように、第２の面２１側に樹脂層５６を形成してもよい。樹脂層５６は、１層又は複数層で形成する。樹脂層５６は、導電部３０を避けて形成する。樹脂層５６を、第２の面２１上の複数の領域に形成してもよい。例えば、樹脂層５６を１グループの複数の電極１４で囲まれた領域にオーバーラップするように形成してもよい。樹脂層５６は、上面よりもその反対面（底面）が大きくなるように側面が傾斜していてもよい。樹脂層５６は、応力緩和機能を有してもよい。樹脂層５６は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）等の樹脂で形成することができる。
図５（Ｄ）に示すように、半導体基板１０の第２の面２１側に配線層（例えば銅（Ｃｕ）層）６０を形成する。配線層６０は、導電部３０に電気的に接続させ、絶縁層５４上及び樹脂層５６上に形成する。配線層６０は、１層又は複数層で形成する。配線層６０は、拡散防止用のバリア層（例えばチタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタンタングステン（ＴｉＷ））を含んでもよい。配線層６０は、スパッタ、電気メッキ、無電解メッキ、インクジェット方式又は印刷方式のいずれか１つ又は複数の組み合わせによって形成することができる。また、配線層６０を、リソグラフィ技術を適用してパターニングしてもよい。配線層６０は、ライン部６２及びそれに接続するランド部６４を有する。ライン部６２は、その一部が導電部３０にオーバーラップしており、樹脂層５６上に至るように延びている。ランド部６４は、電気的接続部であり、その幅はライン部６２の幅よりも大きい。ランド部６４は、樹脂層５６上に形成することが好ましい。こうすることで、ランド部６４に加えられる応力を、樹脂層５６によって効果的に緩和することができる。隣同士のランド部６４のピッチは、隣同士の導電部３０（又は隣同士の電極１４）のピッチよりも大きくなっている。すなわち、複数のランド部６４はピッチ変換されている。例えば、複数のランド部６４は、エリアアレイ状に広がっていてもよい。こうすることで、複数のランド部６４（又は外部端子７０）を一定の面として提供することができるので、半導体装置の実装が容易になる。
図６（Ａ）に示すように、半導体基板１０の第２の面２１側に絶縁層（例えばソルダレジスト）６６を形成する。絶縁層６６は、配線層６０の一部（例えばランド部６４の端部及びライン部６２）を覆うように形成する。言い換えれば、絶縁層６６は、配線層６０の他の一部（例えばランド部６４の中央部）を露出する開口部６８を有する。絶縁層６６によって、配線層６０の酸化、腐食、電気的不良を防止することができる。
図６（Ｂ）に示すように、配線層６０に電気的に接続する外部端子７０を形成してもよい。外部端子７０は、ランド部６４上に設ける。絶縁層６６の開口部６８がランド部６４の中央部を露出する場合、ランド部６４の中央部に外部端子７０を設ける。外部端子７０と半導体基板１０との間には、樹脂層５６が介在している。外部端子７０は、ろう材であってもよい。ろう材は、例えばハンダで形成し、軟ろう（soft solder）及び硬ろう（hard solder）のいずれで形成してもよい。外部端子７０は、球状をなしていてもよく、例えばハンダボールであってもよい。
絶縁層６６上には、被覆層７２が設けられていてもよい。被覆層７２は、絶縁性を有し、例えば樹脂で形成してもよい。被覆層７２は、外部端子７０の根元部（下端部）も覆っている。被覆層７２は、絶縁層６６上に形成された部分と、この部分から立ち上がって外部端子７０の根元部を覆う部分と、を有する。被覆層７２によって外部端子７０の少なくとも根元部が補強される。半導体装置の実装後、被覆層７２によって外部端子７０に加えられる応力を緩和することができる。
こうして、スタック構造の半導体装置（集合体）を得ることができる。この半導体装置には、再配置配線が施されている。本実施の形態に係る半導体装置には、上述した製造方法について説明した内容が該当する。
本実施の形態では、半導体基板１０は薄型加工が施されているが、第１の面２０に、半導体チップ４０及び封止材４６が設けられ、半導体基板１０が補強されているので、配線層６０及び外部端子７０などを安定して形成することができる。
図７（Ａ）及び図７（Ｂ）に示すように、切断工程（ダイシング工程）を行う。詳しくは、隣同士のチップ搭載領域３８（又は隣同士の半導体チップ４０）の間を切断して、複数の個片（半導体装置（図８参照））を得る。切断には、カッタ（例えばダイサ）を使用してもよいし、レーザ（例えばＣＯ2レーザ、ＹＡＧレーザ）を使用してもよい。切削して切断工程を行ってもよい。本実施の形態では、複数（例えば２度）の切削工程を行う。あるいは、１度の切削工程によって、封止材４６及び半導体基板１０を一括して切断してもよい。
図７（Ａ）に示すように、まず、第１のカッタ７４で封止材４６を切削する。封止材４６のみを切削してもよい。封止材４６の厚さ方向の全部を切削してもよいし、一部を切削してもよい。その場合、半導体基板１０を切削しないようにしてもよい。あるいは、封止材４６とともに、半導体基板１０の一部（例えば表面部分）を切削しても構わない。第１のカッタ７４の幅（厚み）に応じて、封止材４６の凹部７６が形成される。
図７（Ｂ）に示すように、第２のカッタ７８で半導体基板１０を切削する。半導体基板１０を、第１の面２０側から切削してもよいし、第２の面２１側から切削してもよい。第１の面２０側から切削する場合、第２のカッタ７８を凹部７６内に入り込ませる。第２のカッタ７８の幅（厚み）は、第１のカッタ７４の幅（厚み）よりも小さくてもよい。第２のカッタ７８によって形成された凹部８０の幅は、凹部７６の幅よりも小さくてもよい。変形例として、上述の順番とは逆に、半導体基板１０の切削工程を行った後に、封止材４６の切削工程を行ってもよい。
これによれば、複数の対象物（封止材４６及び半導体基板１０）のそれぞれに、最良の切削形態を適用することが可能になる。また、第１のカッタ７４に切削クズ（例えば封止材４６の切削クズ）が付着した場合であっても、第１のカッタ７４とは別の第２のカッタ７８で半導体基板１０を切削するため、切削不良を防止することができる。
こうして、図８に示すように、スタック構造の半導体装置（単体）を得ることができる。半導体装置１は、回路基板（例えばマザーボード）１０００に実装されている。回路基板１０００には、配線パターン１１００が形成され、配線パターン１１００に外部端子７０が電気的に接続されている。本実施の形態に係る半導体装置には、上述した製造方法について説明した内容が該当する。なお、本発明の実施の形態に係る半導体装置を有する電子機器として、図９にはノート型パーソナルコンピュータ２０００が示され、図１０には携帯電話３０００が示されている。
本実施の形態の変形例として、半導体基板１０の代わりに、集積回路が形成されていない半導体基板（例えばシリコン基板）を使用して、上述の内容を適用してもよい。この半導体基板は、半導体パッケージのインターポーザとなる。これによれば、半導体チップ４０と回路基板１０００との間に半導体部分が介在するので、絶縁部分（例えば樹脂基板）を介在させるよりも誘電率を低下させることができ、信号の遅延を抑えることができる。
本実施の形態の変形例として、半導体基板以外の基板を使用して上述の内容を適用してもよい。基板は、有機系（例えば樹脂基板）、無機系（例えばガラス基板）又はそれらの複合材料で形成されているもののいずれを使用してもよい。基板は、リジッド基板又はフレキシブル基板のいずれであってもよい。基板は、半導体パッケージのインターポーザとなる。基板には、集積回路が形成されていない。基板の両面を貫通する導電部は、スルーホールと呼ばれる。その他の詳細は、上述した半導体基板１０の内容を適用することができる。
（第２の実施の形態）
図１１（Ａ）〜図１１（Ｃ）は、本発明の第２の実施の形態に係る半導体装置及びその製造方法を説明する図である。本実施の形態では、半導体基板１０のそれぞれのチップ搭載領域３８に、少なくとも１つずつの半導体チップ９０をスタックする。図１１（Ａ）に示すように、半導体チップ９０は、フェースアップボンディングしてもよい。その場合、ワイヤボンディング技術を適用してもよい。すなわち、半導体チップ９０を、ワイヤ９２を介して半導体基板１０の導電部３０に電気的に接続してもよい。変形例として、半導体チップ９０をフェースダウンボンディングしてもよい。その後、図１１（Ｂ）に示すように第１の面２０に封止材４６を設け、図１１（Ｃ）に示すように半導体基板１０の薄型化工程を行う。半導体基板１０を薄くすることによって、導電部３０を第２の面２１から突起させてもよい。導電部３０の突起部分は、絶縁層２８で覆われていてもよい。その後、図１１（Ｃ）の矢印に示すように、隣同士のチップ搭載領域３８（又は隣同士の半導体チップ９０）の間を切断して、複数の個片を得る。切断工程前に、半導体基板１０に配線層（再配置配線層）を形成してもよい。その他の詳細は、上述した内容を適用することができ、本実施の形態に係る半導体装置には、上述した製造方法について説明した内容が該当する。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１（Ａ）〜図１（Ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。 図２（Ａ）〜図２（Ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。 図３（Ａ）及び図３（Ｂ）は、本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明する図である。 図４（Ａ）及び図４（Ｂ）は、本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明する図である。 図５（Ａ）〜図５（Ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。 図６（Ａ）及び図６（Ｂ）は、本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明する図である。 図７（Ａ）及び図７（Ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。 図８は、本発明の第１の実施の形態に係る半導体装置及び回路基板を示す図である。 図９は、本発明の実施の形態に係る電子機器を示す図である。 図１０は、本発明の実施の形態に係る電子機器を示す図である。 図１１（Ａ）〜図１１（Ｃ）は、本発明の第２の実施の形態に係る半導体装置及びその製造方法を説明する図である。
符号の説明
１０…半導体基板、 １２…集積回路、 １４…電極、 ２２…凹部、
２８…絶縁層、 ３０…導電部、 ３８…チップ搭載領域、
４０…半導体チップ、 ４２…貫通電極、 ４６…封止材、 ４８…開口部、
５０…マスク、 ５６…樹脂層、 ６０…配線層、 ６４…ランド部、
６６…絶縁層、 ７０…外部端子、 ７４…第１のカッタ、
７８…第２のカッタ、 ９０…半導体チップ、 ９２…ワイヤ

Claims (23)

  1. （ａ）複数のチップ搭載領域を第１の面に有する基板の、前記第１の面からの凹部内に導電部を形成すること、
    （ｂ）前記チップ搭載領域に半導体チップをスタックすること、
    （ｃ）前記基板の前記第１の面上に封止材を設けること、
    （ｄ）前記基板を第２の面からの一部を除去して薄くして、前記導電部を前記第１の面から前記第２の面に貫通させること、
    を含む半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）〜（ｄ）工程終了後、
    隣同士の前記チップ搭載領域の間を切断して、複数の個片を得ることをさらに含む半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    第１のカッタで前記封止材を切削し、第２のカッタで前記基板を切削する半導体装置の製造方法。
  4. 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    前記基板に前記凹部を形成すること、
    前記凹部の内面に絶縁層を形成すること、
    前記絶縁層を介して前記凹部内に前記導電部を形成すること、
    を含む半導体装置の製造方法。
  5. 請求項１から請求項４のいずれかに記載の半導体装置の製造方法において、
    前記（b）工程でそれぞれの前記チップ搭載領域に少なくとも１つずつのチップを搭載する半導体装置の製造方法。
  6. 請求項１から請求項５のいずれかに記載の半導体装置の製造方法において、
    前記（ｂ）工程で、いずれかの前記チップ搭載領域に、ダミーチップをスタックする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（b）工程で、前記チップ搭載領域に、前記半導体チップまたは前記ダミーチップをスタックすることで、それぞれの前記チップ搭載領域に少なくとも１つずつのチップを搭載する半導体装置の製造方法。
  8. 請求項１から請求項７のいずれかに記載の半導体装置の製造方法において、
    前記半導体チップは、両面に貫通する貫通電極を有し、
    前記（ｂ）工程で前記半導体チップを、前記貫通電極を介して、前記基板の前記導電部に電気的に接続する半導体装置の製造方法。
  9. 請求項１から請求項７のいずれかに記載の半導体装置の製造方法において、
    前記（ｂ）工程で前記半導体チップを、ワイヤを介して、前記基板の前記導電部に電気的に接続する半導体装置の製造方法。
  10. 請求項１から請求項９のいずれかに記載の半導体装置の製造方法において、
    前記（ｃ）工程で、前記基板の前記第１の面側に、開口部を有するマスクを形成し、前記封止材の材料を前記開口部に充填する半導体装置の製造方法。
  11. 請求項１から請求項１０のいずれかに記載の半導体装置の製造方法において、
    前記（ｃ）工程を、大気圧よりも減圧したチャンバー内で行う半導体装置の製造方法。
  12. 請求項１から請求項１１のいずれかに記載の半導体装置の製造方法において、
    前記（ｄ）工程終了後に、
    前記導電部に電気的に接続された複数のランド部を有する配線層を形成することをさらに含む半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記基板の前記第２の面側に樹脂層を形成することをさらに含み、
    前記ランド部を前記樹脂層上に形成する半導体装置の製造方法。
  14. 請求項１２又は請求項１３記載の半導体装置の製造方法において、
    前記ランド部上に外部端子を設けることをさらに含む半導体装置の製造方法。
  15. 請求項１から請求項１４のいずれかに記載の半導体装置の製造方法において、
    前記基板は、半導体基板である半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記半導体基板には、複数の集積回路が形成され、
    前記集積回路は、それぞれの前記チップ搭載領域に形成され、前記導電部に電気的に接続されている半導体装置の製造方法。
  17. 請求項１から請求項１４のいずれかに記載の半導体装置の製造方法において、
    前記基板は、インターポーザである半導体装置の製造方法。
  18. 複数のチップ搭載領域を第１の面に有し、前記第１の面から第２の面に貫通してなる貫通電極を有する基板と、
    前記基板のそれぞれの前記チップ搭載領域にスタックされた半導体チップと、
    前記基板の前記第１の面上に設けられた封止材と、
    を含む半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記基板は、半導体基板である半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記半導体基板には、複数の集積回路が形成され、
    前記集積回路は、それぞれの前記チップ搭載領域に形成され、前記貫通電極に電気的に接続されてなる半導体装置。
  21. 請求項１８から請求項２０のいずれかに記載の半導体装置において、
    隣同士の前記チップ搭載領域の間で切断されてなる半導体装置。
  22. 請求項１８から請求項２１のいずれかに記載の半導体装置が実装されてなる回路基板。
  23. 請求項１８から請求項２１のいずれかに記載の半導体装置を有する電子機器。
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