JP2022102371A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体チップ積層体と半導体チップとを接続する配線を高密度化し高信頼性化する。【解決手段】半導体装置の製造方法は、複数の製品領域が画定された基板６１を準備し、基板の一方の面の各々の製品領域に、半導体チップ積層体３０及び半導体チップ４０を、各々の電極パッド形成側を基板側に向けて固着する工程と、基板の一方の面の反対側である他方の面側を薄化する工程と、基板の他方の面に無機絶縁層７１を形成する工程と、無機絶縁層及び基板を貫通し、半導体チップ積層体３０の電極パッドと直接電気的に接続する垂直配線８１ａを形成すると共に、無機絶縁層及び基板を貫通し、半導体チップ４０の電極パッドと直接電気的に接続する垂直配線８１ｂを形成する工程と、無機絶縁層７１の基板とは反対側の面に、垂直配線８１ａの一部と垂直配線８１ｂの一部とを直接電気的に接続する水平配線９１を形成する工程と、を含む。【選択図】図１１

Description

本発明は、半導体装置及びその製造方法に関する。
近年、半導体応用製品はスマートフォン等の各種モバイル機器用途等として小型化、薄化、軽量化が急激に進んでいる。また、それに伴い、半導体応用製品に搭載される半導体装置にも小型化、高密度化が要求されている。そこで、複数の半導体チップを積層した半導体チップ積層体が提案されている。積層される半導体チップは、例えば、メモリーチップである（例えば、特許文献１参照）。
特開２００５－２０９８１４号公報
上記のような半導体チップ積層体は、例えば、インターポーザ上に実装され、同じインターポーザ上に実装された他の半導体チップと、インターポーザに設けられた配線を介して電気的に接続される。しかし、インターポーザに設けられた配線の絶縁層には有機材料が用いられ、配線ピッチを狭くするとリーク電流が増加するため、配線の高密度化が困難であった。
また、半導体チップ積層体及び半導体チップとインターポーザとの接続にはバンプ（はんだバンプなど）を利用するため、バンプの接触抵抗やバンプ自身の抵抗が配線全体の抵抗を増加させ、さらにバンプの接続不良が配線の信頼性を低下させる原因になっていた。
本発明は上記の点に鑑みてなされたもので、半導体チップ積層体と半導体チップとを接続する配線の高密度化及び高信頼性化を課題とする。
本半導体装置の製造方法は、複数の製品領域が画定された第１基板を準備し、前記第１基板の一方の面の各々の前記製品領域に、半導体チップ積層体及び半導体チップを、各々の電極パッド形成側を前記第１基板側に向けて固着する工程と、前記第１基板の前記一方の面の反対側である他方の面側を薄化する工程と、前記第１基板の他方の面に第１無機絶縁層を形成する工程と、前記第１無機絶縁層及び前記第１基板を貫通し、前記半導体チップ積層体の電極パッドと直接電気的に接続する第１垂直配線を形成すると共に、前記第１無機絶縁層及び前記第１基板を貫通し、前記半導体チップの電極パッドと直接電気的に接続する第２垂直配線を形成する工程と、前記第１無機絶縁層の前記第１基板とは反対側の面に、前記第１垂直配線の一部と前記第２垂直配線の一部とを直接電気的に接続する第１水平配線を形成する工程と、を有する。
開示の技術によれば、半導体チップ積層体と半導体チップとを接続する配線の高密度化及び高信頼性化が可能となる。
第１実施形態に係る半導体装置を例示する断面図である。 図１の半導体チップ積層体のみを例示する部分拡大断面図である。 第１実施形態に係る半導体装置の製造工程を例示する図（その１）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その２）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その３）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その４）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その５）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その６）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その７）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その８）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その９）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その１０）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その１１）である。 第１実施形態に係る半導体装置の製造工程を例示する図（その１２）である。 第１実施形態の変形例１に係る半導体装置を例示する断面図である。 第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その１）である。 第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その２）である。 第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その３）である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１実施形態〉
［半導体装置の構造］
図１は、第１実施形態に係る半導体装置を例示する断面図である。図１を参照すると、第１実施形態に係る半導体装置１は、基板１０と、半導体チップ積層体３０と、半導体チップ４０と、基板６１と、無機絶縁層７１等と、垂直配線８１ａ等と、水平配線層９１等とを有する。
なお、本願において、平面視とは対象物を基板６１の一方の面の法線方向から視ることを指し、平面形状とは対象物を基板６１の一方の面の法線方向から視た形状を指すものとする。
半導体チップ積層体３０及び半導体チップ４０は、各々の電極パッド形成側を基板６１側に向けて、基板６１の一方の面（図１では下面）に固着されている。基板６１は、例えば、シリコンであるが、ゲルマニウムやサファイアやガラス等を用いてもかまわない。基板６１の厚さは、例えば、１μｍ～１０μｍ程度とすることができる。半導体チップ積層体３０と半導体チップ４０の互いに対向する側面の間隔は、例えば、１０～１００μｍ程度とすることができる。
半導体チップ積層体３０及び半導体チップ４０の各々の電極パッド形成側は、例えば、接着層２２を介して、基板６１の一方の面に固着できる。接着層２２の材料としては、例えば主たる組成がベンゾシクロブテンである熱硬化性の絶縁性樹脂（例えば、ジビニルシロキサンベンゾシクロブテン：ＤＶＳ－ＢＣＢ）を用いることができる。また、接着層２２の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、及びシリカ等の固形微粉末を添加した絶縁性複合材料等を用いてもかまわない。また、接着層２２の材料として、シロキサン等のシリコンを含有する材料を用いてもかまわない。接着層２２の厚さは、例えば、１μｍ～５μｍ程度とすることができる。また、接着層２２の材料として、水酸基を含有する材料を用いてもかまわない。この場合の接着層２２の厚さは、例えば、１ｎｍ～１０ｎｍ程度とすることができる。
半導体チップ積層体３０及び半導体チップ４０の、各々の電極パッド形成側の反対側である背面側に、基板１０が固着されている。基板１０は、例えば、シリコンであるが、ゲルマニウムやサファイアやガラス、銅などの金属等を用いてもかまわない。基板１０の厚さは、任意の厚さとしてかまわない。
半導体チップ積層体３０及び半導体チップ４０の各々の背面側は、例えば、接着層２１を介して、基板１０に固着できる。接着層２１の材料としては、例えば、接着層２２と同様の材料を使用できる。ただし、接着層２１と接着層２２とは、異なる材料であってもかまわない。接着層２１の厚さは、例えば、１μｍ～５μｍ程度とすることができる。なお、半導体装置１は、基板１０及び接着層２１を取り除くことで有していなくてもよい。
基板６１の一方の面には、半導体チップ積層体３０及び半導体チップ４０の側面を被覆する樹脂層５０が設けられている。樹脂層５０は、基板６１と基板１０の互いに対向する面の間に配置されている。樹脂層５０の材料としては、例えば主たる組成がベンゾシクロブテン（ＢＣＢ）である熱硬化性の絶縁性樹脂を用いることができる。また、樹脂層５０の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、およびシリカなどの固形微粉末を添加した絶縁性複合材料等を用いてもかまわない。
基板６１の一方の面の反対側である他方の面（図１では上面）には、無機絶縁層７１が設けられている。無機絶縁層７１の材料としては、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、および多孔質を含む材料を用いることができる。無機絶縁層７１の厚さは、例えば、０．１μｍ～０．５μｍ程度とすることができる。無機絶縁層７１は、絶縁性を確保できれば薄くしてかまわない。半導体装置１の反りが無機絶縁層７１等の成膜温度や厚さに比例するので、半導体装置１の反りを低減する観点から、無機絶縁層７１の厚さは、絶縁耐性が得られる最小厚さ、具体的には１００ｎｍ程度とすることが好ましい。無機絶縁層７２～７４についても同様である。無機絶縁層７１～７４を１００ｎｍ程度に薄くすることで、半導体装置１の全体の薄化にも寄与できる。
無機絶縁層７１及び基板６１を貫通し、半導体チップ積層体３０の半導体チップ３０５の貫通電極３７（後述の図２参照）と直接電気的に接続する垂直配線８１ａが設けられている。また、無機絶縁層７１及び基板６１を貫通し、半導体チップ４０の電極パッド４３と直接電気的に接続する垂直配線８１ｂが設けられている。垂直配線８１ａ及び８１ｂと無機絶縁層７１及び基板６１との間には、絶縁層６２が設けられている。絶縁層６２の材料としては、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４等を用いることができる。絶縁層６２の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。基板６１が電気的に絶縁性を有する場合は絶縁層６２を用いなくともよい。
平面視において、垂直配線８１ａ及び８１ｂの平面形状は、例えば、円形あるいは多角形である。垂直配線８１ａ及び８１ｂの平面形状が円形である場合、垂直配線８１ａ及び８１ｂの直径は、例えば、０．５μｍ～５μｍ程度とすることができる。なお、垂直配線とは、無機絶縁層や基板の内部に、無機絶縁層や基板の表面に対しておおよそ垂直に設けられる配線を意味するが、無機絶縁層や基板の表面に対して厳密に垂直であることを意味するものではない。
無機絶縁層７１の基板６１とは反対側の面（図１では上面）には、水平配線層９１が設けられている。水平配線層９１は、垂直配線８１ａと垂直配線８１ｂとを直接電気的に接続する水平配線と、垂直配線８１ａ又は垂直配線８１ｂのみと直接電気的に接続する電極パッドとを含んでいる。垂直配線８１ａと垂直配線８１ｂと水平配線層９１とは、後述のように、同一工程で一体に形成してもよいし、別体に形成することも可能である。
垂直配線８１ａ及び８１ｂ並びに水平配線層９１の材料は、例えば、銅である。垂直配線８１ａ及び８１ｂ並びに水平配線層９１は、複数の金属が積層された構造であってもよい。具体的には、例えば、垂直配線８１ａ及び８１ｂ並びに水平配線層９１として、Ｔｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。垂直配線８１ａ及び８１ｂ並びに水平配線層９１として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層あるいはＡｌ層を積層した積層体あるいはダマシン構造状の配線等を用いてもかまわない。
水平配線層９１において、水平配線及び電極パッドの厚さは、例えば、０．５μｍ～５μｍ程度とすることができる。水平配線層９１において、水平配線のライン／スペースは、例えば、５μｍ／１μｍ、３μｍ／０．５μｍ、１μｍ／０．５μｍ程度とすることができる。水平配線層９１において、電極パッドの直径は、例えば、垂直配線８１ａ及び８１ｂの直径と同じか、又は、例えば、垂直配線８１ａ及び８１ｂの直径よりも０．５μｍ～２μｍ程度大きくすることができる。電極パッドのピッチは、例えば、水平配線のピッチと同じくすることができる。水平配線のライン幅が３μｍ以下の場合、電極パッドサイズは水平配線のライン幅と同じにすることができる。
なお、水平配線とは、無機絶縁層や基板の表面や内部に、無機絶縁層や基板の表面に対しておおよそ平行に設けられる配線を意味するが、無機絶縁層や基板の表面に対して厳密に平行であることを意味するものではない。
無機絶縁層７１の基板６１とは反対側の面には、水平配線層９１を被覆する無機絶縁層７２が設けられている。無機絶縁層７２の材料や厚さは、例えば、無機絶縁層７１と同様とすることができる。また、無機絶縁層７２を貫通し、水平配線層９１の電極パッドと直接電気的に接続する垂直配線８２ａが設けられている。また、無機絶縁層７２を貫通し、水平配線層９１の電極パッドと直接電気的に接続する垂直配線８２ｂが設けられている。さらに、無機絶縁層７２の無機絶縁層７１とは反対側の面（図１では上面）には、水平配線層９２が設けられている。水平配線層９２は、垂直配線８２ａと垂直配線８２ｂとを直接電気的に接続する水平配線と、垂直配線８２ａ又は垂直配線８２ｂのみと直接電気的に接続する電極パッドとを含んでいる。
垂直配線８２ａと垂直配線８２ｂと水平配線層９２とは、後述のように、同一工程で一体に形成してもよいし、別体に形成することも可能である。垂直配線８２ａ及び８２ｂ並びに水平配線層９２の材料、水平配線層９２における水平配線及び電極パッドの厚さや水平配線のライン／スペース、水平配線層９２における電極パッドの直径やピッチは、例えば、垂直配線８１ａと垂直配線８１ｂと水平配線層９１の場合と同様とすることができる。
無機絶縁層７２の無機絶縁層７１とは反対側の面には、水平配線層９２を被覆する無機絶縁層７３が設けられている。無機絶縁層７３の材料や厚さは、例えば、無機絶縁層７１と同様とすることができる。また、無機絶縁層７３を貫通し、水平配線層９２の電極パッドと直接電気的に接続する垂直配線８３ａが設けられている。また、無機絶縁層７３を貫通し、水平配線層９２の電極パッドと直接電気的に接続する垂直配線８３ｂが設けられている。さらに、無機絶縁層７３の無機絶縁層７２とは反対側の面（図１では上面）には、水平配線層９３が設けられている。水平配線層９３は、垂直配線８３ａと垂直配線８３ｂとを直接電気的に接続する水平配線と、垂直配線８３ｂのみと直接電気的に接続する電極パッドとを含んでいる。
垂直配線８３ａと垂直配線８３ｂと水平配線層９３とは、後述のように、同一工程で一体に形成してもよいし、別体に形成することも可能である。垂直配線８３ａ及び８３ｂ並びに水平配線層９３の材料、水平配線層９３における水平配線及び電極パッドの厚さや水平配線のライン／スペース、水平配線層９３における電極パッドの直径やピッチは、例えば、垂直配線８１ａと垂直配線８１ｂと水平配線層９１の場合と同様とすることができる。
無機絶縁層７３の無機絶縁層７２とは反対側の面には、水平配線層９３を被覆する無機絶縁層７４が設けられている。無機絶縁層７４の材料や厚さは、例えば、無機絶縁層７１と同様とすることができる。また、無機絶縁層７４を貫通し、水平配線層９３の電極パッドと直接電気的に接続する垂直配線８４ｂが設けられている。さらに、無機絶縁層７４の無機絶縁層７３とは反対側の面（図１では上面）には、垂直配線８４ｂと直接電気的に接続する電極パッド９４が設けられている。電極パッド９４は、半導体装置１を他の基板や他の半導体装置等と電気的に接続するために使用する外部接続端子となる。無機絶縁層７４の無機絶縁層７３とは反対側の面）に、水平配線が設けられてもよい。
垂直配線８４ｂと電極パッド９４とは、後述のように、同一工程で一体に形成してもよいし、別体に形成することも可能である。垂直配線８４ｂ及び電極パッド９４の材料、電極パッド９４の直径やピッチは、例えば、垂直配線８１ｂと水平配線層９１の電極パッドの場合と同様とすることができる。
図２は、図１の半導体チップ積層体のみを例示する部分拡大断面図である。図１及び図２を参照して、半導体チップ積層体３０及び半導体チップ４０の構造について説明する。
半導体チップ積層体３０は、半導体チップ３０１、３０２、３０３、３０４、及び３０５が電極パッド形成側を同一方向に向けて順次積層され、異なる層の半導体チップ同士が貫通電極３７の接続により信号伝達および電力供給が可能になる構造を有する。半導体チップ積層体３０は、ウェハオンウェハの技術により作製可能である。
半導体チップ３０１は、本体３１と、半導体集積回路３２と、電極パッド３３とを有する。また、半導体チップ３０２、３０３、３０４、及び３０５の各々は、本体３１と、半導体集積回路３２と、電極パッド３３と、絶縁層３６と、貫通電極３７とを有する。半導体チップ３０２、３０３、３０４、及び３０５の各々の厚さは、例えば、５μｍ～１５μｍ程度とすることができる。半導体チップ３０１の厚さは、適宜決定できる。
半導体チップ３０１～３０５において、本体３１は、例えばシリコン、窒化ガリウム、炭化ケイ素等から構成されている。半導体集積回路３２は、例えばシリコン、窒化ガリウム、炭化ケイ素等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものであり、本体３１の一方の面側に設けられている。
電極パッド３３は、図示しない絶縁膜（シリコン酸化膜など）を介して、半導体集積回路３２の上面側に設けられている。電極パッド３３は、半導体集積回路３２に設けられた配線層（図示せず）と電気的に接続されている。電極パッド３３の平面形状は、例えば、矩形や円形等とすることができる。電極パッド３３の平面形状が円形である場合、電極パッド３３の直径は、例えば、５μｍ～１０μｍ程度とすることができる。電極パッド３３のピッチは、例えば、水平配線層９１の水平配線のピッチと同じくすることができる。
電極パッド３３としては、例えば、Ｔｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。電極パッド３３として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層あるいはＡｌ層を積層した積層体あるいはダマシン構造状の配線等を用いてもかまわない。
半導体チップ３０２～３０５において、本体３１の背面にバリア層となる絶縁層が設けられてもよい。この場合、絶縁層の材料としては、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４等を用いることができる。絶縁層の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。半導体チップ３０１～３０５において、本体３１の背面側に絶縁層（バリア層）を形成することにより、半導体チップが背面側から金属不純物により汚染されるおそれを低減できると共に、下層に半導体チップが配置される場合には、下層の半導体チップと絶縁できる。
上下に隣接する半導体チップは、例えば接着層等を介さずに直接接合されるが、必要な場合（例えば、半導体集積回路３２の表面が平坦でない場合等）には接着層等を介してもよい。最下層を除く各半導体チップには、最下層を除く各半導体チップを貫通して土台となる半導体チップ３０１の電極パッド３３の上面を露出するビアホールが形成されており、ビアホールの内壁（側壁）には絶縁層３６が設けられている。絶縁層３６の材料としては、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４等を用いることができる。絶縁層３６の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。ビアホール内には、絶縁層３６に接するように貫通電極３７が充填されている。また、本体３１にあらかじめ絶縁層を埋設し、この絶縁層が貫通電極３７の直径より大きい場合は、絶縁層３６を用いなくともよい。
絶縁層３６内に位置する貫通電極３７の平面形状は、例えば、円形あるいは多角形である。絶縁層３６内に位置する貫通電極３７の平面形状が円形である場合、その直径は、例えば、０．５μｍ～５μｍ程度とすることができる。電極パッド３３上に位置する貫通電極３７の平面形状は、例えば、円形あるいは多角形である。電極パッド３３上に位置する貫通電極３７の平面形状が円形である場合、その直径は、例えば、絶縁層３６内に位置する貫通電極３７の直径と同じか、又は、例えば、絶縁層３６内に位置する貫通電極３７の直径よりも０．５μｍ～２μｍ程度大きくすることができる。貫通電極３７のピッチは、例えば、水平配線層９１の水平配線のピッチと同じくすることができる。
貫通電極３７の材料は、例えば、銅である。貫通電極３７は、複数の金属が積層された構造であってもよい。具体的には、例えば、貫通電極３７として、Ｔｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。貫通電極３７として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層あるいはＡｌ層を積層した積層体あるいはダマシン構造状の配線等を用いてもかまわない。
このように、各々の半導体チップの電極パッド３３同士は、電極パッド３３の上面に形成され、さらにビアホール内に絶縁層３６を介して形成された貫通電極３７を介して直接電気的に接続されている。なお、電極パッド３３と、貫通電極３７の電極パッド３３の上面に形成された部分とを合わせて、単に電極パッドと称する場合がある。また、電極パッド３３は、半導体集積回路３２に含まれるトランジスタと接続されるものであり、貫通電極３７の加工上、貫通電極３７の密度が一様であった方が良い場合は、特にトランジスタおよび上下基板の導通がなくとも設置できるものとすることができる。すなわち、電気接続がなされていない孤立した電極パッド３３や貫通電極３７が存在してもよい。孤立した電極パッド３３や貫通電極３７の存在により、放熱性を向上することができる。
半導体チップ３０１～３０５において、電極パッド３３を形成するか否かは、仕様に合わせて任意に決定できる。これにより、積層した半導体チップ中の所望の半導体チップのみに貫通電極３７を接続できる。例えば、同じ信号を３層目の半導体チップを素通りして４層目の半導体チップや２層目の半導体チップに供給したり、異なる信号を各層の半導体チップに供給したりできる。
半導体チップ３０１～３０５は、同一の機能を有してもよいし、異なる機能を有してもよい。例えば、半導体チップ３０１～３０５をすべてメモリーチップとしてもよい。あるいは、半導体チップ３０１～３０４をメモリーチップとし、半導体チップ３０５をロジックチップとしてもよい。また、半導体チップ３０１～３０３をメモリーチップとし、半導体チップ３０４をロジックチップとし、半導体チップ３０５をコントローラーチップとしてもよい。
また、半導体チップ積層体３０では、５個の半導体チップを積層しているが、これには限定されず、任意の個数の半導体チップを積層することができる。
図１に戻り、半導体チップ４０は、本体４１と、半導体集積回路４２と、電極パッド４３とを有する。半導体チップ４０の本体４１、半導体集積回路４２、電極パッド４３の材料等は、例えば、半導体チップ３０１～３０５の本体３１、半導体集積回路３２、電極パッド３３と同様とすることができる。半導体チップ４０は、例えば、ロジックチップとすることができる。
［半導体装置の製造工程］
次に、第１実施形態に係る半導体装置の製造工程について説明をする。図３～図１４は、第１実施形態に係る半導体装置の製造工程を例示する図である。
まず、図３に示す工程では、薄化されていない基板６１を準備する。基板６１には、複数の製品領域Ａと、各々の製品領域Ａを分離するスクライブ領域Ｂとが画定されている。製品領域Ａは、例えば、縦横に配列されている。スクライブ領域ＢにあるＣは、ダイシングブレード等が基板６１を切断する位置（以下、「切断位置Ｃ」とする）を示している。ここでは、一例として、基板６１の材料をシリコンウェハとする。基板６１は、例えば円形であり、直径φ１は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。基板６１の厚さは、例えば０．６２５ｍｍ（φ１＝６インチの場合）、０．７２５ｍｍ（φ１＝８インチの場合）、０．７７５ｍｍ（φ１＝１２インチの場合）等である。なお、以降の図４～図１４では、図３に示す製品領域Ａの１つの断面を参照しながら説明を行う。
次に、図４に示す工程では、基板６１の一方の面の各々の製品領域Ａに、半導体チップ積層体３０及び半導体チップ４０を、各々の電極パッド形成側を基板６１側に向けて（すなわちフェイスダウン状態）で固着する。基板６１と半導体チップ積層体３０及び半導体チップ４０とは、例えば、接着層２２を介して固着できる。接着層２２の材料等については、前述のとおりである。接着層２２は、例えば、スピンコート法により基板６１の一方の面に形成できる。接着層２２は、スピンコート法の代わりに、フィルム状の接着剤を貼り付ける方法等を用いて基板６１の一方の面に形成してもかまわない。なお、半導体チップ積層体３０については、ウェハオンウェハの技術により作製可能である。
次に、図５に示す工程では、基板６１の一方の面に、各々の製品領域Ａに固着された半導体チップ積層体３０及び半導体チップ４０の少なくとも側面を被覆する樹脂層５０を形成する。なお、この工程では、後述する図６に示す工程で半導体チップ積層体３０及び半導体チップ４０を薄化した後に、半導体チップ積層体３０の側面及び半導体チップ４０の側面が樹脂層５０で完全に封止される位置まで、半導体チップ積層体３０の側面及び半導体チップ４０の側面を封止すれば十分である。ただし、半導体チップ積層体３０の側面及び背面、並びに半導体チップ４０の側面及び背面を被覆するように樹脂層５０を形成してもよい。
樹脂層５０の材料等については、前述のとおりである。樹脂層５０は、例えば、圧縮成形法により基板６１上に充填した後、所定の硬化温度上に加熱して硬化させることにより形成できる。なお、樹脂層５０は、圧縮成形法の代わりにスキージ法を用いて形成してもかまわないし、フィルム状の樹脂を貼り付ける方法を用いて形成してもかまわない。
次に、図６に示す工程では、樹脂層５０の不要部分、及び各々の製品領域Ａに固着された半導体チップ積層体３０及び半導体チップ４０の背面側をグラインダー等で研削し、各々の製品領域Ａに固着された半導体チップ積層体３０及び半導体チップ４０の背面側を薄化しながら露出させる。これにより、半導体チップ積層体３０及び半導体チップ４０は薄化されると共に、薄化後の半導体チップ積層体３０及び半導体チップ４０の側面は樹脂層５０で封止される。この際、ドライポリッシングやＣＭＰ（Chemical Mechanical Polishing）やウェットエッチング等を併用してもかまわない。図６に示す積層数の場合、薄化後の半導体チップ積層体３０及び半導体チップ４０の厚さは、例えば２０μｍ～５０μｍ程度とすることができる。なお、半導体チップ３０１～３０５のそれぞれの最小厚さ、及び半導体チップ４０の最小厚さは、４μｍとすることが可能である。
次に、図７に示す工程では、支持体となる基板１０を準備し、各々の製品領域Ａに固着された半導体チップ積層体３０及び半導体チップ４０の、各々の電極パッド形成側の反対側である背面側に、基板１０を固着する。ここでは、一例として、基板１０をシリコンウェハとする。基板１０の厚さは、例えば、薄化前の基板６１の厚さと同じとすることができる。基板１０と半導体チップ積層体３０及び半導体チップ４０とは、例えば、接着層２１を介して固着できる。接着層２１の材料等については、前述のとおりである。接着層２１は、例えば、接着層２２と同様の方法により、半導体チップ積層体３０及び半導体チップ４０の背面上、並びに樹脂層５０上に形成できる。
次に、図８に示す工程では、基板６１の他方の面側をグラインダー等で研削し、基板６１の他方の面側を薄化する。この際、ドライポリッシングやＣＭＰやウェットエッチング等を併用してもかまわない。薄化後の基板６１の厚さは、例えば、１μｍ～１０μｍ程度とすることができる。薄化後の基板６１の厚さを１μｍ～１０μｍ程度とすることで、ビアホールの加工時間が大幅に短縮され、薄化でアスペクト比が緩和され埋め込み性やカバレッジが改善される。なお、図８に示す構造体は、図７に示す構造体とは上下が反転した状態で描かれている。
次に、図９に示す工程では、基板６１の他方の面に無機絶縁層７１を形成する。無機絶縁層７１の材料や厚さについては、前述のとおりである。無機絶縁層７１は、例えば、プラズマＣＶＤ法等により形成できる。無機絶縁層７１は、例えば、ＤＨＦ（Dilute Hydrogen Fluoride）洗浄やアルゴンスパッタで基板６１の表面を露出させた後に形成することが好ましい。これにより、膜密度が大きく、かつ耐湿性及び電気的絶縁耐性に優れた無機絶縁層７１を形成できる。なお、でスピンコートができるのはウェハ形状に対してのみであるが、有機絶縁層は、膜密度が小さく、耐湿性や電気的絶縁耐性が十分でなく、微細加工性もない。また、スピンコートで塗布した有機絶縁層は、塗布後に熱処理で緻密化を行う必要がある。これに対して、無機絶縁層７１は、微細加工性がある点で有機絶縁層より優れており、また、膜密度が大きいため熱処理で緻密化を行う必要がない点でも有機絶縁層より優れている。
次に、図１０に示す工程では、ビアホール７１ｘ及び７１ｙを形成する。ビアホール７１ｘは、無機絶縁層７１及び基板６１を貫通し、半導体チップ積層体３０の半導体チップ３０５の貫通電極３７の表面が露出するように形成する。ビアホール７１ｙは、無機絶縁層７１及び基板６１を貫通し、半導体チップ４０の電極パッド４３の表面が露出するように形成する。ビアホール７１ｘ及び７１ｙは、例えばドライエッチング等により形成できる。ビアホール７１ｘ及び７１ｙは、例えば平面視円形であり、その直径は、例えば、０．５μｍ～５μｍ程度とすることができる。
次に、図１１に示す工程では、垂直配線８１ａ及び８１ｂ並びに水平配線層９１を形成する。垂直配線８１ａ及び８１ｂ並びに水平配線層９１は、例えば、ダマシン配線で一体に形成できる。この場合には、まず、無機絶縁層７１の上面に無機絶縁層７１に比べエッチング耐性が高い絶縁膜（例えば、膜厚１０ｎｍ～５０ｎｍ程度のＳｉＮ膜等）を形成し、さらに絶縁膜上に水平配線層９１と同一厚さのマスク層（例えば、ＳｉＯ２膜等）を形成する。そして、マスク層にエッチング加工を施し、垂直配線８１ａ及び８１ｂ並びに水平配線層９１の形成領域を開口する開口部を形成する。
次に、ビアホール７１ｘ及び７１ｙの内壁面を被覆する絶縁層６２を形成する。絶縁層６２は、例えば、プラズマＣＶＤ法等により、ビアホール７１ｘ及び７１ｙの内壁面、並びにビアホール７１ｘ及び７１ｙ内に露出する貫通電極３７及び電極パッド４３の上面を連続的に被覆する絶縁層を形成し、ビアホール７１ｘ及び７１ｙの内壁面を被覆する部分以外をＲＩＥ（Reactive Ion Etching）等により除去することで形成できる。
次に、例えば、マスク層の開口部から露出する部分を連続的に被覆するバリア層（例えば、Ｔａ／ＴａＮ層やＴｉ／ＴｉＮ層等）をスパッタ法等により形成し、更にバリア層上に給電層（例えば、Ｃｕ層等）をスパッタ法等により形成する。次に、給電層を経由して給電する電解めっき法により、マスク層の開口部内に露出する給電層上に電解めっき層（例えば、Ｃｕ層等）を形成する。電解めっき層は、ビアホール７１ｘ及び７１ｙ内を埋めると共にマスク層の上面から突出する。そして、マスク層の上面から突出する電解めっき層の上面側をＣＭＰ等で平坦化する。その後、マスク層を除去する。マスク層を除去する際に、マスク層の下層に形成された絶縁膜がエッチングストッパ層となる。以上により、給電層上に電解めっき層が積層された垂直配線８１ａ及び８１ｂ並びに水平配線層９１を一体で形成できる。
なお、垂直配線８１ａ及び８１ｂと水平配線層９１とを別々に形成することも可能である。この場合には、例えば、上記と同様にして絶縁層６２を形成後、上記と同様な電解めっき法により、ビアホール７１ｘ及び７１ｙ内に垂直配線８１ａ及び８１ｂを形成する。なお、垂直配線８１ａ及び８１ｂにおいて、無機絶縁層７１の上面から突出した部分は、ＣＭＰ等により平坦化する。次に、無機絶縁層７１の上面、垂直配線８１ａ及び８１ｂの上端面を連続的に被覆するバリア層（例えば、Ｔａ／ＴａＮやＴｉ／ＴｉＮ等）をスパッタ法等により形成し、更にバリア層上に金属層（例えば、Ａｌ等）をスパッタ法等により形成する。そして、金属層及びバリア層をフォトリソグラフィー法によりパターニングして水平配線層９１を形成する。
次に、図１２に示す工程では、図９～図１１の工程を必要数繰り返す。ただし、絶縁層６２は形成しない。すなわち、図９と同様の方法により、無機絶縁層７１の基板６１とは反対側の面（図１２では上面）に、水平配線層９１を被覆する無機絶縁層７２を形成する。そして、無機絶縁層７２を貫通するビアホールを形成後、垂直配線８２ａ及び８２ｂ並びに水平配線層９２を、例えば、ダマシン配線で一体に形成する。続いて、無機絶縁層７２の無機絶縁層７１とは反対側の面（図１２では上面）に、水平配線層９２を被覆する無機絶縁層７３を形成する。そして、無機絶縁層７３を貫通するビアホールを形成後、垂直配線８３ａ及び８３ｂ並びに水平配線層９３を、例えば、ダマシン配線で一体に形成する。続いて、無機絶縁層７３の無機絶縁層７２とは反対側の面（図１２では上面）に、水平配線層９３を被覆する無機絶縁層７４を形成する。そして、無機絶縁層７４を貫通するビアホールを形成後、垂直配線８４ｂ及び電極パッド９４を、例えば、ダマシン配線で一体に形成する。この工程により、半導体チップ積層体３０の貫通電極３７と、半導体チップ４０の電極パッド４３の必要な部分同士が、垂直配線８１ａ～８３ａ、垂直配線８１ｂ～８３ｂ、及び水平配線層９１～９３の水平配線を介して電気的に接続される。
なお、図１１の工程で説明したように、垂直配線８２ａ及び８２ｂと水平配線層９２とを別々に形成することも可能である。また、垂直配線８３ａ及び８３ｂと水平配線層９３とを別々に形成することも可能である。また、垂直配線８４ｂと電極パッド９４とを別々に形成することも可能である。また、これらは、ダマシン配線と適宜組み合わせることができる。例えば、垂直配線８１ａ及び８１ｂと水平配線層９１とを別々に形成し、２層目以降の配線、すなわち垂直配線８２ａ及び８２ｂと水平配線層９２、垂直配線８３ａ及び８３ｂと水平配線層９３、垂直配線８４ｂと電極パッド９４はダマシン配線としてもよい。
次に、図１２に示す工程の後、図１２に示す構造体を、切断位置Ｃにおいてダイシングブレード等により切断して個片化することにより、図１に示す半導体装置１が複数個製造される。なお、個片化の前に、基板１０の少なくとも一部を除去する工程を設けてもよい。例えば、図１３に示すように、基板１０の背面側をグラインダー等で研削し、基板１０を薄化してもよい。あるいは、図１４に示すように、基板１０及び接着層２１をグラインダー等で研削して除去し、さらに半導体チップ積層体３０、半導体チップ４０、及び樹脂層５０の背面側を研削し、半導体チップ積層体３０、半導体チップ４０、及び樹脂層５０を薄化してもよい。これらの工程を追加することで、半導体装置１の全体を薄化できる。
このように、半導体装置１では、半導体チップ積層体３０と半導体チップ４０とを電気的に接続する配線を設ける絶縁層として、有機材料を用いた絶縁層ではなく、無機絶縁層７１～７４を用いている。そして、無機絶縁層７１～７４を用いて、ウェハレベルで垂直配線及び水平配線を含む多層配線を行っている。これにより、多層配線間のリーク電流を減らして高密度化を行うことが可能となる。
半導体装置１では、ウェハレベルで多層配線を行い、従来は接続に利用されたバンプを介さないで電気的に接続することで、バンプの抵抗とバンプの寄生電気的容量を無くすことができる。例えば、従来の配線とバンプのシリーズ抵抗が１００ｍΩ程度であるのに対し、半導体装置１では７０ｍΩ程度とすることができる。すなわち、半導体装置１では、水平配線の抵抗を従来よりも３０％程度削減できる。
また、半導体装置１では、ウェハレベルで多層配線を行うことで、水平配線のライン／スペースを５μｍ／１μｍ、３μｍ／０．５μｍ、１μｍ／０．５μｍ程度とすることができる。従来は、水平配線のライン／スペースは２μｍ／２μｍ程度であったため、半導体装置１では、水平配線の集積度を最大で従来の４倍程度に高めることができ、水平配線の密度は多層化の数に比例増加し、半導体チップ積層体３０と半導体チップ４０とを接続する配線の高密度化が可能となる。
これにより、半導体装置１では、データバスのビット幅を広げられるため、広帯域化（バンド幅の拡大）が可能となる。例えば、無機絶縁層１層当たりの配線密度を４倍にして４層化を行うことで、バンド幅を１６倍に拡大できる。言い換えれば、同じバンド幅であれば、１／１６の周波数でデータ転送が可能となり、消費電力を１／１６に削減できる。
また、半導体装置１では、無機絶縁層７１～７４に形成された垂直配線と、半導体チップ積層体３０と半導体チップ４０の各々の電極パッドとを、バンプを用いずに直接電気的に接続している。これにより、配線抵抗が減少し、低消費電力で広帯域の半導体装置１を実現できる。また、バンプを用いた機械的接続をなくすことで、半導体チップ積層体３０と半導体チップ４０とを接続する配線に関して、温度ストレス等に対する高信頼性化を実現できる。
また、垂直配線の長さが従来は５０μｍ程度であったのに対し、半導体装置１では１０μｍ程度とすることが可能である。その結果、半導体装置１では、垂直配線の断面積を一定とすると、垂直配線１層当たりの抵抗を従来の１／５とすることができる。
〈第１実施形態の変形例１〉
第１実施形態の変形例１では、基板に形成された凹部に半導体チップ積層体及び半導体チップを固着する例を示す。なお、第１実施形態の変形例１において、既に説明した実施形態と同一構成部品についての説明は省略する場合がある。
図１５は、第１実施形態の変形例１に係る半導体装置を例示する断面図である。図１５を参照すると、第１実施形態の変形例１に係る半導体装置１Ａは、基板６１が基板６１Ａに置換された点が、半導体装置１（図１等参照）と相違する。
基板６１Ａの一方の面（図１５では下面）には、基板１０側に開口する凹部６１ｘが設けられている。凹部６１ｘの平面形状は、例えば、矩形である。凹部６１ｘの側壁の厚さは、例えば、２０μｍ～１００μｍ程度とすることができる。半導体チップ積層体３０及び半導体チップ４０は、各々の電極パッド形成側を凹部６１ｘの底面側に向けて、凹部６１ｘ内に固着されている。基板６１Ａにおいて、半導体チップ積層体３０及び半導体チップ４０の外周側を囲む部分（凹部６１ｘの側壁をなす部分）に、あらかじめ例えばＣｕ配線を埋設してもよい。あるいは、半導体チップ積層の後に、以上で述べた配線形成方法でＣｕ配線を形成してもよい。これらは、必要に応じて、電源供給用や、熱伝導を良くするための配線として利用できる。
図１６～図１８は、第１実施形態の変形例１に係る半導体装置の製造工程を例示する図である。
まず、図１６に示す工程では、薄化されていない基板６１Ａを準備する。基板６１Ａには、複数の製品領域Ａと、各々の製品領域Ａを分離するスクライブ領域Ｂとが画定されている。製品領域Ａは、例えば、縦横に配列されている。スクライブ領域ＢにあるＣは、ダイシングブレード等が基板６１Ａを切断する位置（以下、「切断位置Ｃ」とする）を示している。各々の製品領域Ａに１つずつ凹部６１ｘが設けられており、凹部６１ｘの側壁の部分が切断位置Ｃとなる。凹部６１ｘは、例えば、平坦な基板６１ＡにＲＩＥ（Reactive Ion Etching）等を施すことで形成できる。
ここでは、一例として、基板６１Ａの材料をシリコンウェハとする。基板６１Ａは、例えば円形であり、直径φ２は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。基板６１Ａの厚さは、例えば０．６２５ｍｍ（φ１＝６インチの場合）、０．７２５ｍｍ（φ１＝８インチの場合）、０．７７５ｍｍ（φ１＝１２インチの場合）等である。なお、以降の図１７及び図１８では、図１６に示す製品領域Ａの１つの断面を参照しながら説明を行う。
次に、図１７に示す工程では、基板６１Ａの各々の製品領域Ａに形成された凹部６１ｘに、半導体チップ積層体３０及び半導体チップ４０を、各々の電極パッド形成側を凹部６１ｘの底面側に向けて（すなわちフェイスダウン状態で）固着する。基板６１Ａと半導体チップ積層体３０及び半導体チップ４０とは、例えば、接着層２２を介して固着できる。接着層２２の材料や形成方法等については、前述のとおりである。
次に、図１８に示す工程では、基板６１Ａの各々の製品領域Ａに形成された凹部６１ｘに固着された半導体チップ積層体３０及び半導体チップ４０の少なくとも側面を被覆する樹脂層５０を形成する。なお、この工程では、第１実施形態と同様に、半導体チップ積層体３０及び半導体チップ４０を薄化した後に、半導体チップ積層体３０の側面及び半導体チップ４０の側面が樹脂層５０で完全に封止される位置まで、半導体チップ積層体３０の側面及び半導体チップ４０の側面を封止すれば十分である。ただし、半導体チップ積層体３０の側面及び背面、並びに半導体チップ４０の側面及び背面を被覆するように樹脂層５０を形成してもよい。例えば、樹脂層５０は、凹部６１ｘを充填するように形成できる。樹脂層５０の材料や形成方法等については、前述のとおりである。
以降、第１実施形態の図６～図１２と同様の工程を実行し、切断位置Ｃにおいてダイシングブレード等により切断して個片化することにより、図１５に示す半導体装置１Ａが複数個製造される。なお、第１実施形態の図１３及び図１４と同様に、個片化の前に、基板１０の少なくとも一部を除去する工程を設けてもよい。これらの工程を追加することで、半導体装置１Ａの全体を薄化できる。
このように、基板６１Ａの製品領域Ａに凹部６１ｘを設け、凹部６１ｘ内に半導体チップ積層体３０及び半導体チップ４０を固着することで、樹脂層５０の体積を第１実施形態よりも小さくできる。樹脂層５０の体積が多いと、樹脂層５０の高いストレスのために基板が変形する場合がある。凹部６１ｘを設けることで、基板６１Ａの強度を高めると共に樹脂層５０の体積を減らすことが可能となるため、基板６１Ａの変形を抑制できる。
すなわち、平面形状が矩形の凹部６１ｘを設けることで、スクライブ領域に設ける樹脂層５０が不要となる。樹脂層５０は例えば有機材料にシリカ等のフィラーを充填したものであるが、熱膨張係数が大きく、半導体装置の部分の体積や部品の接着に使う接着層の体積と比べて数桁大きい体積になる。つまり、樹脂層には温度変化で大きな応力が発生するため、樹脂層を充填後の温度がかかるプロセスでウェハが大きく反る。反りが大きいと、そもそも成膜ができない、フォトリソグラフィーやパターニングができない等の障害が起きやすくなる。スクライブ領域に設ける樹脂層５０が不要となることで、樹脂層５０全体の体積が減ることからストレスを低減可能となり、ウェハの反りを抑制できる。
以上、好ましい実施形態等について詳説したが、上述した実施形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施形態等に種々の変形及び置換を加えることができる。
例えば、上記実施形態では、基板上に、半導体チップ積層体と半導体チップとを固着し、垂直配線と水平配線を介して両者を電気的に接続する例を示した。しかし、基板上に、半導体チップ積層体と第２半導体チップ積層体とを固着し、垂直配線と水平配線を介して両者を電気的に接続してもよい。つまり、半導体チップ積層体と並置される半導体チップに代えて、第２半導体チップ積層体を、電極パッド形成側を基板側に向けて固着してもよい。
また、上記実施形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いてもかまわない。
また、半導体基板の材料はシリコンに限定されず、例えばゲルマニウムやサファイア等を用いてもかまわない。
１、１Ａ 半導体装置
１０、６１、６１Ａ 基板
２１、２２ 接着層
３０ 半導体チップ積層体
３０１、３０２、３０３、３０４、３０５、４０ 半導体チップ
３１、４１ 本体
３２、４２ 半導体集積回路
３３、４３、９４ 電極パッド
３６、４４、６２ 絶縁層
３７ 貫通電極
５０ 樹脂層
６１ｘ 凹部
７１、７２、７３、７４ 無機絶縁層
７１ｘ、７１ｙ、７４ｘ ビアホール
８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂ、８４ｂ 垂直配線
９１、９２、９３ 水平配線層

Claims (13)

  1. 複数の製品領域が画定された第１基板を準備し、前記第１基板の一方の面の各々の前記製品領域に、半導体チップ積層体及び半導体チップを、各々の電極パッド形成側を前記第１基板側に向けて固着する工程と、
    前記第１基板の前記一方の面の反対側である他方の面側を薄化する工程と、
    前記第１基板の他方の面に第１無機絶縁層を形成する工程と、
    前記第１無機絶縁層及び前記第１基板を貫通し、前記半導体チップ積層体の電極パッドと直接電気的に接続する第１垂直配線を形成すると共に、前記第１無機絶縁層及び前記第１基板を貫通し、前記半導体チップの電極パッドと直接電気的に接続する第２垂直配線を形成する工程と、
    前記第１無機絶縁層の前記第１基板とは反対側の面に、前記第１垂直配線の一部と前記第２垂直配線の一部とを直接電気的に接続する第１水平配線を形成する工程と、を有する、半導体装置の製造方法。
  2. 前記第１無機絶縁層の前記第１基板とは反対側の面に、前記第１水平配線を被覆する第２無機絶縁層を形成する工程と、
    前記第２無機絶縁層を貫通し、前記第１垂直配線の一部と直接電気的に接続する第３垂直配線を形成すると共に、前記第２無機絶縁層を貫通し、前記第２垂直配線の一部と直接電気的に接続する第４垂直配線を形成する工程と、
    前記第２無機絶縁層の前記第１無機絶縁層とは反対側の面に、前記第３垂直配線の一部と前記第４垂直配線の一部とを直接電気的に接続する第２水平配線を形成する工程と、を有する、請求項１に記載の半導体装置の製造方法。
  3. 前記第１基板の一方の面に、各々の前記製品領域に固着された前記半導体チップ積層体及び前記半導体チップの少なくとも側面を被覆する樹脂層を形成する工程を有する、請求項１又は２に記載の半導体装置の製造方法。
  4. 各々の前記製品領域に固着された前記半導体チップ積層体及び前記半導体チップの背面側を薄化する工程を有する、請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
  5. 前記第１基板の各々の前記製品領域に凹部が形成され、
    前記各々の電極パッド形成側を前記第１基板側に向けて固着する工程では、
    各々の前記凹部に、前記半導体チップ積層体及び前記半導体チップを、各々の電極パッド形成側を前記凹部の底面側に向けて固着する、請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
  6. 前記第１基板の他方の面側を薄化する工程よりも前に、
    各々の前記製品領域に固着された前記半導体チップ積層体及び前記半導体チップの、各々の前記電極パッド形成側の反対側である背面側に、第２基板を固着する工程を有する、請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
  7. 前記第１水平配線を形成する工程よりも後に、
    前記第２基板の少なくとも一部を除去する工程を有する、請求項６に記載の半導体装置の製造方法。
  8. 前記半導体チップ積層体及び前記半導体チップを前記第１基板の一方の面に固着する工程において、前記半導体チップに代えて、第２半導体チップ積層体を、電極パッド形成側を前記第１基板側に向けて固着する、請求項１乃至７の何れか一項に記載の半導体装置の製造方法。
  9. 第１基板と、
    各々の電極パッド形成側を前記第１基板側に向けて、前記第１基板の一方の面に固着された、半導体チップ積層体及び半導体チップと、
    前記第１基板の一方の面の反対側である他方の面に設けられた第１無機絶縁層と、
    前記第１無機絶縁層及び前記第１基板を貫通し、前記半導体チップ積層体の電極パッドと直接電気的に接続する第１垂直配線と、
    前記第１無機絶縁層及び前記第１基板を貫通し、前記半導体チップの電極パッドと直接電気的に接続する第２垂直配線と、
    前記第１無機絶縁層の前記第１基板とは反対側の面に設けられ、前記第１垂直配線の一部と前記第２垂直配線の一部とを直接電気的に接続する第１水平配線と、を有する、半導体装置。
  10. 前記第１無機絶縁層の前記第１基板とは反対側の面に設けられ、前記第１水平配線を被覆する第２無機絶縁層と、
    前記第２無機絶縁層を貫通し、前記第１水平配線と未接続の前記第１垂直配線の一部と直接電気的に接続する第３垂直配線と、
    前記第２無機絶縁層を貫通し、前記第１水平配線と未接続の前記第２垂直配線の一部と直接電気的に接続する第４垂直配線と、
    前記第２無機絶縁層の前記第１無機絶縁層とは反対側の面に設けられ、前記第３垂直配線の一部と前記第４垂直配線の一部とを直接電気的に接続する第２水平配線と、を有する、請求項９に記載の半導体装置。
  11. 前記第１基板の一方の面に設けられ、前記半導体チップ積層体及び前記半導体チップの側面を被覆する樹脂層を有する、請求項９又は１０に記載の半導体装置。
  12. 前記第１基板の一方の面には凹部が設けられ、
    前記半導体チップ積層体及び前記半導体チップは、各々の電極パッド形成側を前記凹部の底面側に向けて、前記凹部内に固着されている、請求項９乃至１１の何れか一項に記載の半導体装置。
  13. 前記半導体チップに代えて、第２半導体チップ積層体が、電極パッド形成側を前記第１基板側に向けて固着されている、請求項９乃至１２の何れか一項に記載の半導体装置。
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