JP6473897B2 - 半導体デバイスの製造方法 - Google Patents

Description

本発明は、半導体デバイスの製造方法に関する。

従来、チップが積層された標準的な３次元の半導体デバイスでは、ウエハとウエハ、あるいはウエハとチップとを接合する際に、Ｃｕ／Ｓｎバンプと接着性のアンダーフィル（液状硬化性樹脂）とが使用されている。しかし、この３次元チップ積層技術は、チップ厚が小さくなると、チップのＳｉとバンプと接着層との間のＣＴＥ（熱膨張係数）の不整合により局所的な応力が誘発され、信頼性が低下してしまうという問題があった。

また、近年の３次元半導体デバイスでは、ダイ当たり数千万以上の接続密度が要求されており、この要求に対応するためには、バンプの大きさを直径約１〜２μｍまで縮小させる必要がある。しかし、現在の電気メッキによるＣｕ／Ｓｎバンプでは、５μｍ以下のサイズにすることは困難であるという問題があった。

そこで、このようなＣｕ／Ｓｎバンプの問題を解決する技術として、ウエハとウエハ、あるいはウエハとチップとを接合する際のそれぞれの接合面を、ＣＭＰ（化学的機械研磨）により鏡面化して接合する、いわゆるハイブリッドボンディング（Hybrid Bonding）と呼ばれる接合方法が開発されている（例えば、非特許文献１参照）。

R. Taibi, et al., "Full characterization of Cu/Cu direct bonding for 3D integration", Electronic Components and Technology Conference (ECTC), 2010 Proceedings 60th, 2010, p.219-225

特許第５６９３６３７号公報

非特許文献１に記載の接合方法では、ウエハやチップの接合面には、電気的な接続を行うＣｕや絶縁体のＳｉが露出しているが、ＣＭＰを行う際、その接合面にディッシング等の凹凸が形成されないよう、接合面の平坦性を精密に制御する必要があり、製造コストが嵩んでしまうという課題があった。また、接合部での電気的な接続を確保するために、接合時に接合面間に粒子等が入り込まないよう厳密に制御する必要があり、やはり製造コストが嵩むという課題があった。これらの制御に係る製造コストを下げると、接合部で電気的な接続が確保できない部分が増えるため、歩留まりが急激に低下してしまうという課題があった。

本発明は、このような課題に着目してなされたもので、製造コストを抑制可能、かつ歩留まりが高い半導体デバイスの製造方法を提供することを目的とする。

上記目的を達成するために、本発明者等は、半導体素子等の電子部品の検査用コネクタ等として使用するために開発された、１０００万個／ｍｍ^２以上の密度でマイクロポア貫通孔を有するフィルム状の基材と、そのマイクロポア貫通孔を充填する金属とを有する異方性導電性部材から成る微細構造体（例えば、特許文献１参照）に着目し、本発明に至った。

すなわち、本発明に係る半導体デバイスは、互いに間隔をあけて配置された第１基体および第２基体と、上記第１基体の上記第２基体に対向する面に設けられた第１電極と、上記第１電極に対向するよう、上記第２基体の上記第１基体に対向する面に設けられた第２電極と、直径がナノサイズの柱状の導体から成り、上記第１電極と上記第２電極との間に互いに間隔を開けて配置され、上記第１電極と上記第２電極とを電気的に接続するよう、両端部がそれぞれ上記第１電極および上記第２電極に接合された複数の接続柱とを、有することを特徴とする。

本発明に係る半導体デバイスは、柱状の導体から成る複数の接続柱の両端部を、それぞれ第１電極および第２電極に接合することにより、第１電極と第２電極とを電気的に接続することができる。このように、第１基体と第２基体とを面同士で接合しないため、第１基体および第２基体の互いの対向面の平坦性を、面同士で接合する場合ほど精密に制御する必要がない。また、第１基体および第２基体の互いの対向面の間に粒子等が入り込んだとしても、その粒子等から外れた位置の接続柱により、第１電極と第２電極との電気的な接続が確保されるため、面同士で接合する場合ほど粒子等の侵入を厳密に制御する必要もない。このように、本発明に係る半導体デバイスは、制御に係る製造コストを抑制することができる。また、面同士で接合する場合と比較して、電気的な接続を容易に確保することができ、歩留まりを高めることができる。

本発明に係る半導体デバイスは、第１電極と第２電極とが複数の接続柱で接合されるため、第１電極に対して第２電極の位置が相対的に多少ずれても、電気的な接続を確保することができる。本発明に係る半導体デバイスで、第１基体および第２基体は、それぞれウエハやチップ等から成っており、例えば、第１電極および第２電極として銅製の貫通電極を有するウエハまたはチップから成っている。各接続柱は、第１電極および第２電極に多数が接合されるよう、それぞれ第１基体および第２基体の表面に露出した第１電極および第２電極の表面積よりも充分に小さい断面積を有し、小さい間隔で配置されていることが好ましい。各接続柱は、直径が２００ｎｍ以下であることが好ましく、直径が１００ｎｍ以下であることがさらに好ましい。

本発明に係る半導体デバイスで、各接続柱は、上記第１電極および上記第２電極と同じ素材から成り、両端部が再結晶化して、それぞれ上記第１電極および上記第２電極と接合していてもよい。また、各接続柱は、上記第１電極および上記第２電極と異なる素材から成り、両端部がそれぞれ上記第１電極および上記第２電極の素材と合金化して、それぞれ上記第１電極および上記第２電極と接合していてもよい。異なる素材からなる場合、例えば、各接続柱は銅から成り、第１電極および第２電極は、アルミニウム電極、または、ニッケル／すず薄膜から成る薄い金属キャップ層を有する銅電極、から成っている。これらの場合、第１電極および第２電極と各接続柱とを一体化することができ、より確実に電気的に接続することができる。各接続柱の両端部を、それぞれ第１電極および第２電極に接触させた後、所定の温度で加熱すること、および／または所定の圧力をかけることにより、各接続柱の両端部を効率良く再結晶化または合金化することができる。各接続柱の直径がナノサイズであるため、それより太いものを使用する場合と比べて、より低い温度および／または圧力で、再結晶化または合金化することができる。

本発明に係る半導体デバイスは、少なくとも各接続柱の側面を覆うよう設けられた絶縁部材を有することが好ましい。この場合、絶縁部材により各接続柱を絶縁することができ、第１電極が第２電極以外の電極等と電気的に接続したり、第２電極が第１電極以外の電極等と電気的に接続したりするのを防ぐことができる。また、各接続柱の両端部をそれぞれ第１電極および第２電極に接合する際、絶縁部材により各接続柱を支持することができるため、容易に接合することができる。

本発明に係る半導体デバイスは、互いに間隔をあけて配置された第１基体および第２基体と、上記第１基体の上記第２基体に対向する面に設けられた第１電極と、上記第１電極に対向するよう、上記第２基体の上記第１基体に対向する面に設けられた第２電極と、絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう上記基材が配置され、各接続柱の両端部がそれぞれ上記基材の両面から突出するよう設けられた導体フィルムとを有し、上記導体フィルムは、上記第１基体と上記第２基体の間に配置され、上記第１電極と上記第２電極とを電気的に接続するよう、各接続柱のうち上記第１電極と上記第２電極との間に位置する接続柱の両端部がそれぞれ上記第１電極および上記第２電極に接合されていてもよい。

この導体フィルムを有する場合、第１基体と第２基体との間に導体フィルムを挟むことにより、容易に製造することができる。各接続柱は、導体フィルムの基材の表面に対して垂直に設けられていることが好ましい。導体フィルムは、例えば、特許文献１に記載の微細構造体から成っている。基材は、絶縁体であればよく、例えば、アルミナや有機物などから成っている。

また、導体フィルムを有する場合、本発明に係る半導体デバイスは、第１充填層を有し、上記第１電極は、上記第１基体の上記第２基体に対向する面から突出して設けられ、上記第１充填層は、上記第１基体の上記第２基体に対向する面のうち上記第１電極以外の部分と、上記導体フィルムとの間を充たすよう設けられていてもよい。この場合、第１基体と導体フィルムとの間の隙間を、第１充填層で塞ぐことができる。また、第２充填層を有し、上記第２電極は、上記第２基体の上記第１基体に対向する面から突出して設けられ、上記第２充填層は、上記第２基体の上記第１基体に対向する面のうち上記第２電極以外の部分と、上記導体フィルムとの間を充たすよう設けられていてもよい。この場合、第２基体と導体フィルムとの間の隙間を、第２充填層で塞ぐことができる。第１充填層および第２充填層は、絶縁体から成ることが好ましい。

また、導体フィルムを有する場合、第１基体の第１電極以外の部分が、各接続柱の端部により刺入可能な素材から成るとき、第１電極の表面と、第１基体の第２基体に対向する面のうち第１電極以外の部分の表面とが平坦をなしていることが好ましい。この場合、第１電極以外の部分で、各接続柱の端部を第１基体に刺入させた状態で、導体フィルムを配置することができる。また、第１基体の第１電極以外の部分が、各接続柱の端部により刺入できない素材から成るとき、第１電極が、第１基体の第２基体に対向する面から突出して設けられていることが好ましい。この場合、第１電極以外の部分で、各接続柱の端部を第１基体から離した状態で、導体フィルムを配置することができる。第１基体と導体フィルムとの間の隙間を、第１充填層で塞いでもよい。

また、導体フィルムを有する場合、第２基体の第２電極以外の部分が、各接続柱の端部により刺入可能な素材から成るとき、第２電極の表面と、第２基体の第１基体に対向する面のうち第２電極以外の部分の表面とが平坦をなしていることが好ましい。この場合、第２電極以外の部分で、各接続柱の端部を第２基体に刺入させた状態で、導体フィルムを配置することができる。また、第２基体の第２電極以外の部分が、各接続柱の端部により刺入できない素材から成るとき、第２電極が、第２基体の第１基体に対向する面から突出して設けられていることが好ましい。この場合、第２電極以外の部分で、各接続柱の端部を第２基体から離した状態で、導体フィルムを配置することができる。第２基体と導体フィルムとの間の隙間を、第２充填層で塞いでもよい。

また、導体フィルムを有する場合、上記導体フィルムは、各接続柱のうち上記第１電極と上記第２電極とを電気的に接続していない接続柱のうちの１つ以上が、上記基材から除去されて形成された空洞を有していてもよい。この場合、第１電極と第２電極とを電気的に接続していない接続柱は、必ずしも必要ではないため、あらかじめ導体フィルムから除去されていても、導体フィルムを第１基体または第２基体の表面に配置後、除去されてもよい。空洞を設けることにより、導体フィルムの絶縁性を高めたり、静電容量を下げたりすることができる。なお、第１電極と第２電極とを電気的に接続していない接続柱を残しておくと、放熱特性が良くなるという効果が得られるため、この効果と空洞にしたときの効果とを考慮して、接続柱を取り除くかどうか決定することができる。接続柱の除去後に形成された空洞は、そのままであっても、絶縁体などの他の物質で充填されてもよい。

本発明に係る半導体デバイスで、上記第１電極は複数から成り、直径が０．５〜５μｍ、ピッチが１〜８μｍであり、上記第２電極は複数から成り、直径が０．５〜５μｍ、ピッチが１〜８μｍであることが好ましい。この場合、ダイ当たり１００万〜数千万以上の接続密度を実現することができ、微細化を促進することができる。

本発明に係る半導体デバイスは、１つの上記第１基体と１つの上記第２基体との間で、互いに電気的に接続された上記第１電極と上記第２電極の組が、１００万乃至５００万個であることが好ましい。この場合、ダイあたりの接続密度が高く、微細化を促進することができる。また、上記第１電極と上記第２電極との接続率が９０％以上であることが好ましい。この場合、信頼性を高めることができる。

また、本発明に係る半導体デバイスは、互いに間隔をあけて配置された複数の基体と、各基体の互いに対向する面に、互いに対向するよう設けられた複数対の電極と、絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう上記基材が配置され、各接続柱の両端部がそれぞれ上記基材の両面から突出するよう設けられた導体フィルムとを有し、上記導体フィルムは、各基体の間に配置され、互いに対向する各電極同士を電気的に接続するよう、各接続柱のうち互いに対向する各電極の間に位置する接続柱の両端部がそれぞれ対応する電極に接合されていてもよい。この場合、基体が２つだけでなく、３つ以上のときでも、互いに対向する各電極同士を、複数の接続柱で電気的に接続することができる。

導体フィルムを有する場合、導体フィルムは、電気抵抗や静電容量等を考慮すると薄い方がよいため、上記基材の厚みが１００μｍ以下であることが好ましく、さらに７０μｍ乃至２０μｍであることが好ましい。また、導体フィルムを第１基体または第２基体の表面に配置後、導体フィルムの表面を削ることにより、１０μｍ以下、さらに２〜３μｍ以下になっていてもよい。

本発明に係る半導体デバイスの製造方法は、絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう上記基材が配置され、各接続柱の両端部がそれぞれ上記基材の両面から突出するよう設けられた導体フィルムで、表面に第１電極を有する第１基体の上記表面を覆い、表面に第２電極を有する第２基体を、上記第２電極が上記第１電極に対向するよう、上記導体フィルムの上に載せ、上記第１電極と上記第２電極とが電気的に接続されるよう、各接続柱のうち上記第１電極と上記第２電極との間に位置する接続柱の両端部をそれぞれ上記第１電極および上記第２電極に接合させることを特徴とする。

本発明に係る半導体デバイスの製造方法は、導体フィルムを有する本発明に係る半導体デバイスを好適に製造することができる。本発明に係る半導体デバイスの製造方法は、第１基体と第２基体とを面同士で接合しないため、第１基体および第２基体の互いの対向面の平坦性を、面同士で接合する場合ほど精密に制御する必要がない。また、第１基体および第２基体の互いの対向面の間に粒子等が入り込んだとしても、その粒子等から外れた位置の接続柱により、第１電極と第２電極との電気的な接続が確保されるため、面同士で接合する場合ほど粒子等の侵入を厳密に制御する必要もない。このように、本発明に係る半導体デバイスの製造方法は、制御に係る製造コストを抑制することができる。また、面同士で接合する場合と比較して、電気的な接続を容易に確保することができ、歩留まりを高めることができる。

本発明に係る半導体デバイスの製造方法は、第１電極と第２電極とを複数の接続柱で接合するため、第１電極に対して第２電極の位置が相対的に多少ずれても、電気的な接続を確保することができる。

本発明に係る半導体デバイスの製造方法は、上記第１電極を、上記第１基体の上記表面のうち上記第１電極以外の部分から突出するよう設け、上記第１基体の上記表面のうち上記第１電極以外の部分に、上記第１電極の突出高さと同じ厚みを有する第１充填層を設けた後、上記導体フィルムで、上記第１電極と上記第１充填層とを覆ってもよい。また、上記第２電極を、上記第２基体の上記表面のうち上記第２電極以外の部分から突出するよう設け、上記第２基体の上記表面のうち上記第２電極以外の部分に、上記第２電極の突出高さと同じ厚みを有する第２充填層を設けた後、上記導体フィルムで上記第２電極と上記第２充填層とを覆うよう、上記第２充填層が設けられた上記第２基体を上記導体フィルムの上に載せてもよい。これらの場合、第１充填層により、第１基体と導体フィルムとの間に、第２充填層により、第２基体と導体フィルムとの間に隙間ができるのを防ぐことができる。

本発明に係る半導体デバイスの製造方法は、所定の温度で加熱すること、および／または所定の圧力をかけることにより、各接続柱の両端部をそれぞれ上記第１電極および上記第２電極に接合させることが好ましい。この場合、各接続柱が第１電極および第２電極と同じ素材から成るときには、各接続柱の両端部を再結晶化することができ、各接続柱が第１電極および第２電極と異なる素材から成るときには、各接続柱の両端部をそれぞれ第１電極および第２電極の素材と合金化することができる。これにより、第１電極および第２電極と各接続柱とを一体化することができ、より確実に電気的に接続することができる。また、各接続柱の直径がナノサイズであるため、それより太いものを使用する場合と比べて、より低い温度および／または圧力で、再結晶化または合金化することができる。

本発明に係る半導体デバイスの製造方法は、上記導体フィルムで上記第１基体の上記表面を覆った後、各接続柱のうち上記第１電極に接合しない位置の接続柱のうちの１つ以上を、上記基材から除去してもよい。この場合、第１電極に接合しない位置の接続柱は、必ずしも必要ではないため、除去されてもよく、これにより導体フィルムの絶縁性を高めたり、静電容量を下げたりすることができる。除去後に形成された空洞を、絶縁体などの他の物質で充填してもよい。

本発明に係る半導体デバイスの製造方法は、上記導体フィルムで上記第１基体の上記表面を覆った後、上記第１基体とは反対側の上記導体フィルムの表面を削って上記導体フィルムを薄くしてもよい。この場合、各接続柱による電気抵抗や静電容量を下げることができる。

本発明によれば、製造コストを抑制可能、かつ歩留まりが高い半導体デバイスの製造方法を提供することができる。

本発明の実施の形態の半導体デバイスを示す断面図である。 本発明の実施の形態の半導体デバイスの、導体フィルムの基材とＩＭＤ層との間に空間ができる場合の（ａ）導体フィルムと第１基体との結合状態を示す断面図、（ｂ）導体フィルムと第１基体との結合部付近の拡大断面を示す走査型電子顕微鏡（ＳＥＭ）写真である（（ａ）とは上下が反転している）。 本発明の実施の形態の半導体デバイスの、導体フィルムの基材とＩＭＤ層との間に充填層を設けた場合の、導体フィルムと第１基体との結合状態を示す断面図である。 本発明の実施の形態の半導体デバイスの製造方法を示す断面図である。 本発明の実施の形態の半導体デバイスの、導体フィルム中に空洞を有する変形例を示す断面図である。 本発明の実施の形態の半導体デバイスの（ａ）導体フィルムを薄く削った変形例、（ｂ）さらに導体フィルム中に空洞を有する変形例を示す断面図である。 本発明の実施の形態の半導体デバイスの（ａ）ウエハ上にチップを２つ積層した３層の変形例、（ｂ）ウエハを３つ積層した３層の変形例を示す断面図である。 本発明の実施の形態の半導体デバイスの、２層構造と３層構造とを組合せたときの（ａ）Ｓｉ貫通電極を用いた変形例、（ｂ）再分配線を用いた変形例を示す断面図である。 本発明の実施の形態の半導体デバイスの（ａ）断面（ｂ）ＴＥＧモジュールと導体フィルムとの結合部の拡大断面、（ｃ）導体フィルムとインターポーザウエハとの結合部の拡大断面を示す走査型電子顕微鏡（ＳＥＭ）写真である。 本発明の実施の形態の半導体デバイスの（ａ）ＴＥＧモジュールと導体フィルムとの結合部の断面、（ｂ）その結合部の拡大断面を示す透過型電子顕微鏡（ＴＥＭ）写真である。

以下、図面に基づいて、本発明の実施の形態について説明する。
図１乃至図１０は、本発明の実施の形態の半導体デバイスおよび半導体デバイスの製造方法を示している。
図１に示すように、半導体デバイス１０は、第１基体１１と第２基体１２と導体フィルム１３とを有している。

第１基体１１および第２基体１２は、ウエハまたはチップから成り、それぞれＳｉから成る基部２１ａ，２２ａと、基部２１ａ，２２ａの表面に設けられた、ＳｉＯ_２等の絶縁体から成るＩＭＤ（Inter-Metal Dielectric；金属間絶縁）層２１ｂ，２２ｂと、銅（Ｃｕ）製で複数の第１電極２１ｃおよび第２電極２２ｃとを有している。各第１電極２１ｃは、第１基体１１のＩＭＤ層２１ｂの内部から表面に露出するよう設けられている。各第１電極２１ｃは、ＩＭＤ層２１ｂの内部で銅線（Cu Wire）２１ｄにより互いに接続されている。各第２電極２２ｃは、第２基体１２のＩＭＤ層２２ｂの内部から表面に露出するよう設けられている。各第２電極２２ｃは、ＩＭＤ層２２ｂの内部で銅線（Cu Wire）２２ｄにより互いに接続されている。第１基体１１および第２基体１２は、表面に露出した第１電極２１ｃと第２電極２２ｃとが対向するよう、互いに間隔をあけて配置されている。

なお、第１基体１１および第２基体１２は、基部２１ａ，２２ａの上にＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor - Field-Effect Transistor）等の素子を配置し、その上にＩＬＤ（Inter Level Dielectric；層間絶縁膜）および１層〜多層の金属薄膜（1st-level 〜 Multi-level metallization）を形成して、それぞれＩＭＤ層２１ｂ，２２ｂおよび第１電極２１ｃ、第２電極２２ｃを構成していてもよい。金属薄膜は、ＭＯＳ−ＦＥＴ等の素子の電極に、電気的に接続している。

導体フィルム１３は、絶縁体から成るシート状の基材２３と、直径がナノサイズの柱状の導体から成る複数の接続柱２４とを有している。基材２３は、陽極酸化皮膜が形成されたアルミニウム（ＡＡＯ；Anodic Aluminum Oxide）から成り、各接続柱２４は銅（Ｃｕ）から成っている。導体フィルム１３は、基材２３の厚みを貫通して、互いに間隔を開けて平行に各接続柱２４が設けられており、各接続柱２４の間を充たすよう基材２３が配置されている。導体フィルム１３は、基材２３の表面に対して各接続柱２４が垂直を成し、各接続柱２４の両端部がそれぞれ基材２３の両面から突出するよう設けられている。

なお、図１に示す具体的な一例では、各第１電極２１ｃおよび各第２電極２２ｃは、露出面の直径が１μｍ以下、ピッチが２μｍ以下である。また、基材２３は、厚みが２０μｍ以下である。各接続柱２４は、第１電極２１ｃおよび第２電極２２ｃに多数が接合されるよう、直径が６０ｎｍ、ピッチが１００ｎｍである。また、各接続柱２４は、基材２３の表面からの両端部の突出量が、最大約１μｍである。

導体フィルム１３は、第１基体１１と第２基体１２の間に配置され、第１電極２１ｃと第２電極２２ｃとを電気的に接続するよう、各接続柱２４のうち第１電極２１ｃと第２電極２２ｃとの間に位置する接続柱２４の両端部が、それぞれ第１電極２１ｃおよび第２電極２２ｃに接合されている。図１に示す具体的な一例では、銅製の各接続柱２４の両端部を、それぞれ銅製の第１電極２１ｃおよび第２電極２２ｃに接触させた後、３００℃前後に加熱することにより、各接続柱２４の両端部が再結晶化して、それぞれ第１電極２１ｃおよび第２電極２２ｃと接合している。なお、各接続柱２４と第１電極２１ｃおよび第２電極２２ｃとが異なる素材から成る場合には、各接続柱２４の両端部がそれぞれ第１電極２１ｃおよび第２電極２２ｃの素材と合金化して、それぞれ第１電極２１ｃおよび第２電極２２ｃと接合する。

例えば、各接続柱２４が銅から成り、第１電極２１ｃおよび第２電極２２ｃがアルミニウムから成る場合には、ＡｌＣｕ合金になって接合する。また、各接続柱２４が銅から成り、第１電極２１ｃおよび第２電極２２ｃがニッケル／すず薄膜から成る薄い金属キャップ層を有する銅電極である場合には、ＣｕＳｎ合金になって接合する。また、各接続柱２４が銅から成り、第１電極２１ｃおよび第２電極２２ｃがニッケル／すず薄膜から成る薄い金属キャップ層を有するアルミニウム電極である場合にも、ＣｕＳｎ合金になって接合する。このように、第１電極２１ｃおよび第２電極２２ｃが、各接続柱２４とは異なる素材から成る薄い金属キャップ層を有する電極である場合には、各接続柱２４の素材と金属キャップ層の素材との合金になって接合する。

なお、半導体デバイス１０は、ＩＭＤ層２１ｂおよびＩＭＤ層２２ｂが、各接続柱２４の端部により刺入可能な素材から成っているとき、第１電極２１ｃの表面とＩＭＤ層２１ｂの表面、および、第２電極２２ｃの表面とＩＭＤ層２２ｂの表面とが平坦をなしていることが好ましい。この場合、各接続柱２４の両端部を、それぞれＩＭＤ層２１ｂおよびＩＭＤ層２２ｂに刺入させた状態で、導体フィルム１３を配置することができる。これにより、導体フィルム１３と第１基体１１および第２基体１２との結合強度を高めることができる。

また、ＩＭＤ層２１ｂおよびＩＭＤ層２２ｂが各接続柱２４の端部により刺入できない素材から成っているとき、図２（ａ）および（ｂ）に示すように、第１電極２１ｃが第１基体１１のＩＭＤ層２１ｂの表面から突出し、第２電極２２ｃが第２基体１２のＩＭＤ層２２ｂの表面から突出して設けられていることが好ましい。この場合、各接続柱２４の両端部２４ａを、それぞれＩＭＤ層２１ｂおよびＩＭＤ層２２ｂから離した状態で、導体フィルム１３を配置することができる。しかし、この場合、導体フィルム１３の基材２３と各ＩＭＤ層２１ｂ，２２ｂとの間に空間ができるため、導体フィルム１３と第１基体１１および第２基体１２との結合強度が弱くなってしまう。

そこで、その結合強度を高めるために、図３に示すように、導体フィルム１３の基材２３と各ＩＭＤ層２１ｂ，２２ｂの表面との間を充たすよう充填層２５を設け、各ＩＭＤ層２１ｂ，２２ｂに対向する各接続柱２４の端部２４ａが充填層２５に挿入されていることが好ましい。充填層２５は、絶縁体から成ることが好ましい。また、充填層２５は、導体フィルム１３をそれぞれ第１基体１１および第２基体１２の表面に取り付ける前にあらかじめ設けられていてもよく、導体フィルム１３をそれぞれ第１基体１１および第２基体１２の表面に取り付け後、空間を充填するよう設けられてもよい。充填層２５は、あらかじめ設けておく場合には、各接続柱２４を刺入可能な硬さを有する素材から成ることが好ましい。なお、図２および図３には、導体フィルム１３と第１基体１１との結合状態を示している。

次に、作用について説明する。
半導体デバイス１０は、柱状の導体から成る複数の接続柱２４の両端部２４ａを、それぞれ第１電極２１ｃおよび第２電極２２ｃに接合することにより、第１電極２１ｃと第２電極２２ｃとを電気的に接続することができる。半導体デバイス１０は、第１基体１１と第２基体１２とを面同士で接合しないため、第１基体１１および第２基体１２の互いの対向面の平坦性を、面同士で接合する場合ほど精密に制御する必要がない。また、第１基体１１および第２基体１２の互いの対向面の間に粒子等が入り込んだとしても、その粒子等から外れた位置の接続柱２４により、第１電極２１ｃと第２電極２２ｃとの電気的な接続が確保されるため、面同士で接合する場合ほど粒子等の侵入を厳密に制御する必要もない。このように、半導体デバイス１０は、制御に関するコストを抑制することができる。また、面同士で接合する場合と比較して、電気的な接続を容易に確保することができ、歩留まりを高めることができる。

半導体デバイス１０は、第１電極２１ｃと第２電極２２ｃとが複数の接続柱２４で接合されるため、第１電極２１ｃに対して第２電極２２ｃの位置が相対的に多少ずれても、電気的な接続を確保することができる。また、半導体デバイス１０は、第１電極２１ｃおよび第２電極２２ｃと各接続柱２４とを、再結晶化または合金化により一体化することができるため、より確実に電気的に接続することができる。各接続柱の直径がナノサイズであるため、それより太いものを使用する場合と比べて、より低い温度や圧力で、再結晶化または合金化することができる。

また、半導体デバイス１０は、第１電極２１ｃおよび第２電極２２ｃの表面に残留物や薄い酸化物層が残っている場合であっても、導体フィルム１３の各接続柱２４の両端部２４ａを、比較的低い接合圧力で第１電極２１ｃおよび第２電極２２ｃに接触させて、接合することができる。このため、電気的な接続を容易に確保することができる。

半導体デバイス１０は、各接続柱２４の側面を、絶縁体のＡＡＯから成る基材２３で覆っているため、各接続柱２４を横方向で絶縁することができる。このため、第１電極２１ｃが第２電極２２ｃ以外の電極等と電気的に接続したり、第２電極２２ｃが第１電極２１ｃ以外の電極等と電気的に接続したりするのを防ぐことができる。また、各接続柱２４が基材２３により支持されているため、各接続柱２４の両端部２４ａをそれぞれ第１電極２１ｃおよび第２電極２２ｃに容易に接合することができる。また、導体フィルム１３は、基材２３がＡＡＯから成るため、従来の有機膜や接着剤に比べて、熱伝導性に優れるとともに、機械的ストレスを小さくすることができる。

半導体デバイス１０は、本発明の実施の形態の半導体デバイスの製造方法により製造することができる。本発明の実施の形態の半導体デバイスの製造方法では、まず、図４（ａ）に示すように、銅電極（例えば、第１電極２１ｃ）とＩＭＤ層（例えば、ＩＭＤ層２１ｂ）とを有するウエハ（例えば、第１基体１１）の表面を、ＣＭＰ（化学的機械研磨）および後洗浄により、平坦化する。次に、図４（ｂ）に示すように、銅電極をＩＭＤ層の表面からわずかに突出させる場合には、ダメージフリープラズマエッチバック（damage-free plasma etch-back）により、ＩＭＤ層を少し窪ませる。その深さは、例えば約３００ｎｍである。

次に、キャップ層２６を形成する場合には、図４（ｄ）に示すように、無電解めっき法（electro-less plating）により、銅電極の表面上に、例えばニッケル／すず（１００ｎｍ／２００ｎｍ）薄膜から成る薄いキャップ層２６を形成する。なお、すず（Ｓｎ）は、ＣＭＰプロセスによって導入された銅電極の高さや表面凹凸のばらつきを補償するために、バッファ層として使用され、ニッケル（Ｎｉ）は、Ｃｕ層とＳｎ層との間のバリア層として使用される。

次に、図４（ｅ）および図４（ｆ）に示すように、図４（ｃ）の銅電極が露出したウエハの表面または、図４（ｄ）の銅電極の表面にキャップ層２６を有するウエハの表面を、導体フィルム１３で覆い、その上に、チップまたは他のウエハを載せる。このとき、導体フィルム１３の下のウエハの銅電極と、導体フィルム１３の上に載せるチップまたはウエハ（例えば、第２基体１２）の銅電極（例えば、第２電極２２ｃ）とが互いに対向するよう配置する。その後、３００℃前後に加熱して、各接続柱２４の両端部２４ａを再結晶化、または合金化させ、それぞれ各チップまたはウエハの銅電極に接合させる。なお、図４（ｅ）に示すチップを載せる場合には、チップからはみ出した導体フィルム１３を取り除く。また、図４（ｅ）および図４（ｆ）のいずれの場合でも、必要に応じて、導体フィルム１３の基材２３の表面と、チップまたはウエハのＩＭＤ層の表面との間に充填層２５を形成する。このように、導体フィルム１３を使用することにより、半導体デバイス１０を容易に製造することができる。

なお、図５に示すように、半導体デバイス１０で、導体フィルム１３は、各接続柱２４のうち第１電極２１ｃと第２電極２２ｃとを電気的に接続していない接続柱２４のうちの１つ以上が、基材２３から除去されて形成された空洞３１を有していてもよい。この場合、図４（ｅ）および図４（ｆ）で、導体フィルム１３で第１基体１１（ウエハ）の表面を覆った後、導体フィルム１３の上に第２基体１２（チップまたはウエハ）を載せる前に、各接続柱２４のうち第１電極２１ｃ（銅電極）に接合しない位置の接続柱２４のうちの１つ以上を、基材２３から除去することにより、空洞３１を形成することができる。また、あらかじめ導体フィルム１３から接続柱２４を除去し、空洞３１を形成していてもよい。

図５に示す場合、空洞３１を設けることにより、導体フィルム１３の絶縁性を高めたり、静電容量を下げたりすることができる。なお、第１電極２１ｃと第２電極２２ｃとを電気的に接続していない接続柱２４を残しておくと、放熱特性が良くなるという効果が得られるため、この効果と空洞３１にしたときの効果とを考慮して、接続柱２４を取り除くかどうか決定することができる。接続柱２４の除去後に形成された空洞３１は、そのままであっても、絶縁体などの他の物質で充填されてもよい。

また、図６（ａ）に示すように、半導体デバイス１０は、図４（ｅ）および図４（ｆ）で、導体フィルム１３で第１基体１１（ウエハ）の表面を覆った後、導体フィルム１３の上に第２基体１２（チップまたはウエハ）を載せる前に、導体フィルム１３の表面をＣＭＰ等により削ることにより、導体フィルム１３を薄くしてもよい。この場合、導体フィルム１３の基材２３の厚みを、２〜３μｍ以下にまで薄くすることができる。また、導体フィルム１３を薄くすることにより、各接続柱２４による電気抵抗や静電容量を下げることができる。なお、図６（ｂ）に示すように、導体フィルム１３を薄くした後、図５と同様に、各接続柱２４のうち第１電極２１ｃに接合しない位置の接続柱２４のうちの１つ以上を、基材２３から除去することにより、空洞３１を形成してもよい。

また、図７（ａ）および（ｂ）に示すように、半導体デバイス１０は、チップまたはウエハが３層から成る構成を有していてもよい。この場合、例えば、以下のようにして製造することができる。まず、図４（ｅ）および図４（ｆ）で、導体フィルム１３（１３ａ）の上に載せられた第２基体１２（チップまたはウエハ）が、導体フィルム１３（１３ａ）とは反対側の表面に第３電極２２ｅを有し、その第３電極２２ｅが露出した第２基体１２の表面を、別の導体フィルム１３ｂで覆い、その上に、さらに第３基体３３を載せる。このとき、導体フィルム１３ｂの下の第２基体１２の第３電極２２ｅと、導体フィルム１３ｂの上に載せる第３基体３３の第４電極３３ａとが互いに対向するよう配置する。その後、３００℃前後に加熱して、各導体フィルム１３ａ、１３ｂの各接続柱２４の両端部２４ａを再結晶化させ、それぞれ第３電極２２ｅおよび第４電極３３ａに接合させる。

このように、チップまたはウエハから成る複数の基体の間に、互いに対向する各電極同士を複数の接続柱２４で電気的に接続するよう、導体フィルム１３を配置することにより、基体が２つだけでなく、３つ以上の多層の半導体デバイス１０をも製造することができる。

また、２層構造と３層構造とを組合せた半導体デバイス１０を構成することもできる。例えば、図８（ａ）に示すように、第１基体１１の上に載せた導体フィルム１３ａの一部を凹状に削り、その中に第２基体１２を配置し、第２基体１２および導体フィルム１３ａの上に、複数のバンプ（Metal microbump）４１ａが配置された絶縁膜（Insulating film）４１を設け、絶縁膜４１の上の、第２基体１２の上方に、別の導体フィルム１３ｂを介して第３基体３３を設け、さらに絶縁膜４１の上の、第２基体１２からずれた位置に、別の導体フィルム１３ｃを介して第４基体３４を設けてもよい。この図８（ａ）の場合、第２基体１２の第３基体３３の側の表面には、Ｓｉ貫通電極（TSV）４２が露出し、第３電極２２ｅを構成している。また、各バンプ４１ａは、それぞれ第２基体１２の第３電極２２ｅと第３基体３３の第４電極３３ａ、および、第１基体１１の第１電極２１ｃと第４基体３４の第５電極３４ａとを電気的に接続するよう設けられている。また、第２基体１２の側面と、導体フィルム１３ａの凹状部の側面との間には、電気的に接続されないよう、絶縁体（Insulator）４３が挟まれている。

図８（ａ）に記載の一例では、第１基体１１のＭＯＳ−ＦＥＴからの電流が、第１電極２１ｃから導体フィルム１３ａの接続柱２４、第２電極２２ｃを通って第２基体１２のＭＯＳ−ＦＥＴに流れている（図８（ａ）中のＡの矢印）。また、第１基体１１のＭＯＳ−ＦＥＴからの電流が、第１電極２１ｃから導体フィルム１３ａの接続柱２４、バンプ４１ａ、導体フィルム１３ｃの接続柱２４、第５電極３４ａを通って第４基体３４のＭＯＳ−ＦＥＴに流れている（図８（ａ）中のＢの矢印）。また、第２基体１２のＭＯＳ−ＦＥＴからの電流が、Ｓｉ貫通電極４２から第３電極２２ｅ、導体フィルム１３ｂの接続柱２４、第４電極３３ａを通って第３基体３３のＭＯＳ−ＦＥＴに流れている（図８（ａ）中のＣの矢印）。

なお、図８（ｂ）に示すように、Ｓｉ貫通電極４２を使用せず、第１基体１１の表面および絶縁膜４１の、第２基体１２の境界付近に、それぞれ再分配線（Metal redistribution line）４４ａ，４４ｂを設けてもよい。この場合、第２基体１２のＭＯＳ−ＦＥＴからの電流が、導体フィルム１３ａの接続柱２４から第１基体１１の再分配線４４ａを通り、再度、導体フィルム１３ａの別の接続柱２４から絶縁膜４１の再分配線４４ｂ、導体フィルム１３ｂの接続柱２４、第４電極３３ａを通って第３基体３３のＭＯＳ−ＦＥＴに流れる（図８（ｂ）中のＣの矢印）。このように、図８（ｂ）に記載の一例では、図８（ａ）中のＣの矢印ではなく、図８（ｂ）中のＣの矢印に沿って、図８（ａ）と同様に電流を流すことができる。

図４に従って製造された半導体デバイス１０の、走査型電子顕微鏡（ＳＥＭ）写真を図９に、透過型電子顕微鏡（ＴＥＭ）写真を図１０に示す。なお、この半導体デバイス１０は、第１基体１１としてのインターポーザウエハ（interposer wafer）上に、導体フィルム１３を介して、第２基体１２としてＴＥＧ（Test Element Group）モジュールを載せたものである。インターポーザウエハは、直径が３００ｍｍである。ＴＥＧモジュールは、７ｍｍ×２３ｍｍで、直径３００ｍｍのＴＥＧウエハから切り出されたものである。インターポーザウエハおよびＴＥＧウエハは、超高密度の銅電極とプラズマＴＥＯＳ（Tetraethyl orthosilicate）によるＩＭＤ層とを有しており、３００ｍｍウエハ対応の３Ｄ−ＬＳＩ（Large Scale Integration）の製造ラインにより作製された。銅電極の大きさおよびピッチは、それぞれ３μｍおよび６μｍである。ＴＥＧダイあたりの電極密度は、４３０万（４，３０９，２００）である。

図９に示すように、ＴＥＧモジュールおよびインターポーザウエハの銅電極と対向する接続柱２４の端部２４ａが、銅電極に接合しているのが確認できる。また、図１０に示すように、接続柱２４の端部２４ａが、約５００ｎｍの深さで銅電極の内部で再結晶化しているのが確認できる。なお、導体フィルム１３は、厚さ８０μｍのものを使用している。なお、図１０（ｂ）は、図９（ｂ）の結合部付近をさらに拡大したものである。

また、製造された半導体デバイス１０のＴＥＧモジュールの電極を数珠つなぎにして電流−電圧特性を測定したところ、４，３０９，２００個の電極の内、３，８９８，０００個の電極が接続されていることが確認された。これは、９０％以上の接続率である。

１０ 半導体デバイス
１１ 第１基体
２１ａ 基部
２１ｂ ＩＭＤ層
２１ｃ 第１電極
２１ｄ 銅線
１２ 第２基体
２２ａ 基部
２２ｂ ＩＭＤ層
２２ｃ 第２電極
２２ｄ 銅線
２２ｅ 第３電極
１３ 導体フィルム
２３ 基材
２４ 接続柱
２４ａ 端部
２５ 充填層
２６ キャップ層
３１ 空洞
３３ 第３基体
３３ａ 第４電極
３４ 第４基体
３４ａ 第５電極
４１ 絶縁膜
４１ａ バンプ
４２ Ｓｉ貫通電極
４３ 絶縁体
４４ａ，４４ｂ 再分配線

Claims (4)

1. 絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう前記基材が配置され、各接続柱の両端部がそれぞれ前記基材の両面から突出するよう設けられた導体フィルムで、表面に第１電極を有する第１基体の前記表面を覆い、
   表面に第２電極を有する第２基体を、前記第２電極が前記第１電極に対向するよう、前記導体フィルムの上に載せ、
   前記第１電極と前記第２電極とが電気的に接続されるよう、各接続柱のうち前記第１電極と前記第２電極との間に位置する接続柱の両端部をそれぞれ前記第１電極および前記第２電極に接合させ、
   各接続柱のうち前記第１電極に接合しない位置の接続柱のうちの１つ以上を、前記基材から除去する工程および前記第１基体とは反対側の前記導体フィルムの表面を削って前記導体フィルムを薄くする工程のうち少なくとも１つの工程を、前記導体フィルムで前記第１基体の前記表面を覆った後に有することを
   特徴とする半導体デバイスの製造方法。
2. 前記第１電極を、前記第１基体の前記表面のうち前記第１電極以外の部分から突出するよう設け、
   前記第１基体の前記表面のうち前記第１電極以外の部分に、前記第１電極の突出高さと同じ厚みを有する第１充填層を設けた後、
   前記導体フィルムで、前記第１電極と前記第１充填層とを覆うことを
   特徴とする請求項１記載の半導体デバイスの製造方法。
3. 前記第２電極を、前記第２基体の前記表面のうち前記第２電極以外の部分から突出するよう設け、
   前記第２基体の前記表面のうち前記第２電極以外の部分に、前記第２電極の突出高さと同じ厚みを有する第２充填層を設けた後、
   前記導体フィルムで前記第２電極と前記第２充填層とを覆うよう、前記第２充填層が設けられた前記第２基体を前記導体フィルムの上に載せることを
   特徴とする請求項１または２記載の半導体デバイスの製造方法。
4. 所定の温度で加熱すること、および／または所定の圧力をかけることにより、各接続柱の両端部をそれぞれ前記第１電極および前記第２電極に接合させることを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。