JP2014093392A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】貫通電極を持つ半導体装置の電気的特性の変動を抑制または防止する。
【解決手段】半導体基板SSには、第1の面とその裏側の第2の面との間を貫通する貫通孔THsが形成されている。この貫通孔THsには、貫通電極TVpが形成されている。この貫通電極TVpは、貫通孔THsの大径側に中空部HSが形成されるように貫通孔THsの小径側に主導体膜Mが埋め込まれることで形成されている。中空部HSには、樹脂等により形成された絶縁膜Rが埋め込まれている。この構成により、貫通電極TVpの熱膨張に因る応力を、半導体基板SSよりも柔らかい絶縁膜Rに逃がすことができる。その結果、貫通電極TVpから半導体基板SSに加わる応力を緩和できるので、半導体基板SSに形成されたMOSFETQの電気的特性の変動を抑制または防止できる。
【選択図】図1
【解決手段】半導体基板SSには、第1の面とその裏側の第2の面との間を貫通する貫通孔THsが形成されている。この貫通孔THsには、貫通電極TVpが形成されている。この貫通電極TVpは、貫通孔THsの大径側に中空部HSが形成されるように貫通孔THsの小径側に主導体膜Mが埋め込まれることで形成されている。中空部HSには、樹脂等により形成された絶縁膜Rが埋め込まれている。この構成により、貫通電極TVpの熱膨張に因る応力を、半導体基板SSよりも柔らかい絶縁膜Rに逃がすことができる。その結果、貫通電極TVpから半導体基板SSに加わる応力を緩和できるので、半導体基板SSに形成されたMOSFETQの電気的特性の変動を抑制または防止できる。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、例えば、貫通電極を持つ半導体装置およびその製造方法に好適に利用できるものである。
貫通電極を持つ半導体装置については、例えば特許文献1に記載があり、半導体基板の主裏面間を貫通する貫通孔内に形成された貫通電極の構造が開示されている。
ところで、貫通孔内に銅(Cu)等のような導体膜を埋め込むことで貫通電極を形成した場合、導体膜の埋め込み完了時には貫通電極を構成する導体膜と、その周囲の半導体基板を構成するシリコン(Si)等のような半導体との熱平衡状態が保たれている。
しかし、貫通電極を構成するCu等のような導体膜の熱膨張係数は半導体基板を構成するSi等のような半導体の熱膨張係数に比べて非常に大きいため、通電により半導体装置全体の温度が上昇すると、貫通電極を構成する導体膜が熱膨張し、その周囲の半導体基板部分に圧縮応力がかかる。この圧縮応力に因り、半導体基板に形成された素子に歪が生じ、素子の電気的特性が変動してしまう問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板の第1の面とその裏側の第2の面との間を貫通する貫通孔内の偏った位置に中空部が形成されるように、貫通孔の一部に電極材料を埋め込むことで貫通電極を形成したものである。また、中空部には絶縁膜が埋め込まれている。
また、一実施の形態によれば、半導体基板の第1の面とその裏側の第2の面との間を貫通する貫通孔内の偏った位置に中空部が形成されるように、貫通孔の一部に電極材料を埋め込むことで貫通電極を形成する工程を有するものである。また、中空部に絶縁膜を埋め込む工程を有するものである。
一実施の形態によれば、貫通電極を持つ半導体装置の電気的特性の変動を抑制または防止することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
(実施の形態1)
最初に、実施の形態の説明に先立って、本発明者らが検討した貫通電極について説明する。
最初に、実施の形態の説明に先立って、本発明者らが検討した貫通電極について説明する。
図27は本発明者らが検討した貫通電極が配置された半導体基板の要部平面図、図28は図27のX1−X1線の断面図である。
半導体基板SSは、例えばp型またはn型のシリコン(Si)単結晶により形成されており、第1の面とその裏側の第2の面とを有している。この半導体基板SSには、第1の面と第2の面との間を貫通する貫通孔THvが形成されている。貫通孔THvは、例えば、円柱状に形成されており、その貫通孔THv内には、銅(Cu)等のような主導体膜Mが充填されることで貫通電極TVfが形成されている。この場合、主導体膜Mの充填完了時には貫通電極TVfを構成するCu等のような主導体膜Mと、その周囲の半導体基板SSを構成するSi等のような半導体との熱平衡状態が保たれている。
しかし、Cu等のような主導体膜Mの熱膨張係数はSi等のような半導体基板SSの熱膨張係数に比べて非常に大きいため、通電により半導体装置全体の温度が上昇すると、貫通電極TVfを構成する主導体膜Mが熱膨張し、主導体膜Mからその周囲の半導体基板SS部分に向かって図27および図28の矢印P1で示す圧縮応力がかかる。
この圧縮応力は、200〜500MPa程度となるため、貫通電極TVfの周囲のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)Qに歪が生じ、MOSFETQの電気的特性が変動してしまう。例えばMOSFETQのオン電流の変化を貫通電極TVfからの距離でモニタすると、例えば10μm以内では、3〜5%の電流変化率が発生する。
次に、図29は上記した圧縮応力の緩和を目的として本発明者らが検討した貫通電極が配置された半導体基板の要部平面図、図30は図29のX2−X2線の断面図である。なお、図29および図30中の矢印(P2を含む)は応力を示している。
この貫通電極TVcは、貫通孔THv内に主導体膜Mを充填せず、貫通孔THvの内壁面に薄い主導体膜Mを形成し、中央の中空部HSに樹脂等の絶縁膜Rを充填することで形成されている。この場合、貫通孔THv内の主導体膜Mが薄い上、熱膨張に因る応力を半導体基板SSよりも柔らかい絶縁膜R側に逃がすことができる。このため、図29および図30の矢印P2で示すように、貫通電極TVcの周囲の半導体基板SS部分に加わる圧縮応力を緩和することができる。その結果、貫通電極TVcの周囲のMOSFETQの電気的特性の変動を抑制または防止することができる。
しかし、この場合、貫通孔THvの内壁面に膜厚が均一になるように主導体膜Mを形成することが難しく、貫通電極TVcの抵抗が高くなる問題がある。また、貫通孔THv内の中空部HSに絶縁膜Rを充填することも難しいという問題もある。
次に、図31および図32は上記した貫通孔内における主導体膜の膜厚の均一性を目的として本発明者らが検討した貫通電極が配置された半導体基板の要部断面図である。なお、図32中の矢印(P3を含む)は応力を示している。
この貫通電極TVcは、例えば円錐形状に形成された貫通孔THsの内壁面に薄い主導体膜Mを形成し、中央の中空部HSに樹脂Rを充填することで形成されている。この場合も、図29および図30で説明したのと同様に、図32の矢印P3で示すように、貫通電極TVcの周囲の半導体基板SS部分に加わる圧縮応力を緩和することができるので、貫通電極TVcの周囲のMOSFETQの電気的特性の変動を抑制または防止することができる。
しかも、貫通孔THsが円錐形状に形成されていることにより、図30に比べて、貫通孔THs内に膜厚の均一な主導体膜Mを形成することができるので、貫通電極TVcの抵抗を低減することができる。また、図30に比べて、貫通孔THs内の中空部HS内への絶縁膜Rの埋め込みも容易にすることができる。
しかし、近年は素子集積度の向上が要求されており、貫通孔の径が小さくなりアスペクト比も高くなる傾向にあるので、貫通孔を円錐形状に形成したとしても貫通孔THs内に均一な膜厚の主導体膜Mを形成することや絶縁膜Rを充填することが難しくなる場合がある。そこで、本実施の形態においては、以下のようにした。
図1は本実施の形態1の半導体装置を構成する半導体基板の要部断面図、図2は図1に貫通電極に因る応力を示した半導体基板の要部断面図である。なお、図2中の矢印(P4,P5を含む)は応力を示している。
半導体基板SSは、例えばp型またはn型のSi単結晶により形成されており、第1の面(図1および図2の上面)とその裏側の第2の面(図1および図2の下面)とを有している。この半導体基板SSには、第1の面および第2の面の間を貫通する貫通孔THsが形成されている。貫通孔THsは、例えば、第2の面から第1の面に向かって縮径するような円錐状に形成されており、その内壁面に傾斜が形成されている。なお、貫通孔THsの大径側の直径は、例えば5μm〜10μm程度である。
この貫通孔THs内には貫通電極TVpが形成されている。貫通電極TVpは、貫通孔THs内の高さ(深さ)方向の偏った位置に中空部HSが形成されるように貫通孔THs内の一部に主導体膜(電極材料)Mの一部を埋め込むことで形成されている。
すなわち、貫通孔THsの小径側は主導体膜Mで埋め込まれている。ここでは、例えば貫通孔THsの深さ(高さ)方向のほぼ半分が主導体膜Mで埋め込まれている。主導体膜Mの埋め込み位置は、例えば貫通孔THsのアスペクト比により決められている。一方、貫通孔THsの大径側には、貫通孔THsの内壁面に薄く主導体膜Mが形成されているが主導体膜Mで埋め込まれておらず中空部HSが形成されている。
貫通孔THsの小径側と大径型の主導体膜Mは、例えばCuにより形成されており、互いに電気的に接続されている。中空部HSは、例えば樹脂のような絶縁膜Rにより埋め込まれている。
このような貫通電極TVpの外周部には、貫通電極TVpの一部を構成するバリアメタル(電極材料)BMが形成されている。バリアメタルBMは、Cuの拡散を抑制または防止するための導体膜であり、例えばTiN、窒化タンタル(TaN)またはチタンタングステン(TiW)により形成されている。
また、そのバリアメタルBMの外周には、絶縁膜iAが形成されている。絶縁膜iAは、例えば酸化シリコン(SiO)により形成されている。これにより、貫通電極TVpと半導体基板SSとの電気的な分離(絶縁)がなされている。
貫通電極TVpの小径側には、バンプ電極BBが形成されている。このバンプ電極BBは、貫通電極TVpの主導体膜Mの一部を盛り上げることにより形成されている。一方、貫通電極TVpの大径側は中空部HSが形成されているので、貫通電極TVpの位置から少し離れた位置にバンプ電極BCが形成されている。このバンプ電極BCも貫通電極TVpの主導体膜Mの一部を盛り上げることにより形成されている。
また、半導体基板SSにおいて貫通孔THsの小径側の第1の面側には、MOSFETQ等のような素子が設けられている。MOSFETQは、ソース、ドレイン用の半導体領域SD,SDと、ゲート絶縁膜Giと、ゲート電極GPとを有している。
このような本実施の形態1の半導体装置の貫通電極TVpにおいては、貫通孔THs内における主導体膜Mの体積が図27および図28の場合よりも小さい。また、図2の矢印P4,P5に示すように、貫通孔THs内の主導体膜Mの熱膨張による応力を半導体基板SSよりも柔らかい絶縁膜R側に逃がすことができる。このため、貫通電極TVpの周囲の半導体基板SS部分に加わる圧縮応力を緩和することができるので、貫通電極TVpの周囲のMOSFETQの電気的特性の変動を抑制または防止することができる。
また、貫通孔THsの内壁面に傾斜が形成されている上、貫通孔THsの一部を主導体膜Mで埋め込むことにより、貫通孔THs内に形成される主導体膜Mの膜厚を図30および図31の場合よりも均一にすることができる。このため、貫通電極TVpの抵抗を低減することができる。
また、貫通孔THs内の一部に主導体膜Mを埋め込むことにより、貫通孔THs内の中空部HSのアスペクト比を小さくすることができるので、中空部HS内への絶縁膜Rの充填を図30および図31の場合よりも容易にすることができる。
また、主導体膜Mを形成するためのメッキ処理の時間を貫通孔THs内に主導体膜Mを充填する場合(図27および図28参照)よりも短縮することができる。したがって、半導体装置のコストの低減を推進することができる。
また、図3は本実施の形態の半導体装置を構成する半導体基板の要部断面図である。この図3では、MOSFETQが半導体基板SSにおいて貫通孔THsの大径側に設けられている。このように半導体基板SSにおいて貫通孔THsの大径側にMOSFETQを設けても良いが、図1等に示したように半導体基板SSにおいて貫通孔THsの小径側にMOSFETQを設けることにより、MOSFETQを図3の場合よりも貫通電極TVpに近づけることができる。このため、MOSFETQの集積度を向上させることができる。
次に、図4は図1の半導体装置を構成する半導体基板を複数積み重ねた構造の一例の要部断面図である。
上下の半導体基板SSの貫通電極TVpは、上側の半導体基板SSの貫通電極TVpのバンプ電極BBが、下側の半導体基板SSの貫通電極TVpのバンプ電極BCに接合された状態で互いに電気的に接続されている。上下の半導体基板SSは、各々のバンプ電極BB,BCの平面位置がずれている分、上下の半導体基板SSの平面位置を互いの対向面に沿ってずらした状態で半導体基板SSの厚さ方向に積み重ねられている。
次に、図1で示した貫通電極TVpを持つ半導体装置の具体例について説明する。
図5は、本実施の形態1の半導体装置を用いてシステムを構築した三次元積層LSI(Large Scale Integration)モジュールの一例の断面図である。
三次元積層LSIモジュールMLは、配線基板LSと、その上に実装されたロジックチップ(半導体装置)LCと、その上に実装されたインターポーザSPと、さらにその上に実装されたメモリチップMCとを備えている。
最下層の配線基板LSは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第1の面(図5の下面)とその裏側の第2の面(図5の上面)とを有している。配線基板LSの絶縁基材は、例えばガラスエポキシ樹脂やポリイミド樹脂のような樹脂により形成されている。また、配線基板LSの配線は、例えばCuにより形成されている。
配線基板LSの第1の面および第2の面には複数のバンプ電極BA,BBが接続されている。バンプ電極BA,BBは、配線基板LSの内部に形成された配線を通じて互いに電気的に接続されている。
この配線基板LS上に実装されたロジックチップLCは、論理回路が形成された半導体チップである。このロジックチップLCは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第1の面とその裏側の第2の面とを有している。ロジックチップLCの半導体基板は、例えばSi単結晶により形成されている。
ロジックチップLCは、その第1の面(図5の下面)を配線基板LSの第2の面(図5の上面)に対向させた状態で実装されている。そのロジックチップLCの第1の面には、MOSFET等のような複数の素子と、これらを電気的に接続して論理回路を構成する配線とが形成されている。
また、ロジックチップLCには、その第1の面と第2の面との間を貫通する複数の貫通電極TVpが形成されている。貫通電極TVpは、図1等に示した部分埋込型の貫通電極構造になっている。この貫通電極TVpは、ロジックチップLCの第1の面においてバンプ電極BBを通じて配線基板LSと電気的に接続され、ロジックチップLCの第2の面においてバンプ電極BCを通じてインターポーザSPと電気的に接続されている。
なお、ロジックチップLCの貫通電極TVpは、信号や電源を流すための配線として使用される場合の他、ロジックチップLCと配線基板LSまたはインターポーザSPとを機械的に接合するために使用される場合やロジックチップLCで動作中に生じた熱を逃がすために使用される場合もある。
このロジックチップLC上に実装されたインターポーザSPは、ロジックチップLCとメモリチップMCとを電気的に接続する中継部材である。このインターポーザSPは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第1の面(図5の下面)とその裏側の第2の面(図5の上面)とを有している。インターポーザSPの半導体基板は、例えばSiにより形成されている。
また、インターポーザSPには、その第1の面と第2の面との間を貫通する複数の貫通電極TVfが形成されている。貫通電極TVfは、図27および図28に示した完全充填型の貫通電極構造となっている。この貫通電極TVfは、インターポーザSPの第1の面においてバンプ電極BCを通じてロジックチップLCと電気的に接続され、インターポーザSPの第2の面においてバンプ電極BDを通じてメモリチップMCと電気的に接続されている。
このインターポーザSPには、素子および回路は形成されていないが、それに限定されるものではなく、素子や回路を形成しても良い。ただし、インターポーザSPに素子を形成する場合には、図27および図28に示した完全充填型の貫通電極TVfに代えて図1〜図3に示した部分埋込型の貫通電極TVpを設ける。
なお、このインターポーザSPの貫通電極TVfは、信号や電源を流すための配線として使用される場合の他、インターポーザSPとロジックチップLCまたはメモリチップMCとを機械的に接合するために使用される場合やロジックチップLCやメモリチップMCで動作中に生じた熱を逃がすために使用される場合もある。
このインターポーザSP上に実装されたメモリチップMCは、例えばSRAM(Static Random Access Memory)のようなメモリ回路が形成された半導体チップである。メモリチップMCは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第1の面(図5の下面)とその裏側の第2の面(図5の上面)とを有している。メモリチップMCの半導体基板は、例えばSiにより形成されている。
メモリチップMCの第1の面には、MOSFET等のような複数の素子と、これらを電気的に接続してメモリ回路を構成する配線とが形成されている。メモリチップMCは、素子等が形成された第1の面をインターポーザSPの第2の面に対向させた状態で実装されており、バンプ電極BDを通じてインターポーザSPと電気的に接続されている。
次に、図6は図5の三次元積層LSIモジュールを構成するロジックチップの要部拡大断面図である。
ロジックチップLCを構成する半導体基板SSは、例えばp型またはn型のSi単結晶により形成されている。半導体基板SSの厚さは、例えば20μm〜50μm程度である。
この半導体基板SSには、その厚さ方向に延びる貫通孔THsが形成されている。貫通孔THsは、例えば半導体基板SSの第2の面(図6の下面)から第1の面(図6の上面)に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔THsの大径側の直径は、例えば5μm〜10μm程度である。
この貫通孔THs内には、上記した貫通電極TVpが形成されている。貫通電極TVpは、上記主導体膜Mと、その外周(貫通孔THsの側面および底面)を覆う上記バリアメタルBMとで構成されている。
本実施の形態において貫通電極TVpの主導体膜Mは、貫通孔THsの小径側に埋め込まれた部分と、貫通孔THsの大径側に薄く被着された部分とにより形成されている。貫通孔THsの小径側は、例えば貫通孔THsの全深さのほぼ半分が主導体膜Mで埋め込まれている。ただし、主導体膜Mの埋め込み位置は、例えば貫通孔THsのアスペクト比により決められており、貫通孔THsのほぼ半分に限定されるものではない。
貫通孔THsの大径側には中空部HSが形成されている。中空部HS内には、例えば感光性ポリイミド樹脂等のような絶縁膜Rが埋め込まれている。絶縁膜Rは、樹脂に限定されるものではないが、主導体膜Mの熱膨張に因る応力緩和の観点から半導体基板SSよりも柔らかい材質のものが好ましく、例えばシリコーンゲルでも良い。
この貫通電極TVpの外周には、上記したように絶縁膜iAが形成されており、貫通電極TVpと半導体基板SSとの電気的な分離(絶縁)がなされている。
また、半導体基板SSにおいて貫通孔THsの小径側の面には、上記MOSFETQが設けられている。MOSFETQを半導体基板SSにおいて貫通孔THsの小径側の面に設けることにより、MOSFETQを半導体基板SSにおいて貫通孔THsの大径側の面に設ける場合よりも貫通電極TVpに近づけることができるので、MOSFETQの集積度を向上させることができる。
また、半導体基板SSの第1の面(図6の上面)上には、配線層WLが形成されている。配線層WLには、MOSFETQ等のような素子を覆う絶縁膜iB,iCと、MOSFET等のような素子の電極を外部に引き出すプラグPA,PBおよび配線WA,WBと、上記バンプ電極BBとが形成されている。
絶縁膜iB,iCは、例えば酸化シリコンにより形成されており、半導体基板SSの第1の面上に下層から順に積層されている。下層の絶縁膜iB上には配線WAが形成されている。この配線WAは、例えばチタンまたは窒化チタン等のような下地導体膜上にアルミニウム(Al)のような主導体膜が積層されることで形成されている。
また、配線WAは、絶縁膜iBに穿孔されたコンタクトホール内のプラグPAを通じてMOSFETQのソース、ドレイン用の半導体領域SDと電気的に接続されている。プラグPAは、例えばチタン(Ti)またはTiN等のような下地導体膜上にタングステン(W)のような主導体膜が積層されることで形成されている。
このような配線WAは、絶縁膜iCにより覆われている。この絶縁膜iC上には、配線WBが形成されている。配線WBは、例えばTiまたはTiN等のような下地導体膜上にアルミニウム(Al)のような主導体膜が積層されることで形成されている。配線WBは、絶縁膜iCに穿孔されたコンタクトホール内のプラグPBを通じて配線WAと電気的に接続されている。プラグPBの構成は、例えばプラグPAと同じである。この配線WB上の一部に上記したバンプ電極BBが接合されている。
次に、本実施の形態1のロジックチップの製造方法の一例について図7〜図12を参照しながら説明する。なお、図7〜図12は図6のロジックチップの製造工程中の半導体基板の要部断面図である。また、ここでは、例えば半導体装置の配線形成工程が終了した後に貫通電極を形成する、いわゆるビアラスト法を適用した場合について説明する。
まず、図7に示すように、例えばp型またはn型のSi単結晶により形成された半導体基板SSを用意する。この段階の半導体基板SSの厚さは、ロジックチップLCの半導体基板SSの厚さよりも厚く、例えば775μm程度である。
この半導体基板SSの第1の面(図7の上面)には、MOSFETQ等のような素子が形成されている。また、半導体基板SSの第2の面上には、絶縁膜iB,iC、プラグPA,PB、配線WA,WBおよびバンプ電極BBを含む配線層WLが形成されている。
続いて、図8に示すように、半導体基板SSの第1の面と、ガラス基板GSSの主面とを、それらの間に介在された接着層JLにより接着し、半導体基板SSをガラス基板GSSに固定する。
この状態で、半導体基板SSの第2の面を化学機械研磨(Chemical Mechanical Polishing:CMP)法や他の研磨法あるいはそれらの組み合わせにより研磨する。これにより、図9に示すように、半導体基板SSの厚さを図7の段階よりも薄くする。この段階の半導体基板SSの厚さは、例えば20μm〜50μm程度である。
半導体基板SSを薄くする他の方法として、例えば半導体基板SSの第2の面側を予め決められた厚さ分だけエッチング処理により除去した後、残りの部分を上記した研磨法により研磨することで除去しても良い。
次いで、図10に示すように、半導体基板SSの第2の面上に、貫通孔形成領域を除く領域が覆われるようなレジスト膜RLを形成した後、そのレジスト膜RLをエッチングマスクとして、半導体基板SSおよび絶縁膜iBに貫通孔THsを形成する。貫通孔THsは、例えば半導体基板SSの第2の面(図10の上面)から第1の面(図10の下面)に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔THsの大径側の直径は、例えば5μm〜10μm程度である。
続いて、レジスト膜RLを除去した後、図11に示すように、半導体基板SSの第2の面および貫通孔THsの側面に低温CVD(Chemical Vapor Deposition)酸化処理等により絶縁膜iAを形成する。その後、半導体基板SSの第2の面、貫通孔THsの側面および底面に、例えばTiN、TaNまたはTiW等のようなバリアメタルBMをスパッタリング法やCVD法等により被着する。
続いて、図12に示すように、バリアメタルBMおよび絶縁膜iAをエッチング処理によりパターニングした後、貫通孔THs内に、例えばCu等のような主導体膜Mを2段メッキ法等により形成する。すなわち、1回目のメッキ処理では貫通孔THs内に薄い主導体膜Mを均一な厚さになるように形成する。続いて、2回目のメッキ処理では貫通孔THs内の底部(小径部)側での主導体膜の成長が貫通孔THsの表面(大径部)側での主導体膜の成長よりも速くなるように促進剤を調整することで貫通孔THsの底部(小径側)を主導体膜Mで埋め込む。この時、主導体膜Mによりバンプ電極BCも形成する。
ただし、2段メッキ法に代えて、1回のメッキ処理工程において、貫通孔THsの底部(小径部)での主導体膜の成長が貫通孔THsの表面(大径部)側での主導体膜の成長よりも速くなるように促進剤を調整することで貫通孔THs内の底部(小径部)に主導体膜Mの一部を埋め込むようにしても良い。
その後、貫通孔THsの大径側の中空部HSを、例えばリフトオフ法を用いて感光性ポリイミド樹脂等のような絶縁膜Rにより埋め込む。その後、半導体基板SSをガラス基板GSSから剥離し、通常の半導体装置の製造工程を経て、図6に示したロジックチップLCを製造する。
(実施の形態2)
図13は図5の三次元積層LSIモジュールを構成する本実施の形態2のロジックチップの要部拡大断面図である。
図13は図5の三次元積層LSIモジュールを構成する本実施の形態2のロジックチップの要部拡大断面図である。
本実施の形態2は、上記図3の具体例を示すものである。すなわち、ロジックチップLCを構成する半導体基板SSにおいて貫通電極THsの大径側の第1の面(図13の上面)にMOSFETQが形成されている。ここでは、貫通孔THsが半導体基板SSの第1の面上の絶縁膜iBの上面から半導体基板SSの第2の面(図13の下面)に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。
この貫通孔THs内には、上記した貫通電極TVpが形成されている。貫通電極TVpの構成自体は前記実施の形態1と同じである。したがって、前記実施の形態1と同様の効果を得ることができる。
また、半導体基板SSの第2の面の貫通電極TVpの下部に、例えばCu等により形成されたバンプ電極BCが接合されている。なお、ここでは絶縁膜iBが、絶縁膜iB1,iB2の積層膜により形成されている。絶縁膜iB1,iB2は、いずれも酸化シリコンにより形成されている。ただし、上層の絶縁膜iB2の下層部に、Cuの拡散を防止する絶縁膜として、例えば酸化シリコンよりも誘電率の低い低誘電率絶縁膜を薄く設けても良い。低誘電率絶縁膜には、例えばSiCNやSiOCがある。
次に、本実施の形態2のロジックチップの製造方法の一例について図14〜図20を参照しながら説明する。なお、図14〜図20は図13のロジックチップの製造工程中の半導体基板の要部断面図である。ここでは、例えば半導体装置の回路形成工程が終了した後、回路間の配線接続が行われる前に貫通電極を形成する、いわゆるビアミドル法を適用した場合について説明する。
まず、図14に示すように、例えばp型またはn型のSi単結晶により形成された半導体基板SSを用意する。この段階の半導体基板SSの厚さは、図13のロジックチップLCの半導体基板SSの厚さよりも厚く、例えば775μm程度である。
この半導体基板SSの第1の面(図14の上面)には、MOSFETQ等のような素子および絶縁膜iB1が形成されているが、配線層WLは形成されていない。
続いて、図15に示すように、半導体基板SSの素子が形成された第1の面(図15の上面)上に、貫通孔形成領域を除く領域が覆われるようなレジスト膜RLを形成した後、そのレジスト膜RLをエッチングマスクとして、半導体基板SSおよび絶縁膜iB1に貫通孔THsを形成する。
ここでの貫通孔THsは、例えば半導体基板SSの第1の面(図15の上面)から第2の面(図15の下面)に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔THsの大径側の直径は、例えば5μm〜10μm程度である。
その後、レジスト膜RLを除去した後、図16に示すように、貫通孔THsの側面に低温CVD酸化処理等により絶縁膜iAを形成した後、半導体基板SSの第1の面上に、上記したバリアメタルBMをスパッタリング法またはCVD法等により被着する。
続いて、そのバリアメタルBMをエッチングすることにより、図17に示すように、貫通孔THsの側面および底面にバリアメタルBMを形成した後、その貫通孔THs内に、例えばCu等のような主導体膜Mを前記実施の形態1と同様に形成する。これにより、貫通孔THs内に貫通電極TVpを形成する。
その後、貫通孔THsの大径側の中空部HS内に、前記実施の形態1と同様に、例えば感光性ポリイミド樹脂等のような絶縁膜Rを埋め込んだ後、絶縁膜iB1,Rを覆うように絶縁膜iB2を堆積する。
さらに、その後、図18に示すように、プラグPAおよび配線WAを形成し、絶縁膜iCを堆積した後、プラグPB、配線WBおよびバンプ電極BBを形成して配線層WLを形成する。
次いで、図19に示すように、半導体基板SSの第1の面と、ガラス基板GSSの主面とを、それらの間に介在された接着層JLにより接着し、半導体基板SSをガラス基板GSSに固定する。この状態で、半導体基板SSの第2の面を、貫通電極TVpの小径側の主導体膜Mが露出されるまで、前記実施の形態1と同様に研磨する。これにより、図20に示すように、半導体基板SSの厚さを図19の段階よりも薄くする。この段階の半導体基板SSの厚さは、例えば20μm〜50μm程度である。
半導体基板SSを薄くする他の方法として、例えば半導体基板SSの第2の面側を予め決められた厚さ分だけエッチング処理により除去した後、残りの部分を上記した研磨法により研磨して除去しても良い。
続いて、半導体基板SSの第2の面の貫通電極TVpの露出部分に、例えばCuにより形成されたバンプ電極BCをメッキ法等により形成した後、半導体基板SSをガラス基板GSSから剥離し、通常の半導体装置の製造工程を経て、図13に示したロジックチップLCを製造する。
(実施の形態3)
図21は本実施の形態3の半導体装置を構成する半導体基板の要部断面図、図22は図21に貫通電極に因る応力を示した半導体基板の要部断面図である。なお、図22中の矢印(P6,P7を含む)は応力を示している。
図21は本実施の形態3の半導体装置を構成する半導体基板の要部断面図、図22は図21に貫通電極に因る応力を示した半導体基板の要部断面図である。なお、図22中の矢印(P6,P7を含む)は応力を示している。
本実施の形態3では、貫通孔THvの形状が、例えば円柱状に形成されている。ここでは、貫通孔THvにおいて半導体基板SSの第1の面(図21の上面)側が主導体膜Mで埋め込まれている。また、例えば貫通孔THvの深さ(高さ)方向のほぼ半分が主導体膜Mで埋め込まれている。ただし、この場合も主導体膜Mの埋め込み位置は、例えば貫通孔THvのアスペクト比により決められており、貫通孔THvのほぼ半分に限定されるものではない。
一方、貫通孔THvにおいて半導体基板の第2の面(図21の下面)側は、貫通孔THvの内壁面に主導体膜Mが薄く被着されているが主導体膜Mで埋め込まれておらず中空部HSが形成されている。中空部HSには、上記同様に絶縁膜Rが埋め込まれている。
また、MOSFETQは、半導体基板SSの第1の面側(貫通孔THv内に主導体膜Mが埋め込まれている側)に形成されている。
本実施の形態3においても、貫通孔THv内の主導体膜Mの体積が図27および図28の場合よりも小さい上、図22の矢印P6,P7で示すように主導体膜Mの熱膨張に因る応力を半導体基板SSよりも柔らかい絶縁膜R側に逃がすことができる。このため、貫通電極TVpの周囲の半導体基板SS部分に加わる圧縮応力を緩和することができるので、貫通電極TVpの周囲のMOSFETQの電気的特性の変動を抑制または防止することができる。
また、貫通孔THv内の一部に主導体膜Mを埋め込むことにより、貫通孔THvに形成される主導体膜Mの膜厚を図27および図28の場合よりも均一にすることができる。このため、貫通電極TVpの抵抗を低減することができる。
また、貫通孔THv内の一部に主導体膜Mを埋め込むことにより、貫通孔THv内の中空部HSのアスペクト比を小さくすることができるので、中空部HS内への絶縁膜Rの充填を図27および図28の場合よりも容易にすることができる。
また、主導体膜Mを形成するためのメッキ処理の時間を貫通孔THv内に主導体膜Mを充填する場合(図27および図28参照)よりも短縮することができる。したがって、半導体装置のコストの低減を推進することができる。
図23は、本実施の形態3の貫通電極TVpの具体例を示した断面図である。
図23の貫通電極TVpは、図6の場合と同様にビアラスト法により形成されている。ただし、図23の貫通孔THvは、その形状が、例えば円柱状に形成されている。貫通孔THvの直径は、例えば5μm〜10μmである。これ以外は、図6と同じなので説明を省略する。また、本実施の形態3の貫通電極TVpの形成方法(ビアラスト法)も図7〜図12で説明したものと同じなので説明を省略する。
(実施の形態4)
図24は本実施の形態4の半導体装置を構成する半導体基板の要部断面図、図25は図24に貫通電極に因る応力を示した半導体基板の要部断面図である。なお、図25中の矢印(P6,P7を含む)は応力を示している。
図24は本実施の形態4の半導体装置を構成する半導体基板の要部断面図、図25は図24に貫通電極に因る応力を示した半導体基板の要部断面図である。なお、図25中の矢印(P6,P7を含む)は応力を示している。
本実施の形態4においては、貫通孔THvの形状は前記実施の形態3と同じである。ただし、本実施の形態4においては、貫通孔THvの中空部HSの位置が前記実施の形態3と逆になっている。すなわち、半導体基板SSにおいて貫通孔THv内の中空部HS側の面にMOSFETQが形成されている。これ以外の構造は前記実施の形態3と同じなので説明を省略する。
この場合、貫通孔THv内の中空部HSが形成された側は主導体膜Mの膜厚が相対的に薄いので、熱膨張により発生する応力も小さい。このため、貫通孔THv内の中空部HSが形成された側の面にMOSFETQを設ける場合の方が、前記実施の形態3の場合よりもMOSFETQを貫通電極TVpに近づけることができる。したがって、本実施の形態4によれば、前記実施の形態3の場合よりもMOSFETQの集積度を向上させることができる。これ以外の効果は前記実施の形態3と同じなので説明を省略する。
図26は、本実施の形態4の貫通電極TVpの具体例を示した断面図である。
図26の貫通電極TVpは、図13の場合と同様にビアミドル法により形成されている。ただし、図26の貫通孔THvは、その形状が、例えば円柱状に形成されている。貫通孔THvの直径は、例えば5μm〜10μmである。これ以外は、図13と同じなので説明を省略する。また、本実施の形態4の貫通電極TVpの形成方法(ビアミドル法)も図14〜図20で説明したものと同じなので説明を省略する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば前記実施の形態では、ロジックチップに適用した場合について説明したが、これに限定されるものではなく、例えばセンサやマイクロ電子機械(Micro Electro Mechanical Systems:MEMS)等、貫通電極を備える他の半導体装置にも適用できる。
ML 三次元積層LSIモジュール
LS 配線基板
LC ロジックチップ
SS 半導体基板
Q MOSFET
SD 半導体領域
Gi ゲート絶縁膜
GP ゲート電極
iA,iB,iC 絶縁膜
WL 配線層
WA,WB 配線
PA,PB プラグ
SP インターポーザ
MC メモリチップ
BA,BB,BC,BD バンプ電極
THs 貫通孔
THv 貫通孔
TVp 貫通電極
TVc 貫通電極
TVf 貫通電極
BM バリアメタル
M 主導体膜
R 絶縁膜
HS 中空部
LS 配線基板
LC ロジックチップ
SS 半導体基板
Q MOSFET
SD 半導体領域
Gi ゲート絶縁膜
GP ゲート電極
iA,iB,iC 絶縁膜
WL 配線層
WA,WB 配線
PA,PB プラグ
SP インターポーザ
MC メモリチップ
BA,BB,BC,BD バンプ電極
THs 貫通孔
THv 貫通孔
TVp 貫通電極
TVc 貫通電極
TVf 貫通電極
BM バリアメタル
M 主導体膜
R 絶縁膜
HS 中空部
Claims (10)
- 第1の面およびその裏側の第2の面を有する半導体基板と、
前記半導体基板に設けられた素子と、
前記半導体基板の第1の面と第2の面とを貫通する貫通孔と、
前記貫通孔内の偏った位置に中空部が形成されるように前記貫通孔内の一部に電極材料を埋め込むことで形成される貫通電極と、
前記中空部内に埋め込まれた絶縁膜と、
を有する半導体装置。 - 請求項1記載の半導体装置において、前記貫通孔の側面に傾斜を設けた半導体装置。
- 請求項2記載の半導体装置において、前記貫通孔の小径側に前記電極材料を埋め込み、前記貫通孔の大径側に前記中空部を形成した半導体装置。
- 請求項3記載の半導体装置において、前記半導体基板の前記第1の面および前記第2の面のうち、前記貫通孔の小径側の面に前記素子を設けた半導体装置。
- 請求項1記載の半導体装置において、前記電極材料が銅を含む半導体装置。
- 第1の面およびその裏側の第2の面を有する半導体基板に素子を形成する工程と、
前記半導体基板にその厚さ方向に延びる貫通孔を形成する工程と、
前記貫通孔内の偏った位置に中空部が形成されるように前記貫通孔内の一部に電極材料を埋め込むことで貫通電極を形成する工程と、
前記中空部内に絶縁膜を埋め込む工程と、
を有する半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、前記貫通孔の側面に傾斜を形成する半導体装置の製造方法。
- 請求項7記載の半導体装置の製造方法において、前記貫通孔の小径側に前記電極材料を埋め込み、前記貫通孔の大径側に前記中空部を形成する半導体装置の製造方法。
- 請求項8記載の半導体装置の製造方法において、前記半導体基板の前記第1の面および前記第2の面のうち、前記貫通孔の小径側の面に前記素子を形成する工程を有する半導体装置の製造方法。
- 請求項6記載の半導体装置の製造方法において、前記電極材料が銅を含む半導体装置の製造方法。
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