JP2014517547A - 集積回路構造、集積回路、および堅牢なｔｓｖ構造を形成する方法 - Google Patents

集積回路構造、集積回路、および堅牢なｔｓｖ構造を形成する方法 Download PDF

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Abstract

【課題】集積回路内に熱機械的に信頼性がある銅の基板貫通ビア（ＴＳＶ）を形成する方法を提供する。
【解決手段】ＴＳＶは半導体基板を貫通して延在する環状トレンチを構成する。基板はトレンチの内側側壁および外側側壁を画定し、側壁は５ミクロン〜１０ミクロンの範囲内の距離だけ分離される。銅又は銅合金を含む導電性経路が、前記第１の誘電体層の上面から前記基板を貫通して前記トレンチ内に延在する。基板厚は６０ミクロン以下とすることができる。導電性経路に導通可能に接続されるインターコネクト・メタライゼーションを有する誘電体層が前記環状トレンチの上方に直接形成される。
【選択図】図３

Description

本発明は一般には集積回路内の基板貫通ビア（ＴＳＶ：through substrate via）に関し、より詳細には、垂直に積み重ねられた少なくとも２つの基板を有する３次元集積回路におけるＴＳＶに関する。
集積回路の性能および機能を改善し続けるために、産業界は最近になって、３次元（３Ｄ）スタッキング技術として一般的に知られている、半導体デバイス・チップを垂直に集積できるようにする技術を開発しつつある。積み重ねられた基板は完全なウエハまたは部分的なウエハとすることができ、各ウエハは通常複数のチップを有する。３Ｄスタックは、接合後にダイシングして、ユニットを切り離すことができ、各ユニットは垂直に接合された２つ以上のチップを有する。通常、半導体チップは、半導体基板上に構築された集積回路（例えば、プロセッサ、プログラマブル・デバイス、メモリ・デバイス等）の幾つかの層を含む。接合されたスタックの上層は、基板貫通インターコネクトまたはビア（ＴＳＶ）を利用して、スタックの底層に接続することができる。ＴＳＶの形成は、個別の課題として認識されている（例えば、Dukovic, et. al., Through-Silicon-Via Technology for 3D Integrationを参照されたい）。
数ある問題の中で特に、半導体基板を貫通して延在するビアは、一般的に高いアスペクト比を有する必要がある。基板の残りの部分を損傷することなく、そのような深い機構を形成し、その後、深い機構内に基板から電気的に絶縁された導電性経路を形成することは極めて難しい。基板に穴をエッチングし、その後、基板を非常に高い温度にさらすことが提案されており、それにより、露出した表面全体にわたって、信頼性のある絶縁層である酸化物層が形成される。そのような温度はＣＭＯＳ ＢＥＯＬ（バック・エンド・オブ・ライン（back-end-of-the-line））処理には適合しないので、そのように酸化物層を形成するのは、「ビア・ファースト」方式において、任意の半導体デバイス（ＦＥＯＬ）またはインターコネクト配線（ＢＥＯＬ）が形成される前に行われなければならない（Andry他による米国特許出願公開第２０１０／００３２７６４号を参照されたい）。ＴＳＶには、導電性の高さから銅が好ましい。しかしながら、「ビア・ファースト」方式は銅ビアを用いる場合に問題となる。なぜなら、基板内への銅マイグレーションの結果として、半導体デバイスが極めて損傷を受けやすいためである。
銅は、バック・エンドまたは「ビア・ミドル」処理とは相対的に相性はよいが、ＴＳＶの銅と周囲の材料との間の熱膨張の不一致が過剰な熱応力を生み出し、亀裂を引き起こす。Edelstein他による米国特許第７，２７６，７８７号（「‘７８７」）は、環状ＴＳＶを利用することによってこの問題に対処することを示唆する。具体的には、‘７８７は、大きな穴をエッチングし、その穴を充填することなく、側壁に一連の層（例えば、電気絶縁体、種々の障壁層、導電層および更なる分離層）を形成することを教示する。最後に、構造全体が基板のＣＴＥおよび弾性係数と厳密に一致する実効的なＣＴＥを有するように、基板に類似の熱特性を有するように選択された材料によって穴のコアを充填することができる。
しかしながら、環状銅ＴＳＶであっても、ＣＭＯＳ ＢＥＯＬ処理中に熱サイクルにかけるときに突出する傾向がある（Cho, “Technical Challenges in TSVIntegration”を参照されたい）。ＴＳＶによる突出は、上に重なるメタライゼーション層に応力を加え、内蔵されるいずれかのインターコネクト配線を弱めるか、または短絡する可能性がある。Ｃｈｏはインターコネクト・メタライゼーションの形成（ＢＥＯＬ）のためにプロセス温度にさらされることから生じる銅ＴＳＶの突出を示すＳＥＭ写真を提供する。そのような突出によって引き起こされる損傷が図１および図２に示される。図１は、固体ＴＳＶ１１０の銅コアがパッシベーション層１０２のＣＭＰ済み表面１０４の上方に突出しており、上に重なる層１２０を持ち上げ、その中に内蔵されるインターコネクト配線１２２に応力を加えることを示す。図２は、内部コアを貫通する亀裂１０５、および環状銅ＴＳＶ１３０の下内側角から生じる亀裂１０６を示す。Ｃｈｏは、ビアを最後に形成することによって、銅突出を最小限に抑えることを提言する。
「ビア・ラスト」処理は一般的に銅突出を回避するだけの十分に低い温度において進行するが、「ビア・ラスト」は全てのＢＥＯＬ層を通してＴＳＶフットプリント全体を消費し、プロセス統合およびチップ設計のための効率を著しく低下させる。ＢＥＯＬ処理中に形成することができる信頼性のある銅ＴＳＶを形成する技法を見つけられれば、非常に有利であろう。
米国特許出願公開第２０１０／００３２７６４号 米国特許第７，２７６，７８７号
Dukovic, et. al.,Through-Silicon-Via Technology for 3D Integration Cho, "TechnicalChallenges in TSV Integration"
本発明は、集積回路にＴＳＶ構造を形成する方法を提供する。
本発明の一態様では、ＴＳＶ構造が提供され、そのＴＳＶはＢＥＯＬ処理中に形成することができ、更なるＢＥＯＬ処理を施すことに耐えることができる。
本発明の一実施形態では、ＴＳＶを含む集積回路構造が提供される。その構造は、上面に形成される少なくとも１つの半導体デバイス、およびそのような上面上に堆積される第１の誘電体層を有する基板を含む。ＴＳＶは環状トレンチを構成し、その環状トレンチは基板および第１の誘電体層を貫通して延在し、基板はトレンチの内側側壁および外側側壁を画定し、それらの側壁は、５ミクロン〜１０ミクロンの範囲内の距離だけ分離される。銅および銅合金を含む導電性経路が、前記第１の誘電体層の上側面から前記基板を貫通して前記トレンチ内に延在し、トレンチは９０ミクロン以下の厚みを有することができる。導電性経路に導通可能に接続されるインターコネクト・メタライゼーションを有する第２の誘電体層が前記第１の誘電体層上に直接形成され、前記環状トレンチを覆う。トレンチの内径は４ミクロン〜９ミクロンの範囲内とすることができる。側壁分離は、５．５ミクロン〜９ミクロンの範囲内とすることができ、トレンチの内径は５ミクロン〜８ミクロンの範囲内とすることができる。側壁はわずかな傾斜を有することができ、その傾斜は前記上面に対して８５度〜９０度内とすることができ、８７度〜９０度の範囲であることが好ましい。導電性経路は、２ミクロンよりも大きな平均粒径を有することができる。０．４ミクロン〜１．５ミクロンの範囲内の厚みを有する誘電体ライナが導電性経路を基板から分離することができる。
本発明の一実施形態では、集積回路（ＩＣ）が提供され、その集積回路は、その上面に形成された少なくとも１つの半導体デバイスを有する半導体基板と、前記上面上にある第１の誘電体層とを含む。ＩＣは更に、第１の誘電体層の上側面から基板の底面まで延在する環状トレンチを含み、そのような環状トレンチは、前記上面において５ミクロン〜８ミクロンの直径を有する基板コアを画定する内側側壁を有し、内側側壁は、前記上面に対して８５度〜９０度だけ傾けられる。ＩＣは環状トレンチ内に導電性経路を含み、導電性経路は誘電体ライナによって前記半導体基板から分離される。ＩＣは、前記少なくとも１つの半導体デバイスに導通可能に接続されるインターコネクト・メタライゼーションを含み、環状トレンチを覆う第２の誘電体層を含む。複数の実施形態において、導電性経路は銅または銅合金を含み、半導体基板は単結晶シリコンを含む。誘電体ライナは、トレンチの底部付近において、上面付近の厚みの少なくとも５０％の厚みを有することができる。誘電体ライナはＳＡＣＶＤおよびＰＥＣＶＤの組み合わせによって形成することができ、５以下の誘電率、すなわち、ｋ値を有することができる。
本発明の別の実施形態によれば、堅牢なＴＳＶ構造を形成する方法が提供される。その方法は、基板内に環状トレンチを形成するステップを含み、基板はその上面に形成された少なくとも１つの半導体デバイスを含み、トレンチは、１０ミクロン未満だけ分離され９０ミクロン以下の深さまで延在する内側側壁および外側側壁を有する。その方法は、前記内側側壁および前記外側側壁を共形誘電体ライナで裏打ちするステップと、前記トレンチを銅または銅合金を含む導電性材料で充填するステップと、前記充填されたトレンチを、少なくとも２０分間、３５０℃より高い温度でアニールするステップとを含む。アニールは、３５０℃〜４３０℃の温度において進められ、１時間以上にわたって続くことができる。その方法の実施形態は、前記上面にわたって配置される少なくとも１つのＢＥＯＬ層を貫通して環状トレンチを形成することと、少なくとも１つのＢＥＯＬ層上に、かつ前記環状トレンチの上方に第２のＢＥＯＬ層を形成することとを含むことができる。その方法は、基板の裏面を薄厚化して、前記充填されたトレンチの前記導電性材料を露出させるステップを更に含むことができる。
例示的な実施形態は、機構および動作方法のいずれに関しても、添付の図面とともに取り上げられる以下の詳細な説明を参照することによって最も良く理解することができる。
ＣＭＯＳ処理が施された従来のＴＳＶによって引き起こされる損傷を示す図である。 ＣＭＯＳ処理が施された従来のＴＳＶによって引き起こされる損傷を示す図である。 本開示による環状ＴＳＶの垂直断面図である。 本開示によるＴＳＶの詳細図である。 図３のＴＳＶのＡＡにおける断面図である。 本開示によるＴＳＶの詳細図である。
本開示は、熱機械的に信頼性がある銅ＴＳＶ、およびＢＥＯＬ処理中にそのようなＴＳＶを形成する技法を提供し、ここで添付の図面を参照しながら詳細に説明される。種々の実施形態にわたって類似の参照番号は類似の要素を指すことに留意されたい。図面は必ずしも縮尺通りに描かれていない。
層、領域または基板のような要素が別の要素「上に」、またはその「上方に」あると言われるとき、その要素は他の要素上に直接存在することができるか、または介在する要素が存在する場合もあることは理解されよう。対照的に、或る要素が別の要素「上に直接存在する」またはその「上方に直接存在する」と言われるとき、介在する要素は存在しない。また、或る要素が別の要素に「接続される」または「接合される」と言われるとき、その要素は、他の要素に直接接続するか、もしくは接合することができるか、または介在する要素が存在する場合があることは理解されよう。対照的に、或る要素が別の要素に「直接接続される」か、または「直接接合される」と言われるとき、介在する要素は存在しない。
言及されたように、本発明はＴＳＶ構造と、その信頼性のある形成方法とを特定し、その構造は、周囲の材料に亀裂を生じることなく、ＣＭＯＳ ＢＥＯＬ熱サイクルに耐えることができ、それにより、信頼性のある３Ｄ集積回路を提供することができる。
ここで図３を参照すると、初期厚２０２を有する半導体基板２０１が示される。１つまたは複数の半導体デバイス（図示せず）を基板の上面２１１内および上面２１１上に形成することができる。１つまたは複数の誘電体層２１０を上面２１１の上方に堆積することができる。従来のバック・エンド対応のリソグラフィおよびエッチングを利用して、誘電体層２１０を貫通し、上面２１１を貫通して、基板２０１の中まで延在する環状トレンチ２３０を形成することができる。典型的には、トレンチ２３０は、異方性反応性イオン・エッチング・ステップとポリマー堆積ステップとを交互に行うことによって進められるボッシュ・エッチングによって形成されるが、本発明はそのようには限定されない。環状トレンチ２３０は、この時点では、その底端において別の機構と接触しないので、「ブラインド・ビア」と呼ぶことができる。
本明細書において基板は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体のような任意の半導体を含むことができる。これらの記載されたタイプの半導電性材料に加えて、本発明は、半導体基板が、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような層状半導体である場合も考慮する。更に、基板２０１は、単結晶、多結晶、非晶質とすることができるか、または単結晶部分、多結晶部分および非晶質部分のうちの少なくとも２つの組み合わせを有することができる。好ましい実施形態では、基板２０１は単結晶シリコン部分を含む。
誘電体層２１０は、半導体基板上に直接配置される、例えば、ＳｉＯ２を含むパッシベーション層を含むことができる。場合によっては、誘電体層２１０は、パッシベーション層の上方に配置される、誘電体材料および導電性材料の組み合わせ２１２、例えば、多層化されたインターコネクト構造の１つまたは複数のＢＥＯＬインターコネクトレベルを含む、１つまたは複数の付加層を含むことができる。誘電体層２１０は、有機絶縁体（例えば、ポリイミド）、無機絶縁体（例えば、窒化シリコンまたは二酸化シリコン）、ＳｉＬＫ（ＴＭ）、ドープまたは非ドープケイ酸塩ガラス、有機ケイ酸塩ガラス、ＢＬｏＫ（ＴＭ）、ＮＢＬｏＫ（ＴＭ）のような低ｋ誘電体、熱硬化性ポリアリーレン・エーテル（化学結合、縮合環、または、例えば、酸素、硫黄、スルホン、スルホキシド、カルボニル等の不活性連結基によって互いに連結されるアリール部分または不活性置換アリール部分を指している）、または基板上に堆積もしくは形成することができる任意の他のタイプの誘電体材料のような、当該技術分野において既知の任意の誘電体材料のうちの１つまたはそれらの組み合わせによって形成することができる。複数の実施形態において、誘電体材料は５以下のｋ値を有する。
図３を再び参照すると、環状トレンチ２３０の長さ２０４は基板２０１の初期厚２０２よりも短い。長さ２０４は９０ミクロン未満とすることができ、６０ミクロン以下の範囲内にあることが好ましい。上面２１１において、環状トレンチの幅２０３、すなわち、内側側壁２０６および外側側壁２０５の分離は、５ミクロン〜１０ミクロンの範囲内にある。上面２１１における環状トレンチの内側側壁および外側側壁は、５．５ミクロン〜９ミクロンの範囲内の距離だけ分離されることが好ましい。
環状トレンチ２３０を形成するエッチング・プロセスは、名目的には真っすぐな側壁を形成することができるが、側壁は実際には波形の輪郭を有する場合があり、各「波形部分」はボッシュ・プロセスの単一のエッチング／ポリマー堆積サイクルに対応する。側壁表面に沿った高さ変動または「粗さ」は０ミクロン〜０．５ミクロンのような最低限の大きさであることが好ましい。より詳細には、単一の波形部分の所与の垂直長「Ｓ」の場合に、トレンチの幅は、１０パーセント未満、すなわち、０．２×Ｓ以下だけ異なる（両方の側壁において１０パーセントばらつくことを考慮に入れる）。側壁は上面２１１に対して垂直にすることができるか、またはわずかに傾けることができる。図４を参照すると、側壁２０５および２０６は、概ね平坦な上面２１１に対して同じ傾斜を有することができるが、２０５および２０６が同じ傾斜を有する必要はない。各側壁および上面２１１は、８７度〜９０度の範囲内の角度２０８を形成することが好ましい。本発明の実施形態によれば、側壁２０５および２０６は、環状ビア２３０が深さとともに細くなるように、トレンチの中心に向かって角度を成す。
図５は図３のＡＡにおける断面図である。環状トレンチ２３０は内側基板コアを画定し、内側基板コアは、コアが概ね円筒形の形状を構成するように円形断面を有することができる。上面２１１における基板コアの直径２０９は、４ミクロン〜９ミクロンの範囲内にあることができ、５ミクロン〜８ミクロンの範囲内にあることが好ましい。上面２１１における環状トレンチ２３０の外径２１９は、１８ミクロン〜２５ミクロンの範囲内にあることができ、１９ミクロン〜２３ミクロンの範囲内にあることが好ましい。
層２３２の拡大図が図６に示される。層２３２は絶縁性ライナ２３３を含み、拡散を防ぐ等の種々の機能のための幾つかの他の層も含むことができる。絶縁性ライナ２３３は高い共形性（conformality）を有することができ、例えば、ＳｉＯ２の準大気圧ＣＶＤ（ＳＡＣＶＤ：sub-atmospheric CVD）堆積によって、または流動可能酸化物の堆積によって形成することができる。或る特定の実施形態では、絶縁層２３３は第１の端部（または上端）「Ｔ」において０．４ミクロン〜１．５ミクロンの厚みである。上面２１１に隣接する側壁上の厚みに対する遠方端部「Ｒ」に隣接する側壁上の厚みが、少なくとも５０％であるか、または６５％〜１００％であるように、環状トレンチ２３０の側壁上に絶縁性ライナ２３３を形成することができる。複数の実施形態において、絶縁性ライナ２３３は５以下のｋ値を有することができる。
誘電体キャップ２３４を形成して、絶縁性ライナ２３３を保護することができる。複数の実施形態において、酸化物キャップ２３４は、トレンチ２３０内の絶縁性ライナ２３３を完全に覆うように形成することができる。キャップ層２３４は、プラズマＣＶＤ（ＰＥＣＶＤ）によって、上面２１１に隣接する側壁上で測定して１０００オングストローム〜５０００オングストロームの呼び厚さ（nominal thickness）まで、遠方端部では、呼び厚さの少なくとも１５％、または２０パーセント〜３０パーセントの範囲内の厚みまで形成することができる。
層２３２は１つまたは複数の障壁層または接着層２３５を含むことができる。障壁層は、導電性材料がそこを通って拡散するのを防ぐための障壁としての役割を果たすことができる、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮまたは任意の他の材料を含むことができる。導電性ＴＳＶコア（例えば、銅）および絶縁性ライナ２３３の材料に基づいて、実際の障壁材料を選択することができる。特定の実施形態では、障壁２３５は、２０オングストローム〜約５００オングストロームの厚みでＴａ／ＴａＮを堆積することによって形成することができ、更に典型的な厚みは約５０オングストローム〜約２００オングストロームである。拡散障壁は、プラズマＣＶＤ（ＰＥＣＶＤ）、ＡＬＤ、ＰＶＤ、スパッタリング、化学溶液堆積またはめっきのような既知の方法によって形成することができる。めっきの場合、層２３２はシード層２３６も含むことになる。銅ＴＳＶの場合、シード層２３６は、従来のプロセス、例えば、ＰＶＤまたはＡＬＤによって、１０００オングストローム〜９０００オングストロームの範囲内の厚みまで、または１５００オングストローム〜８０００オングストロームの範囲内の厚みまで形成することができる。
NovellusまたはNexxから市販されている無ボイド充填プロセス（void-free fill process）を用いて、ＴＳＶを銅で充填することができる。導電性充填物は、銅もしくは任意の他の導電性材料、少なくとも１つの導電性金属を含む合金、導電性金属シリサイドまたはそれらの組み合わせを含むことができる。導電性材料は、Ｃｕ、ＷまたはＡｌのような導電性金属であることが好ましく、本発明ではＣｕまたはＣｕ合金（ＡｌＣｕ等）であることが非常に好ましい。結果として余分な表層（over burden）が最小限になるように、充填プロセスを制御できる。場合によっては、余分な表層は化学ウエット・エッチングを用いて約２ミクロン以下まで低減することができる。
その後、その構造をアニールして、平均粒径を２ミクロンより大きな値まで、または３ミクロン〜５ミクロンの範囲内のサイズまで高める。そのアニールは３００℃より高い温度において進めることができる。その構造は、１５分よりも長い時間にわたって、または２０分〜１２０分の範囲にわたって、高い温度に維持することができる。幾つかの実施形態では、その構造は、少なくとも５０分間、３３５℃〜４１０℃の範囲内に維持される。その構造は、２０分〜１００分間、３５０℃〜４３０℃の範囲に維持することができる。
アニール後に、残りの余分な表層を除去することができる。通常、余分な表層は、ＣＭＰと、その後の研磨によって除去される。場合によっては、ＴＳＶの上端にわたる従来のＢＥＯＬ処理によって、更なるＢＥＯＬ層を形成することができる。上側に、ウエハを取り扱うことができるようにする構造を取り付けることができる。ＴＳＶの底端が露出するように、背面を６０ミクロン〜９０ミクロン以下の厚みまで研削またはエッチングすることができ、その後、所望により、例えば、パッシベーションおよびコンタクト・パッドを含む、ＴＳＶへの背面接続を形成することができる。
配線可能性（wireability）が最大になるように、プロセスの複雑さを最小限に抑えながら、環状銅めっきＴＳＶが集積された。１００ミクロン未満の深さで、最小ピッチが５０ミクロンであり、概ね垂直な側壁を有するブラインド・ビアがボッシュ・プロセスによって形成された。絶縁のために、ＴＳＶの底部において優れた被覆性を有する、堆積された共形酸化物が用いられた。障壁およびシード層のためにスパッタ堆積が用いられ、その後、ボトムアップ・プロセスにおいて、無ボイド銅めっき、アニールおよびＣＭＰを実施し、最小限のめっきされた余分な表層を除去した。厚い銅配線レベルは、ＴＳＶで観測されるより低い電圧降下を利用するが、結果として更に弓状に曲がる。主要なビア・レベルにおいて、高い圧縮性のＩＬＤ薄膜を組み込むプロセスを用いて、大きくなった湾曲を補償した。完成したウエハをガラス・ハンドラに接合して、研削、研磨、ＲＩＥによって薄厚化した。ＰＥＣＶＤ酸化物／窒化物が堆積された。ＣＭＰによってＴＳＶ金属を露出させた後に、銅が電着（electrodeposit）され、背面再分配レベルが画定された。ウエハがダイシングされ、ダイレベルＣ４接合を用いて有機積層板上に組み付けられた。信頼性試験が実行された。薄い（＜１０００オングストローム）ＳｉＮキャップ（上側）層は、３９９℃均熱（soak）後に無傷のままであった。ＩＬＤ損傷試験では、５００サイクルにわたる−６５℃〜１５０℃の熱サイクル後に、配線レベル間の漏れに変化は見られなかった。熱サイクルは、ＴＳＶ抵抗、またはＴＳＶに隣接するデバイスの機能の劣化も示さなかった。
本発明はその好ましい実施形態に関連して詳細に図示および説明されてきたが、本発明の精神および範囲から逸脱することなく、形態および細部において上記の変更および他の変更を加えることができることは当業者には理解されよう。それゆえ、本発明は説明および図示されたのと全く同じ形態および細部に限定されるのではなく、添付の特許請求の範囲に含まれることが意図されている。

Claims (10)

  1. 上面に形成される少なくとも１つの半導体デバイス、および前記上面にわたって堆積される第１の誘電体層を有する基板と、
    前記第１の誘電体層を貫通し、前記基板を貫通して延在する環状トレンチであって、前記基板は前記トレンチの内側側壁および外側側壁を構成し、前記内側側壁および前記外側側壁は５ミクロン〜１０ミクロンの範囲内の距離だけ分離される、環状トレンチと、
    前記トレンチ内にあり、前記第１の誘電体層の上側面から前記基板を貫通して延在する導電性経路であって、銅または銅合金を含む導電性経路と、
    インターコネクト・メタライゼーションを含む第２の誘電体層であって、前記インターコネクト・メタライゼーションは前記導電性経路に導通可能に接続され、前記第２の誘電体層は前記第１の誘電体層上に直接形成され前記環状トレンチを覆う、第２の誘電体層と
    を備える、集積回路構造。
  2. 前記内側側壁および前記外側側壁は５．５ミクロン〜９ミクロンの範囲内の距離だけ分離され、前記直径は５ミクロン〜８ミクロンの範囲内にある、請求項１に記載の集積回路構造。
  3. 前記内側側壁および前記外側側壁は前記上面に対して８５度〜９０度内の角度で傾斜する、請求項１に記載の集積回路構造。
  4. 前記導電性経路は２ミクロンより大きな平均粒径を有する、請求項１に記載の集積回路構造。
  5. 上面に形成された少なくとも１つの半導体デバイスを有する半導体基板と、
    前記半導体基板の前記上面から底面まで延在する環状トレンチであって、前記環状トレンチは、前記半導体基板からなるコアを画定する内側側壁を有し、前記コアは前記上面において５ミクロン〜８ミクロンの直径を有し、前記内側側壁は前記上面に対して８７度〜９０度に傾けられる、環状トレンチと、
    前記環状トレンチ内の導電性経路であって、前記半導体基板から誘電体ライナによって分離される導電性経路と、
    前記少なくとも１つの半導体デバイスに導通可能に接続されるインターコネクト・メタライゼーションを含む誘電体層であって、前記環状トレンチを覆う誘電体層と
    を備える、集積回路。
  6. 前記導電性経路は銅または銅合金を含み、
    前記半導体基板は単結晶シリコンを含み、
    前記誘電体ライナは前記内側側壁上に厚みを有し、前記底面付近の前記厚みは前記上面における前記厚みの少なくとも５０％である、請求項５に記載の集積回路。
  7. 前記環状トレンチの外径は、前記上面において１９ミクロン〜２３ミクロンである、請求項５に記載の集積回路。
  8. 基板内に環状トレンチを形成するステップであって、前記基板はその上面に形成された少なくとも１つの半導体デバイスを有し、前記トレンチは、１０ミクロン未満だけ分離され９０ミクロン以下の深さまで延在する内側側壁および外側側壁を有する、形成するステップと、
    前記内側側壁および前記外側側壁を共形誘電体ライナで裏打ちするステップと、
    前記トレンチを銅または銅合金を含む導電性材料で充填するステップと、
    前記充填されたトレンチを、少なくとも２０分間、３５０℃よりも高い温度でアニールするステップと
    を含む、堅牢なＴＳＶ構造を形成する方法。
  9. 前記基板の背面を薄厚化して、前記充填されたトレンチの前記導電性材料を露出させるステップを更に含む、請求項８に記載の方法。
  10. 前記側壁は１０パーセント未満の粗さを有する波形の輪郭を有する、請求項８に記載の方法。
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