JP2008135553A - 基板積層方法及び基板が積層された半導体装置 - Google Patents

Abstract

【課題】 基板を積層する際に、基板の反りを抑制し、基板の取り扱いを容易にすることが可能な基板積層方法を提供する。
【解決手段】 （ａ）主表面に電子回路が形成された第１及び第２の基板(10,40)を準備する。（ｂ）第１及び第２の基板の各々の主表面に複数の凹部(20,41)を形成する。第１及び第２の基板を、その主表面同士が対向するように配置したとき、一方の基板の凹部と、他方の基板の凹部とが対向するように、該凹部が形成されている。（ｃ）第１及び第２の基板の各々の凹部内に導電材料を充填することにより、該導電材料からなる貫通電極(15,46)を形成する。（ｄ）第１及び第２の基板を、その主表面同士が対向するように配置し、相互に対向する凹部内の貫通電極同士を電気的に接続し、第２の基板を第１の基板に装着する。（ｅ）第２の基板を、その主表面とは反対側の背面から、該第２の基板に形成された凹部内の貫通電極が露出するまで削って薄化する。
【選択図】 図２−３

Description

本発明は、基板積層方法及び基板が積層された半導体装置に関し、特に各基板を貫通する貫通電極を用いて厚さ方向の電気的接続を行う基板積層方法、及びその積層方法に適した半導体装置に関する。

近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステムインパッケージ（ＳＩＰ）が注目されており、種々の実装構造が提案されている。特に、半導体チップを３次元的に積層し、大幅な小型化を達成することができる積層型パッケージの開発が盛んに進められている。半導体チップ同士を電気的に接続する手法として、既存のワイヤボンディングによる接続方法、及びチップ内部に形成された貫通電極を用いた接続方法が提案されている。

ワイヤボンディングによる接続は、ワイヤの引き回し自由度が高いため、既存の複数の半導体チップの電気的接続を短時間で実現するのに有効な手法である。ところが、ワイヤボンディングによる接続では、半導体チップの電極は、配線により、一旦、実装基板上のパッドに接続され、そこから、他の配線により、他の半導体チップの電極に接続される。このため、半導体チップ間を接続する配線が長くなってしまう。これにより、半導体チップ間のインダクタンスが増加し、電気信号の高速伝送が困難になる。さらに実装基板上の配線密度が非常に高くなってしまい、歩留まりが低下してしまう。

下記の特許文献１に開示された貫通電極の形成方法について説明する。集積回路及び多層配線が形成された半導体チップの、集積回路が形成された表面に、凹部を形成する。この凹部内に導電部材を充填した後、半導体チップを背面から研削することにより、凹部内の導電部材を背面に露出させる。これにより、半導体チップを貫通する貫通電極が形成される。

下記の特許文献２に開示された貫通電極の形成方法について説明する。レーザ照射によって、半導体チップに貫通孔を形成する。無電解Ｐｄめっきにより、この貫通孔の内面にＰｄ膜を形成する。その後、半導体チップを、溶融した半田液に浸漬させることにより、貫通孔内に半田を充填する。

下記の特許文献３に開示された半導体チップのスタック方法について説明する。複数のチップ搭載領域が画定された半導体基板の各チップ搭載領域上に、複数のチップをスタックする。その後、スタックされたチップを封止剤で封止する。封止した後、チップ搭載領域の境界線に沿って半導体基板を切断し、複数のチップに分離する。

下記の特許文献４に開示された貫通電極の形成方法について説明する。半導体基板の素子形成面に複数の凹部を形成し、凹部内に導電部材を充填する。素子形成面上に多層配線を形成する。多層配線の上に、柱状のポスト電極を形成する。その後、ポスト電極を樹脂膜で覆う。樹脂膜の表層部を除去することにより、ポスト電極を露出させる。さらに、半導体基板を背面から研削し、凹部内の導電部材を背面に露出させる。これにより、基板の一方の表面には凹部内に充填された導電部材が露出し、他方の表面には、ポスト電極が露出する。

下記の特許文献５に開示された半導体チップのスタック方法について説明する。半導体チップの裏面を研削して薄型化する。素子形成面の電極部に相当する裏面の位置に、ドライエッチングにより、表面電極まで達する穴を形成する。この穴の内面をめっきする。別の半導体チップに形成されている金属製バンプをこの穴に挿入し、金属製バンプを変形させて幾何学的にかしめて、金属製バンプと表面電極とを電気的に接続する。

特開平１１−２５１３１６号公報 特開２０００−２６０９３４号公報 特開２００５−５１１５０号公報 特開２００５−１３６１８７号公報 特開２００５−３４０３８９号公報

従来の基板積層方法では、各基板を積層する前に、貫通電極等を形成するために基板を薄型化していた。基板を薄くすると、反りが発生しやすくなり、取り扱いに不便である。特許文献４に開示された発明においては、半導体基板を研削する前に、ポスト電極を覆う樹脂膜を形成して基板の補強を行っているが、この樹脂膜が反りの原因になる。

本発明の目的は、基板を積層する際に、基板の反りを抑制し、基板の取り扱いを容易にすることが可能な基板積層方法を提供することである。本発明の他の目的は、この積層方法で製造される半導体装置を提供することである。

本発明の一観点によると、
（ａ）主表面に電子回路が形成された第１及び第２の基板を準備する工程と、
（ｂ）前記第１及び第２の基板の各々の主表面に複数の凹部を形成する工程であって、該第１及び第２の基板を、その主表面同士が対向するように配置したとき、一方の基板の凹部と、他方の基板の凹部とが対向するように、該凹部を形成する工程と、
（ｃ）前記第１及び第２の基板の各々の凹部内に導電材料を充填することにより、該導電材料からなる貫通電極を形成する工程と、
（ｄ）前記第１及び第２の基板を、その主表面同士が対向するように配置し、相互に対向する凹部内の貫通電極同士を電気的に接続し、第２の基板を第１の基板に装着する工程と、
（ｅ）前記第２の基板を、その主表面とは反対側の背面から、該第２の基板に形成された凹部内の貫通電極が露出するまで削って薄化する工程と
を有する基板積層方法が提供される。

工程ｅの後に、さらに、（ｆ）前記第１の基板を、その主表面とは反対側の背面から、該基板に形成された凹部内の電極が露出するまで削って薄化する工程を実施してもよい。

前記第２の基板は、チップ単位に分割された基板であり、前記第１の基板は、チップに分割される前の複数のチップを含む基板であり、前記工程ｄにおいて、前記第１の基板の主表面上に、複数の第２の基板を装着し、前記工程ｆの後に、前記第１の基板を複数のチップに分割してもよい。

前記工程ｄと工程ｅとの間に、前記第２の基板を覆うように、前記第１の基板の主表面上に、絶縁性の皮膜を形成し、前記工程ｅにおいて、前記皮膜とともに、前記第２の基板を薄化することが好ましい。

本発明の他の観点によると、
主表面上に電子回路が形成された第１の基板と、
前記第１の基板を貫通する複数の第１の貫通電極と、
主表面上に電子回路が形成され、該主表面が前記第１の基板の主表面に、間隙を隔てて対向するように配置された第２の基板と、
前記第２の基板を貫通し、前記第１の貫通電極と対応する位置に形成された複数の第２の貫通電極と、
前記第１の基板と第２の基板との間において、前記第１の貫通電極と、それに対応する第２の貫通電極とを電気的に接続する接続部材と、
前記第２の基板を第１の基板に固定する固定部材と
を有する半導体装置が提供される。

本発明の他の観点によると、
実装面に複数のパッドが形成された実装基板と、
前記実装基板の実装面上に積み重ねられた複数の２層基板と
を有し、
該２層基板は、上記第１の基板と第２の基板とが積層された構造を有し、
２層基板の各々の第１及び第２の貫通電極のうち下側の貫通電極が、当該２層基板の下に配置された他の２層基板の上側の貫通電極に電気的に接続され、当該２層基板の上側の貫通電極が、当該２層基板の上に配置された他の２層基板の下側の貫通電極に電気的に接続され、最下層の２層基板の下側の貫通電極が、前記実装基板の実装面上のパッドに電気的に接続されている３次元実装された半導体装置が提供される。

２枚の基板の積層した後に、少なくとも一方の基板を薄化するため、基板の反りを抑制することができる。また、薄化後もある程度の厚さを有するため、取り扱いに便利である。特に、皮膜で補強した後に薄化処理を行うと、薄化後も十分な機械的強度を維持することができる。また、基板研削時に、２枚の基板の接合部分に与えられるダメージを軽減することができる。

図１Ａに、実施例による基板積層方法で使用される半導体ウエハの平面図を示す。円形の半導体基板１０の縁にノッチ１１が形成されている。半導体基板１０の素子形成面に、正方格子状のスクライブライン１２が画定されている。スクライブライン１２により、半導体基板１０の素子形成面が正方形のチップ領域１３に区画される。なお、チップ領域１３は、長方形の場合もある。チップ領域１３内に、能動素子、受動素子、及び配線等を含む電子回路が形成されている。

図１Ｂに、１つのチップ領域１３の概略平面図を示す。スクライブライン１２で画定されたチップ領域１３の外周よりもやや内側に、外周に沿って配列した複数の貫通電極１５が配置されている。貫通電極の配置されていない内部の領域に、電子回路が形成されている。貫通電極１５は、チップ領域１３内の電子回路に接続されている。なお、貫通電極１５は、チップ領域１３の外周に沿って配置してもよいし、チップ領域１３内に２次元的に分散させてもよい。チップ領域１３内に２次元的に分散させる場合には、電子回路は、貫通電極１５の配置されていない領域に形成される。

次に、図２Ａ〜図３Ｉを参照して、実施例による基板積層方法について説明する。図２Ａ〜図２Ｋは、図１Ｂに示した一点鎖線２−２における断面に対応する。

図２Ａに示す半導体からなる第１の基板の主表面１０Ａ上に、トランジスタ等の能動素子、キャパシタや抵抗等の受動素子、及び多層配線等を含む電子回路が形成されている。この電子回路は、周知のフォトリソグラフィ、エッチング、成膜、イオン注入、化学機械研磨（ＣＭＰ）等を用いて形成することができる。

図２Ｂに示すように、第１の基板１０の主表面１０Ａに複数の凹部２０を形成する。凹部２０は、図１Ｂに示した貫通電極１５の位置に配置される。凹部２０の内面を絶縁膜２１で覆う。さらに、凹部２０内に貫通電極１５を充填する。以下、図３Ａ〜図３Ｉを参照して、貫通電極１５を形成するまでの工程を、より詳細に説明する。

図３Ａに示すように、第１の基板１０の表面上に素子分離絶縁膜３０が形成され、活性領域が画定されている。活性領域内に、ＭＯＳトランジスタやバイポーラトランジスタ等の能動素子３１が形成されている。素子分離絶縁膜３０及び能動素子３１の上に、多層配線層３２が形成されている。多層配線層３２は、複数の配線層を含み、例えばダマシン法等により形成される。多層配線層３２の表面の一部の領域上に、電極１４が形成されている。電極１４は、多層配線層３２内に形成された配線やプラグ等を介して、能動素子３１に接続されている。

多層配線層３２の上に、電極１４を覆うように、酸化シリコンまたは窒化シリコンからなる絶縁膜１６が形成されている。この絶縁膜１６に、電極１４を露出させる開口が形成されている。絶縁膜１６の上に、Ｃｕ、Ａｌ等からなる厚さ１μｍ〜１０μｍの配線１７が形成されている。配線１７は、絶縁膜１６に形成された開口内を経由して電極１４に接続されている。配線１７を覆うように、絶縁膜１６の上に、ポリイミド等の樹脂からなる厚さ１ｍ〜１０μｍのカバー膜１８が形成されている。カバー膜１８に、配線１７の一部を露出させる開口１８Ａが形成されている。

カバー膜１８の上に、レジスト膜１９を形成し、このレジスト膜１９に、図１Ｂに示した貫通電極１５に対応する開口１９Ａを形成する。配線１７及びカバー膜１８は、開口１９Ａの形成される領域には配置されておらず、開口１９Ａの底面に絶縁膜１６が露出する。カバー膜１８に形成された開口１８Ａは、開口１９Ａの近傍に配置されている。

図３Ｂに示すように、レジスト膜１９をエッチングマスクとして、絶縁膜１６、多層配線層３２、素子分離絶縁膜３０をエッチングし、さらに第１の基板１０を、その厚さ方向の途中までエッチングする。このエッチングには、例えばフッ素系または塩素系のガスを用いたドライエッチングが適用される。なお、高速なエッチングが可能な誘導結合プラズマを用いた反応性イオンエッチングを適用することがより好ましい。これにより凹部２０が形成される。凹部２０の深さは、例えば５０μｍ〜２００μｍとする。なお、レーザビームを入射させることにより凹部２０を形成することも可能である。

図３Ｃに示すように、凹部２０の内面を絶縁膜２１で覆う。絶縁膜２１は、例えば酸化シリコンや窒化シリコンで形成される。なお、レジスト膜１９の表面も絶縁膜２１で被覆される。絶縁膜２１を形成した後、レジスト膜１９を、その表面を被覆している絶縁膜２１と共に除去する。

図３Ｄに示すように、カバー膜１８が露出すると共に、開口１８Ａの底面に配線１７が露出する。凹部２０の内面には、絶縁膜２１が残る。

図３Ｅに示すように、凹部２０の内面及び基板上面を、Ｃｕ等からなるシード層２３で覆う。シード層２３は、スパッタリングまたは化学気相成長（ＣＶＤ）等で形成することができる。

図３Ｆに示すように、レジスト膜２５を形成し、このレジスト膜２５に、平面視において凹部２０を内包する開口２５Ａを形成する。開口２５Ａは、カバー膜１８に形成された開口１８Ａが、開口２５Ａの内側に配置されるような大きさとする。開口２５Ａ内にはシード層２３が露出している。

図３Ｇに示すように、開口２５Ａ内に露出したシード層２３を電極として、Ｃｕを電解めっきする。これにより、凹部２０内にＣｕが充填されるとともに、凹部２０の周囲の露出したシード層２３上にもＣｕが堆積し、導電部材２６が形成される。

図３Ｈに示すように、レジスト膜２５を除去し、シード層２３を露出させる。図３Ｉに示すように、導電部材２６が形成されていない領域のシード層２３をエッチングしてカバー膜１８を露出させる。エッチャントとして、例えば、硫酸と過酸化水素水との混合液を用いることができる。このとき、導電部材２６の表層部も薄くエッチングされる。凹部２０内、及びその周囲の表面上に、シード層２３及び導電部材２６からなる貫通電極１５が残る。貫通電極１５は、カバー膜１８に形成された開口１８Ａ内を経由して配線１７に接続されている。

ここまでの工程で、図２Ｂに示した貫通電極１５が形成される。図２Ｂでは、図３Ｉに示した能動素子３１、多層配線層３２、及び配線１７等が省略されている。図３Ｇでは、凹部２０内が導電部材２６で完全に埋め尽くされている場合を示したが、凹部２０内は、必ずしも完全に埋め尽くされる必要は無い。導電部材２６の上面に、凹部２０内まで侵入する窪みが残っていてもよい。窪みが残っている場合には、この窪み内に樹脂を充填することが好ましい。また、シード層２３の形成や、めっきによる導電部材２６の形成に代えて、銀ペースト等の導電ペーストを凹部２０内に充填してもよい。

図２Ｃに示すように、第１の基板１０とは異なる第２の基板４０に、凹部４１を形成し、凹部４１内を絶縁膜４５で覆った後、凹部４１内に貫通電極４６を充填する。凹部４１、絶縁膜４５、及び貫通電極４６等は、図２Ａ、図２Ｂ、及び図３Ａ〜図３Ｉを参照して説明した第１の基板１０に貫通電極１５を形成する方法と同一の方法で形成される。第２の基板４０の、凹部４１が形成された主表面にも、電子回路が形成されている。

貫通電極４６の上面に、印刷技術を用いてフラックスを塗布する。さらに、半田ボールを搭載した後、リフローさせることにより、貫通電極４６の上に、半田ボール等からなるバンプ４８を形成する。

図２Ｄに示すように、第２の基板４０をスクライブラインにそって切断し、チップ単位に分割する。

図２Ｅに示すように、第１の基板１０の一つのチップ領域上に、第２の基板４０の主表面が対向するように載置する。この状態で、第２の基板４０に形成された貫通電極４６上のバンプ４８が、第１の基板１０に形成された対応する貫通電極１５に接触する。バンプ４８を加熱して、貫通電極１５と４６とをバンプ４８を介して接合する。第１の基板１０の他のチップ領域上にも、同様に、第２の基板４０を搭載する。

図２Ｆに示すように、第１の基板１０と第２の基板４０との間の間隙内に、エポキシ樹脂等の液状樹脂を充填し、その後、樹脂を硬化させる。これにより、間隙内にアンダーフィル５０が形成される。

図２Ｇに示すように、第２の基板４０を覆うように、第１の基板１０の上に樹脂皮膜５３を形成する。樹脂皮膜５３として、例えば、日立化成工業株式会社製の樹脂シート材ＡＳ−ＺＩＩを用いることができる。この樹脂シート材を基板上に積層して真空プレスし、１８０℃で１時間加熱することにより、樹脂皮膜５３が得られる。その他、エポキシ樹脂、ポリイミド、フェノール樹脂等の耐熱性樹脂中に、シリカ、アルミナ等の無機フィラーが含有された封止樹脂で樹脂皮膜５３を形成してもよい。また、他の絶縁性材料からなる皮膜を形成してもよい。樹脂皮膜５３を形成した後、樹脂皮膜５３及び第２の基板４０を、第２の基板４０の主表面とは反対側の背面から、砥石を用いて研削する。なお、砥石を用いた研削に代えて、研磨またはエッチングを行ってもよい。または、貫通電極４６が露出する直前で研削を停止し、その後、エッチングによって貫通電極４６を露出させてもよい。

図２Ｈに示すように、研削により、第２の基板４０が薄くなり、貫通電極４６が背面側に露出する。薄くなった第２の基板４０の厚さは、例えば１０μｍ〜２００μｍである。第２の基板４０の背面と、樹脂皮膜５３の表面とにより、平坦な表面が得られる。第２の基板４０を樹脂皮膜５３と同時に研削することにより、第１の基板１０と第２の基板４０との接続部分、すなわちバンプ４８に与えるダメージを軽減することができる。

図２Ｉに示すように、第１の基板１０の背面を研削して薄くする。研削時には、第２の基板４０の背面側の表面を、保護テープ等で石英ガラスからなる支持基板に接着した状態で行う。研削後の第１の基板１０の厚さは、例えば１０μｍ〜２００μｍである。第１の基板１０の背面に貫通電極１５が露出する。

図２Ｊに示すように、第１の基板１０側の表面上に、酸化シリコン等からなる絶縁膜５４を形成し、第２の基板４０側の表面上にも、酸化シリコン等からなる絶縁膜５５を形成する。絶縁膜５４及び５５は、スパッタリングまたはＣＶＤ等により形成することができる。

図２Ｋに示すように、絶縁膜５４に、貫通電極１５を露出させる開口を形成する。この開口内を経由して貫通電極１５に接続されるパッド５７を形成する。同様に、第２の基板４０側の絶縁膜５５にも開口を形成した後、パッド５８を形成する。第１の基板１０側のパッド５７の上に、半田ボールからなるバンプ５９を形成する。なお、第１の基板１０側ではなく、第２の基板４０側のパッド５９の上にバンプを形成してもよい。

図２Ｌに示すように、第１の基板１０を、そのスクライブラインに沿って切断し、チップごとに分割する。これにより、第１の基板１０と第２の基板４０とが貼り合わされた２層基板６１が形成される。この２層基板６１においては、アンダーフィラー５０及び樹脂皮膜５３が、第２の基板４０を第１の基板１０に固定させるための役割を担う。平面視において、第２の基板４０は第１の基板１０よりも小さく、第２の基板４０の縁が第１の基板１０の縁よりも内側に配置される。樹脂皮膜５３は、第２の基板４０の縁と第１の基板１０の縁との間に配置され、第２の基板４０の端面に密着して第２の基板４０を取り囲んでいる。樹脂皮膜５３の端面と第１の基板１０の端面とが、２層基板６１の端面に露出する。２層基板６１の外周部が樹脂皮膜５３で補強されているため、取り扱い（ハンドリング）に便利である。

上記実施例では、第１の基板１０と第２の基板４０とが貼り合わされた後に、研削等による薄化処理が行われる。このため、薄くされた１枚の基板を単独で取り扱う場合に比べて取り扱いが容易である。また、第１の基板１０と第２の基板４０とが、両者の主表面同士が対向するように貼り合わされているため、反りが生じにくい。

上記実施例では、第１の基板１０に第２の基板４０を搭載した後に、第１の基板４０を薄化したが、予め第１の基板４０を薄化しておいてもよい。第１の基板１０はチップごとに分割されていないため、薄化した後に支持基板等に貼り付けておけば、取り扱いが不便になることはない。

図４に、上記実施例による方法で作製された２層基板６１を複数積層した半導体装置の断面図を示す。実装基板６０の上に、２層基板６１Ａ、６１Ｂ、６１Ｃ、及び６１Ｄが積み重ねられている。２層基板の各々の貫通電極のうち下側の貫通電極が、その下に配置された２層基板の上側の貫通電極に、バンプによって電気的に接続されている。２層基板の上側の貫通電極は、その上に配置された２層基板の下側の貫通電極に、バンプによって接続されている。最下層の２層基板６１Ａの下側の貫通電極は、実装基板６０の実装面上のパッドに、バンプによって接続されている。

最上層の２層基板６１Ｄの上に、単層のチップ６２が配置されている。チップ６２の主表面に形成されたパッドが、バンプにより、最上層の２層基板６１Ｄの上側の貫通電極に接続されている。チップ６２には、それを貫通する電極が形成されていない。このため、チップ６２は、取り扱いに不便になる程度まで薄化する必要はない。

上記実施例では、図２Ｄに示した工程で第２の基板４０をチップごとに分割した後、第１の基板１０に装着する前に、チップごとに動作試験を行うことができる。このため、第２の基板４０のチップ単位で、十分な品質を保証することができる。また、図２Ｌに示した工程で、第１の基板１０を分割して２層基板６１を作製した後、実装基板６０に実装する前に、２層基板６１ごとに動作試験を行うことができる。このため、２層基板６１単位で、十分な品質を保証することができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

上記実施例から、以下の付記に示された発明が導出される。

（付記１）
（ａ）主表面に電子回路が形成された第１及び第２の基板を準備する工程と、
（ｂ）前記第１及び第２の基板の各々の主表面に複数の凹部を形成する工程であって、該第１及び第２の基板を、その主表面同士が対向するように配置したとき、一方の基板の凹部と、他方の基板の凹部とが対向するように、該凹部を形成する工程と、
（ｃ）前記第１及び第２の基板の各々の凹部内に導電材料を充填することにより、該導電材料からなる貫通電極を形成する工程と、
（ｄ）前記第１及び第２の基板を、その主表面同士が対向するように配置し、相互に対向する凹部内の貫通電極同士を電気的に接続し、第２の基板を第１の基板に装着する工程と、
（ｅ）前記第２の基板を、その主表面とは反対側の背面から、該第２の基板に形成された凹部内の貫通電極が露出するまで削って薄化する工程と
を有する基板積層方法。

（付記２）
前記工程ｅの後に、さらに、
（ｆ）前記第１の基板を、その主表面とは反対側の背面から、該基板に形成された凹部内の電極が露出するまで削って薄化する工程を有する付記１に記載の基板積層方法。

（付記３）
前記第２の基板は、チップ単位に分割された基板であり、前記第１の基板は、チップに分割される前の複数のチップを含む基板であり、
前記工程ｄにおいて、前記第１の基板の主表面上に、複数の第２の基板を装着し、
前記工程ｆの後に、前記第１の基板を複数のチップに分割する工程を含む付記２に記載の基板積層方法。

（付記４）
前記工程ｄと工程ｅとの間に、前記第２の基板を覆うように、前記第１の基板の主表面上に、絶縁性の皮膜を形成する工程を含み、
前記工程ｅにおいて、前記皮膜とともに、前記第２の基板を薄化する付記１乃至３のいずれか１項に記載の基板積層方法。

（付記５）
主表面上に電子回路が形成された第１の基板と、
前記第１の基板を貫通する複数の第１の貫通電極と、
主表面上に電子回路が形成され、該主表面が前記第１の基板の主表面に、間隙を隔てて対向するように配置された第２の基板と、
前記第２の基板を貫通し、前記第１の貫通電極と対応する位置に形成された複数の第２の貫通電極と、
前記第１の基板と第２の基板との間において、前記第１の貫通電極と、それに対応する第２の貫通電極とを電気的に接続する接続部材と、
前記第２の基板を第１の基板に固定する固定部材と
を有する半導体装置。

（付記６）
平面視において、前記第２の基板が前記第１の基板よりも小さく、該第２の基板の縁が、第１の基板の縁よりも内側に配置されている付記５に記載の半導体装置。

（付記７）
前記固定部材の一部が、平面視において、前記第１の基板の縁と前記第２の基板の縁との間に配置され、前記第２の基板の、前記主表面とは反対側の背面と、該固定部材の表面とが平坦な表面を形成している付記６に記載の半導体装置。

（付記８）
実装面に複数のパッドが形成された実装基板と、
前記実装基板の実装面上に積み重ねられた複数の２層基板と
を有し、
該２層基板は、
主表面上に電子回路が形成された第１の基板と、
前記第１の基板を貫通する複数の第１の貫通電極と、
主表面上に電子回路が形成され、該主表面が前記第１の基板の主表面に、間隙を隔てて対向するように配置された第２の基板と、
前記第２の基板を貫通し、前記第１の貫通電極と対応する位置に形成された複数の第２の貫通電極と、
前記第１の基板と第２の基板との間において、前記第１の貫通電極と、それに対応する第２の貫通電極とを電気的に接続する接続部材と、
前記第２の基板を第１の基板に固定する固定部材と
を有し、
２層基板の各々の第１及び第２の貫通電極のうち下側の貫通電極が、当該２層基板の下に配置された他の２層基板の上側の貫通電極に電気的に接続され、当該２層基板の上側の貫通電極が、当該２層基板の上に配置された他の２層基板の下側の貫通電極に電気的に接続され、最下層の２層基板の下側の貫通電極が、前記実装基板の実装面上のパッドに電気的に接続されている３次元実装された半導体装置。

（１Ａ）は、実施例による基板積層方法で用いられる半導体基板の平面図であり、（１Ｂ）は、その１つのチップ領域の平面図である。 （２Ａ）及び（２Ｂ）は、実施例による基板積層方法で用いられる第１の基板の断面図であり、（２Ｃ）及び（２Ｄ）は、第２の基板の断面図である。 （２Ｅ）〜（２Ｇ）は、実施例による基板積層方法の途中段階における基板の断面図である。 （２Ｈ）〜（２Ｊ）は、実施例による基板積層方法の途中段階における基板の断面図である。 （２Ｋ）は、実施例による基板積層方法の途中段階における基板の断面図であり、（２Ｌ）は、作製された２層基板の断面図である。 （３Ａ）〜（３Ｃ）は、実施例による基板積層方法の貫通電極を形成するまでの途中段階における基板の断面図である。 （３Ｄ）〜（３Ｆ）は、実施例による基板積層方法の貫通電極を形成するまでの途中段階における基板の断面図である。 （３Ｇ）〜（３Ｉ）は、実施例による基板積層方法の貫通電極を形成するまでの途中段階における基板の断面図である。 実施例による方法で作製した２層基板を積み重ねた半導体装置の断面図である。

符号の説明

１０ 第１の半導体基板
１１ ノッチ
１２ スクライブライン
１３ チップ領域
１５、４６ 貫通電極
１９、２５ レジスト膜
２０、４１ 凹部
２１、４５、５４、５５ 絶縁膜
２３ シード層
２６ 導電部材
３０ 素子分離絶縁膜
３１ 能動素子
３２ 多層配線層
４０ 第２の基板
４８、５９ バンプ
５０ アンダーフィラー
５３ 樹脂皮膜
５７、５８ パッド
６０ 実装基板
６１ ２層基板
６２ 単層チップ

Claims (7)

1. （ａ）主表面に電子回路が形成された第１及び第２の基板を準備する工程と、
   （ｂ）前記第１及び第２の基板の各々の主表面に複数の凹部を形成する工程であって、該第１及び第２の基板を、その主表面同士が対向するように配置したとき、一方の基板の凹部と、他方の基板の凹部とが対向するように、該凹部を形成する工程と、
   （ｃ）前記第１及び第２の基板の各々の凹部内に導電材料を充填することにより、該導電材料からなる貫通電極を形成する工程と、
   （ｄ）前記第１及び第２の基板を、その主表面同士が対向するように配置し、相互に対向する凹部内の貫通電極同士を電気的に接続し、第２の基板を第１の基板に装着する工程と、
   （ｅ）前記第２の基板を、その主表面とは反対側の背面から、該第２の基板に形成された凹部内の貫通電極が露出するまで削って薄化する工程と
   を有する基板積層方法。
2. 前記工程ｅの後に、さらに、
   （ｆ）前記第１の基板を、その主表面とは反対側の背面から、該基板に形成された凹部内の電極が露出するまで削って薄化する工程を有する請求項１に記載の基板積層方法。
3. 前記第２の基板は、チップ単位に分割された基板であり、前記第１の基板は、チップに分割される前の複数のチップを含む基板であり、
   前記工程ｄにおいて、前記第１の基板の主表面上に、複数の第２の基板を装着し、
   前記工程ｆの後に、前記第１の基板を複数のチップに分割する工程を含む請求項２に記載の基板積層方法。
4. 主表面上に電子回路が形成された第１の基板と、
   前記第１の基板を貫通する複数の第１の貫通電極と、
   主表面上に電子回路が形成され、該主表面が前記第１の基板の主表面に、間隙を隔てて対向するように配置された第２の基板と、
   前記第２の基板を貫通し、前記第１の貫通電極と対応する位置に形成された複数の第２の貫通電極と、
   前記第１の基板と第２の基板との間において、前記第１の貫通電極と、それに対応する第２の貫通電極とを電気的に接続する接続部材と、
   前記第２の基板を第１の基板に固定する固定部材と
   を有する半導体装置。
5. 平面視において、前記第２の基板が前記第１の基板よりも小さく、該第２の基板の縁が、第１の基板の縁よりも内側に配置されている請求項４に記載の半導体装置。
6. 前記固定部材の一部が、平面視において、前記第１の基板の縁と前記第２の基板の縁との間に配置され、前記第２の基板の、前記主表面とは反対側の背面と、該固定部材の表面とが平坦な表面を形成している請求項５に記載の半導体装置。
7. 実装面に複数のパッドが形成された実装基板と、
   前記実装基板の実装面上に積み重ねられた複数の２層基板と
   を有し、
   該２層基板は、
   主表面上に電子回路が形成された第１の基板と、
   前記第１の基板を貫通する複数の第１の貫通電極と、
   主表面上に電子回路が形成され、該主表面が前記第１の基板の主表面に、間隙を隔てて対向するように配置された第２の基板と、
   前記第２の基板を貫通し、前記第１の貫通電極と対応する位置に形成された複数の第２の貫通電極と、
   前記第１の基板と第２の基板との間において、前記第１の貫通電極と、それに対応する第２の貫通電極とを電気的に接続する接続部材と、
   前記第２の基板を第１の基板に固定する固定部材と
   を有し、
   ２層基板の各々の第１及び第２の貫通電極のうち下側の貫通電極が、当該２層基板の下に配置された他の２層基板の上側の貫通電極に電気的に接続され、当該２層基板の上側の貫通電極が、当該２層基板の上に配置された他の２層基板の下側の貫通電極に電気的に接続され、最下層の２層基板の下側の貫通電極が、前記実装基板の実装面上のパッドに電気的に接続されている３次元実装された半導体装置。

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