KR20090071444A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20090071444A
KR20090071444A KR1020080133197A KR20080133197A KR20090071444A KR 20090071444 A KR20090071444 A KR 20090071444A KR 1020080133197 A KR1020080133197 A KR 1020080133197A KR 20080133197 A KR20080133197 A KR 20080133197A KR 20090071444 A KR20090071444 A KR 20090071444A
Authority
KR
South Korea
Prior art keywords
metal layer
connection terminal
internal connection
layer
wiring pattern
Prior art date
Application number
KR1020080133197A
Other languages
English (en)
Inventor
다카하루 야마노
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20090071444A publication Critical patent/KR20090071444A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02319—Manufacturing methods of the redistribution layers by using a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내부 접속 단자가 배치되는 측의 복수의 반도체 칩과 내부 접속 단자를 덮도록 설치된 수지층의 상면에 금속층을 형성하고, 금속층을 가압하여 배선 패턴에 대응하는 부분의 금속층을 내부 접속 단자와 접촉시키고, 이어서 내부 접속 단자와 접촉하여 설치된 부분의 금속층을 금속층과 접촉하여 설치된 부분의 내부 접속 단자에 본딩시킨다.
Figure P1020080133197
내부 접속 단자, 반도체 칩, 수지층, 금속층

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치를 제조하는 방법에 관한 것이다. 특히, 본 발명은 반도체 칩이 플립칩(flip-chip) 본딩에 의해 배선 패턴에 접속되고, 평면에서 볼 때 반도체 칩의 크기와 거의 동일한 크기를 가지는 반도체 장치를 제조하는 방법에 관한 것이다.
종래의 반도체 장치는, 평면에서 볼 때 반도체 칩의 크기와 거의 동일한 크기를 가지는 칩 사이즈 패키지(예를 들면, 도 1 참조)라 하는 반도체 장치를 포함한다.
도 1은 종래의 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 종래의 반도체 장치(200)는 반도체 칩(201), 내부 접속 단자(202), 수지층(203), 배선 패턴(204), 솔더 레지스트층(206), 및 외부 접속단자(207)를 가진다.
반도체 칩(201)은 얇은 플레이트로 된 반도체 기판(210), 반도체 집적 회로(211), 복수의 전극 패드(212), 및 보호막(213)을 가진다. 반도체 집적 회로(211)는 반도체 기판(210)의 상면(210A) 측에 설치된다. 반도체 집적 회로(211) 는 확산층, 절연층, 비아 및 배선(도시 생략)에 의해 구성된다. 전극 패드(212)는 반도체 집적 회로(211) 상에 설치된다. 전극 패드(212)는 반도체 집적 회로(211)에 설치되는 배선 및 비아(도시 생략)에 전기적으로 접속된다. 보호막(213)은 반도체 집적 회로(211) 상에 설치된다. 보호막(213)은 반도체 집적 회로(211)를 보호하는 기능을 한다.
내부 접속 단자(202)는 전극 패드(212) 상에 설치된다. 결과적으로, 내부 접속 단자(202)는 반도체 집적 회로(211)에 전기적으로 접속된다. 내부 접속 단자(202)의 표면(202A)(상면)은 수지층(203)의 상면(203A)과 거의 동일한 높이로 구성된다. 내부 접속 단자(202)의 표면(202A)은 거의 평평하다. 내부 접속 단자(202)의 상면은 배선 패턴(204)과 접촉하여 설치된다. 수지층(203)은 내부 접속 단자(202)가 설치되는 측의 반도체 기판(201)의 표면에 설치되어 내부 접속 단자(202)의 측면을 덮도록 설치된다.
배선 패턴(204)은 내부 접속 단자(202)의 표면(202A) 및 수지층(203)의 상면(203A)에 설치된다. 결과적으로, 배선 패턴(204)은 내부 접속 단자(202)에 전기적으로 접속된다. 배선 패턴(204)은 외부 접속 단자(207)가 설치되는 외부 접속 단자 설치 영역(204A)을 가진다. 솔더 레지스트층(206)은 수지층(203)의 상면(203A)에 설치되어, 외부 접속 단자 설치 영역(204A)을 제외한 부분의 배선 패턴(204)을 덮는다. 솔더 레지스트층(206)은 외부 접속 단자 설치 영역(204A)의 상면을 노출하는 개구부를 가진다.
외부 접속 단자(207)는 외부 접속 단자 설치 영역(204A)에 설치된다. 외부 접속 단자(207)는 마더보드 등의 실장 기판(도시 생략) 상에 반도체 장치(200)를 탑재하는 기능을 한다.
도 2 내지 도 9는 종래의 반도체 장치를 제조하는 프로세스를 나타내는 도면이다. 도 2 내지 도 9에서, 종래의 반도체 장치(200)와 동일한 구성 부분에는 동일 참조 부호를 부여한다.
도 2 내지 도 9를 참조하여, 종래의 반도체 장치를 제조하는 방법을 설명한다. 우선, 도 2에 나타낸 공정에서는, 반도체 집적 회로(211), 복수의 전극 패드(212), 및 얇은 플레이트로 형성되지 않은 반도체 기판(210)의 표면(210A) 측의 보호막(213)을 가지는 반도체 칩(201)이 형성된다.
이어서, 도 3에 나타낸 공정에서는, 전극 패드(212) 상에 내부 접속 단자(202)가 형성된다. 이 단계에서는, 내부 접속 단자(202)는 높이 편차를 가진다.
이어서, 도 4에 나타낸 공정에서는, 내부 접속 단자(202)가 설치되는 측의 전극 패드(212) 및 보호막(213) 상에는 내부 접속 단자(202)를 덮는 수지층(203)이 형성된다. 이어서, 수지층(203)의 상면(203A)에는 금속층(215)이 형성된다. 금속층(215)은 후술하는 도 6에 나타낸 공정에서 패터닝에 의해 배선 패턴(204)으로 변경되는 부재이다.
이어서, 도 5에 나타낸 공정에서는, 도 4에 나타낸 구조체가 가열된 상태에서, 금속층(215)이 가압되어, 금속층(215)의 하면이 내부 접속 단자(202)의 상단부와 접촉된다. 결과적으로, 금속층(215) 및 내부 접속 단자(202)는 서로 전기적으로 접속되고 내부 접속 단자(202)의 상단부 상에는 거의 평평한 면(202A)이 형성된 다. 또한, 내부 접속 단자(202)의 표면(202A)은 수지층(203)의 상면(203A)과 거의 동일한 높이로 형성된다.
이와 같이, 금속층(215)은 가압되어 내부 접속 단자(202)와 접촉된다. 결과적으로, 내부 접속 단자(202)의 높이를 균일하게 하는 공정 및 내부 접속 단자(202)의 상단부를 수지층(203)으로부터 노출하는 연마 공정이 불필요하다. 따라서, 반도체 장치(200)의 제조 비용을 저감할 수 있다.
그 후, 도 6에 나타낸 공정에서는, 도 5에 나타낸 금속층(215)이 패터닝 되어 배선 패턴(204)을 형성한다. 이어서, 도 7에 나타낸 공정에서, 외부 접속 단자 설치 영역(204A)을 제외한 부분의 수지층(203)의 상면(203A)의 배선 패턴(204)을 덮도록, 솔더 레지스트층(206)을 형성한다.
이어서, 도 8에 나타낸 공정에서는, 반도체 기판(210)을 반도체 기판(210)의 이면 측으로부터 연마함으로써, 얇은 플레이트로 형성한다. 이어서, 도 9에 나타낸 공정에서는, 외부 접속 단자 설치 영역(204A)에 외부 접속 단자(207)가 형성된다. 결과적으로, 반도체 장치(200)가 제조된다(예를 들면, 특허 문허 1 참조).
[특허 문헌 1] 일본국 특허 공개 공보 제10-335528호
도 10은 종래의 반도체 장치를 제조하는 방법의 문제점을 설명하는 단면도이다. 도 10에서, 종래의 반도체 장치(200)와 동일한 구성 부분에는 동일한 참조 부호를 부여한다.
그러나, 종래의 반도체 장치(200)를 제조하는 방법에서, 내부 접속 단자(202)의 표면(202A)(상면) 및 배선 패턴(204)의 하면은 서로 접촉하여 설치된다. 결과적으로, 내부 접속 단자(202) 및 배선 패턴(204)은 서로 전기적으로 접속된다. 이 때문에, 예를 들면 수지층(203)이 변형되는 경우(구체적으로, 수지층(203)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에, 도 10에 나타낸 바와 같이, 배선 패턴(204)이 수지층(203)의 상면(203A)과 함께 내부 접속 단자(202)로부터 상방으로 이동된다. 결과적으로, 배선 패턴(204)이 내부 접속 단자(202)로부터 분리되고 내부 접속 단자(202)와 배선 패턴(204) 사이의 전기적 접속의 신뢰성을 보장할 수 없는 문제가 있다.
본 발명의 예시적인 실시예는 내부 접속 단자가 접속되는 배선 패턴과 내부 접속 단자 사이에 전기적 접속의 신뢰성을 충분히 보장할 수 있는 반도체 장치를 제조하는 방법을 제공한다.
본 발명의 제 1 양태는 반도체 기판, 상기 반도체 판 기상에 형성되고 전극 패드를 각각 가지는 복수의 반도체 칩, 상기 전극 패드 상에 설치된 내부 접속 단 자, 및 상기 내부 접속 단자에 전기적으로 접속되는 배선 패턴을 포함하는 반도체 장치를 제조하는 방법에 관한 것으로, 상기 내부 접속 단자가 설치되는 측의 상기 반도체 칩 및 상기 내부 접속 단자를 덮도록 수지층을 형성하는 수지층 형성 공정과; 상기 수지층의 상면에 적어도 하나의 금속층을 형성하는 금속층 형성 공정과; 상기 금속층을 가압하여 상기 금속층을 상기 내부 접속 단자와 접촉시키는 접촉 공정과; 상기 접촉 공정 후에, 상기 내부 접속 단자와 접촉하여 설치된 부분의 상기 금속층을 상기 금속층과 접촉하여 설치된 부분의 상기 내부 접속 단자에 본딩시키는 본딩 공정과; 상기 본딩 공정 후에, 상기 금속층을 패터닝하여 상기 배선 패턴을 형성하는 배선 패턴 형성 공정을 포함한다.
본 발명에 따르면, 수지층의 상면에 형성된 금속층(배선 패턴의 기재)을 가압하여 금속층을 내부 접속 단자와 접촉시키고, 이어서 내부 접속 단자와 접촉하여 설치된 부분의 금속층과 금속층과 접촉하여 설치된 부분의 내부 접속 단자를 서로 본딩시킨다. 결과적으로, 수지층이 변형되는 경우(예를 들면, 수지층이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자와 금속층(배선 패턴에 대응하는 부분의 금속층)의 본딩 부분이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자와 배선 패턴 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
본 발명의 제 2 양태는 반도체 기판, 상기 반도체 기판 상에 형성되고 전극 패드를 각각 가지는 복수의 반도체 칩, 상기 전극 패드 상에 설치된 내부 접속 단자, 및 상기 내부 접속 단자에 전기적으로 접속되는 배선 패턴을 포함하는 반도체 장치를 제조하는 방법에 관한 것으로, 상기 내부 접속 단자가 설치되는 측의 상기 반도체 칩 및 상기 내부 접속 단자를 덮도록 수지층을 형성하는 수지층 형성 공정과; 상기 수지층의 상면에 금속층을 형성하는 금속층 형성 공정과; 상기 금속층을 가압하여 상기 금속층을 상기 내부 접속 단자와 접촉시키는 접촉 공정과; 상기 접촉 공정 후에, 상기 금속층을 패터닝하여 상기 배선 패턴을 형성하는 배선 패턴 형성 공정과; 상기 배선 패턴 형성 공정 후에, 상기 내부 접속 단자와 접촉하여 설치된 부분의 상기 배선 패턴을 상기 배선 패턴과 접촉하여 설치된 부분의 상기 내부 접속 단자에 본딩시키는 본딩 공정을 포함한다.
본 발명에 따르면, 수지층의 상면에 형성된 금속층을 가압하여 금속층을 내부 접속 단자와 접촉시키고, 이어서 금속층을 패터닝하여 배선 패턴을 형성하고, 그 후 내부 접속 단자와 접촉하여 설치된 부분의 배선 패턴과 금속층과 접촉하여 설치된 부분의 내부 접속 단자를 서로 본딩시킨다. 결과적으로, 수지층이 변형되는 경우(예를 들면, 수지층이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자와 배선 패턴의 본딩 부분이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자와 배선 패턴 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
본 발명의 제 3 양태는 제 1 양태에 따른 반도체 장치를 제조하는 방법에 관한 것으로, 상기 금속층 형성 공정에서, 상기 수지층의 상면에 제 1 금속층 및 제 2 금속층을 순차적으로 설치하고, 상기 접촉 공정에서, 상기 제 2 금속층을 가압하여 상기 제 1 금속층을 상기 내부 접속 단자와 접촉시키고, 상기 본딩 공정에서, 상기 접촉 공정 후의 상기 내부 접속 단자와 접촉하여 설치된 부분의 상기 제 1 금속층을 상기 제 1 금속층과 접촉하여 설치된 부분의 상기 내부 접속 단자에 본딩시키고, 상기 배선 패턴 형성 공정에서, 상기 제 1 금속층 위에 에칭을 수행하여 상기 배선 패턴을 형성하고, 상기 반도체 장치를 제조하는 방법은 상기 제 2 금속층 위에 에칭을 수행하여 접속 패드를 형성하는 접속 패드 형성 공정을 더 포함한다.
본 발명에 따르면, 수지층 상에 제 1 금속층(배선 패턴의 기재) 및 제 2 금속층(접속 패드의 기재)을 순차적으로 설치하고, 이어서 제 2 금속층을 가압하여 제 1 금속층을 내부 접속 단자와 접촉시키고, 이어서 내부 접속 단자와 접촉하여 설치된 부분의 제 1 금속층과 제 1 금속층과 접촉하여 설치된 부분의 내부 접속 단자를 서로 본딩시킨다. 결과적으로, 수지층이 변형되는 경우(예를 들면, 수지층이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자와 배선 패턴의 본딩 부분이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자와 배선 패턴 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
본 발명의 제 4 양태는 본 발명의 제 3 양태에 따른 반도체 장치를 제조하는 방법에 관한 것으로, 상기 제 2 금속층 상에 상기 제 2 금속층을 보호하는 보호층을 형성하는 보호층 형성 공정과; 상기 접촉 공정 후에, 상기 보호층을 제거하는 보호층 제거 공정을 더 포함하고, 상기 접촉 공정에서, 상기 보호층을 가압하여 상기 제 1 금속층을 상기 내부 접속 단자와 접촉시킨다.
본 발명에 따르면, 수지층 상에 제 1 금속층(배선 패턴의 기재), 제 2 금속층(접속 패드의 기재) 및 제 2 금속층을 보호하는 보호층을 순차적으로 설치하고, 이어서 보호층을 가압하여 제 1 금속층을 내부 접속 단자와 접촉시키고, 이어서 내부 접속 단자와 접촉하여 설치된 부분의 제 1 금속층과 제 1 금속층과 접촉하여 설치된 부분의 내부 접속 단자를 서로 본딩시킨다. 결과적으로, 수지층이 변형되는 경우(예를 들면, 수지층이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자와 배선 패턴의 본딩 부분이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자와 배선 패턴 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
또한, 제 2 금속층 상에 설치된 보호층을 통해 제 2 금속층을 가압한다. 결과적으로, 접촉 공정에서 제 2 금속층이 손상되는 것을 방지할 수 있다.
본 발명의 제 5 양태는 본 발명의 제 3 양태에 따른 반도체 장치를 제조하는 방법에 관한 것으로, 상기 금속층 형성 공정에서, 상기 수지층의 상면에 상기 제 1 금속층, 상기 제 2 금속층 및 제 3 금속층을 순차적으로 설치하고, 상기 접촉 공정에서, 상기 제 3 금속층을 가압하여 상기 제 1 금속층을 상기 내부 접속 단자와 접촉시키고, 상기 반도체 장치를 제조하는 방법은 제 3 금속층의 위에 에칭을 수행하여 금속 포스트를 형성하는 금속 포스트 형성 공정을 더 포함한다.
본 발명에 따르면, 수지층 상에 제 1 금속층(배선 패턴의 기재), 제 2 금속층(접속 패드의 기재) 및 제 3 금속층(금속 포스트의 기재)을 순차적으로 설치하고, 이어서 제 3 금속층을 가압하여 제 1 금속층을 내부 접속 단자와 접촉시키고, 이어서 내부 접속 단자와 접촉하여 설치된 부분의 제 1 금속층과 제 1 금속층과 접촉하여 설치된 부분의 내부 접속 단자를 서로 본딩시킨다. 결과적으로, 수지층이 변형되는 경우(예를 들면, 수지층이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자와 배선 패턴의 본딩 부분이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자와 배선 패턴 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
또한, 본딩 공정 후에, 제 3 금속층을 에칭하여 금속 포스트를 형성하고, 이어서 제 2 금속층을 에칭하여 접속 패드를 형성한다. 결과적으로, 접속 패드 상에 금속 포스트가 설치된다. 따라서, 예를 들면 마더 보드 등의 실장 기판에 접속될 외부 접속 단자를 금속 포스트 상에 설치하는 경우에, 외부 접속 단자에 가해진 응력을 저감할 수 있다.
본 발명에 따르면, 내부 접속 단자가 접속되는 배선 패턴과 내부 접속 단자 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
이어서 본 발명에 따른 실시예를 도면을 참조하여 설명한다.
(제 1 실시예)
도 11은 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 11을 참조하면, 제 1 실시예에 따른 반도체 장치(10)는 반도체 칩(11), 내부 접속 단자(12), 수지층(13), 배선 패턴(14, 15), 솔더 레지스트층(16), 및 외부 접속 단자(17)를 포함한다.
반도체 칩(11)은 반도체 기판(21), 반도체 집적 회로(22), 전극 패드(23), 및 보호막(24)을 가진다. 반도체 기판(21)은 반도체 집적 회로(22)를 형성하는 기능을 한다. 반도체 기판(21)은 얇은 플레이트로 형성된다. 반도체 기판(21)은, 예를 들면 200 ㎛ 내지 300 ㎛의 두께를 가지도록 설정될 수 있다. 반도체 기판(21)으로서는, 예를 들면 얇은 플레이트로 형성되고 개별 조각으로 분리되는 실리콘 웨이퍼를 사용할 수 있다.
반도체 집적 회로(22)는 반도체 기판(21)의 표면(21A) 측에 형성된다. 반도체 집적 회로(22)는 반도체 기판(21) 상에 형성된 확산층(도시 생략), 반도체 기판(21)의 표면(21A)에 설치된 복수의 절연층(도시 생략), 및 복수의 절연층 상에 설치된 비아(도시 생략) 및 배선(도시 생략)에 의해 구성된다.
복수의 전극 패드(23)는 반도체 집적 회로(22) 상에 설치된다. 전극 패드(23)는 반도체 집적 회로(22)에 설치된 배선(도시 생략) 및 비아(도시 생략)에 전기적으로 접속된다. 전극 패드(23)의 재료로서는, 예를 들면 Al을 사용할 수 있다.
보호막(24)은 반도체 집적 회로(22)의 표면(22A)(반도체 기판(21)과 접촉하여 설치된 표면의 반대 측에 위치되는 반도체 집적 회로(22)의 표면)에 설치된다. 보호막(24)은 반도체 집적 회로(22)를 보호하는 기능을 한다. 보호막(24)으로서는, 예를 들면 절연막을 사용할 수 있다. 보호막(24)으로 기능하는 절연막으로서는, 예를 들면 SiN 막 또는 PSG 막을 사용할 수 있다.
내부 접속 단자(12)는 전극 패드(23) 상에 설치되고 반도체 집적 회로(22)에 전기적으로 접속된다. 내부 접속 단자(12)는 반도체 집적 회로(22)와 배선 패 턴(14)을 서로 전기적으로 접속하는 기능을 한다. 내부 접속 단자(12)의 상단부(12A)는 합금층(25)을 통해 배선 패턴(14)에 전기적으로 접속된다.
내부 접속 단자(12)와 배선 패턴(14)을 서로 접촉시키고, 레이저 용접법, 초음파 용접법 및 저항 용접법을 포함하는 군(group) 중 적어도 하나의 방법에 의해 내부 접속 단자(12)의 상단부(12A)와 배선 패턴(14)의 하부가 서로 본딩되는 경우에, 합금층(25)이 형성된다. 합금층(25)은 내부 접속 단자(12)를 구성하는 금속 재료 및 배선 패턴(14)을 구성하는 금속 재료의 합금이다. 합금층(25)으로서는, 예를 들면 본딩력이 큰 Cu-Au 합금층을 사용할 수 있다. 합금층(25)으로서, Cu-Au 합금층을 사용하는 경우에, 합금층(25)의 두께를, 예를 들면 0.5 ㎛ 내지 1.0 ㎛로 설정할 수 있다.
이와 같이, 내부 접속 단자(12)를 구성하는 금속 재료 및 배선 패턴(14)을 구성하는 금속 재료에 의해 형성된 합금층(25)을 통해, 내부 접속 단자(12)와 배선 패턴(14)은 서로 전기적으로 접속된다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 배선 패턴(14)의 본딩 부분(구체적으로, 합금층(25) 및 합금층(25)과 접촉하여 설치된 부분의 내부 접속 단자(12)와 배선 패턴(14))이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 보장(향상)할 수 있다.
내부 접속 단자(12)로서는, 예를 들면 Au 범프, Au 도금막, 및 무전해 도금법에 의해 형성된 Ni 막 및 Ni 막을 덮는 Au 막에 의해 구성된 금속 적층막을 사용 할 수 있다. Au 범프를, 예를 들면 본딩법 또는 도금법에 의해 형성할 수 있다. 내부 접속 단자(12)의 높이를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다.
내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하는 경우에, 배선 패턴(14)을 구성하는 금속 재료로서는, 예를 들면 Cu를 사용하는 것이 바람직하다.
이와 같이, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 배선 패턴(14)을 구성하는 금속 재료로서 Cu를 사용함으로써, 내부 접속 단자(12)와 배선 패턴(14) 사이에 합금층(25)으로서 본딩력이 큰 Cu-Au 합금층을 형성할 수 있다.
수지층(13)은 반도체 칩(11)의 상면(전극 패드(23) 및 보호막(24)의 상면)에 설치되어, 내부 접속 단자(12)의 측면을 덮는다. 수지층(13)으로서는, 예를 들면 절연 수지층 또는 이방성 도전 수지층을 사용할 수 있다. 수지층(13)으로서 절연 수지층을 사용하는 경우에, 절연 수지층으로서는, 예를 들면 접착성을 가지는 시트 형상의 수지층(예를 들면, NCF(Non Conductive Film)) 또는 페이스트 형상의 수지층(예를 들면, NCP(Non Conductive Paste))을 사용할 수 있다. 이 경우에, 수지층(13)의 두께를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다.
수지층(13)으로서 이방성 도전 수지층을 사용하는 경우에, 이방성 도전 수지층으로서는, 예를 들면 접착성을 가지는 시트 형상의 이방성 도전 수지층(예를 들면, ACF(Anisotropic Conductive Film)) 또는 페이스트 형상의 이방성 도전 수지층(예를 들면, ACP(Anisotropic Conductive Paste))을 사용할 수 있다. 이 경우에, 수지층(13)의 두께를, 예를 들면 20 ㎛ 내지 100 ㎛로 설정할 수 있다. ACP 및 ACF는 직경이 작은 볼 형상의 수지를 분산시키고 에폭시계 수지를 주재료로 포함하는 절연 수지로 Ni/Au 적층막을 덮음으로써 얻어지며, 이는 수직 방향으로 전기적 도전성을 가지고 수평 방향으로 절연성을 가진다.
배선 패턴(14)은 수지층(13)의 상면(13A)에 설치되고 합금층(25)을 통해 내부 접속 단자(12)와 전기적으로 접속된다. 배선 패턴(14)은 외부 접속 단자(17)가 설치되는 외부 접속 단자 설치 영역(14A)을 가진다. 배선 패턴(14)의 재료로서는, 예를 들면 Cu를 사용할 수 있다. 이 경우에, 배선 패턴(14)의 두께를, 예를 들면 12 ㎛로 설정할 수 있다.
배선 패턴(15)은 수지층(13)의 상면(13A)에 설치된다. 배선 패턴(15)은 외부 접속 단자(17)가 설치되는 외부 접속 단자 설치 영역(15A)을 가진다. 배선 패턴(15)의 재료로서는, 예를 들면 Cu를 사용할 수 있다. 이 경우에, 배선 패턴(15)의 두께를, 예를 들면 12 ㎛로 설정할 수 있다.
솔더 레지스트층(16)은 수지층(13)의 상면(13A)에 설치되어 외부 접속 단자 설치 영역(14A, 15A)을 제외한 부분의 배선 패턴(14, 15)을 덮는다. 솔더 레지스트층(16)은 외부 접속 단자 설치 영역(14A)을 노출하는 개구부(16A) 및 외부 접속 단자 설치 영역(15A)을 노출하는 개구부(16B)를 가진다.
외부 접속 단자(17)는 배선 패턴(14, 15)의 외부 접속 단자 설치 영역(14A, 15A)에 설치된다. 외부 접속 단자(17)는 마더보드(도시 생략) 등의 실장 기판 상에 설치된 패드(도시 생략)에 전기적으로 접속된다. 외부 접속 단자(17)로서는, 예를 들면 솔더 범프를 사용할 수 있다.
이 실시예에 따른 반도체 장치에 따르면, 내부 접속 단자(12)를 구성하는 금속 재료 및 배선 패턴(14)을 구성하는 금속 재료에 의해 형성된 합금층(25)을 통해, 내부 접속 단자(12)와 배선 패턴(14)은 서로 전기적으로 접속된다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 배선 패턴(14)의 본딩 부분(구체적으로, 합금층(25) 및 합금층(25)과 접촉하여 설치된 부분의 내부 접속 단자(12)와 배선 패턴(14))이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
도 12 내지 도 23은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 프로세스를 나타내는 도면이다. 또한, 도 24는 복수의 반도체 장치가 형성되는 반도체 기판을 나타내는 평면도이다. 도 12 내지 도 24에서, 제 1 실시예에 따른 반도체 장치(10)와 동일한 구성 부분에는 동일 참조 부호를 부여한다. 또한, 도 12 내지 도 24에서, C는 다이서(dicer)가 반도체 기판(31)을 절단하는 위치(이하에서는, "절단 위치(C)"라 함)를 표시한다.
도 12 내지 도 24를 참조하면, 제 1 실시예에 따른 반도체 장치(10)를 제조하는 방법을 설명한다. 우선, 도 12에 나타낸 공정에서는, 복수의 반도체 장치 형성 영역(A) 및 반도체 장치 형성 영역(A)을 분리하는 스크라이브(scribe) 영역(B)을 가지는 반도체 기판(31)(도 24 참조)을 준비한다. 반도체 장치 형성 영역(A)에는, 반도체 장치(10)가 형성된다. 이 단계에서는, 반도체 기판(31)이 얇은 플레이트로 형성되지 않으며 반도체 기판(31)의 두께를, 예를 들면 500 ㎛ 내지 775 ㎛로 설정할 수 있다. 반도체 기판(31)은 후술하는 도 21에 나타낸 공정에서 얇은 플레이트로 형성되고, 그 후 후술하는 도 23에 나타낸 공정에서 절단 위치(C)를 따라 절단됨으로써, 복수의 반도체 기판(21)으로 형성된다(도 11 참조). 반도체 기판(31)으로서는, 예를 들면 실리콘 웨이퍼를 사용할 수 있다.
이어서, 도 13에 나타낸 공정에서는, 반도체 장치 형성 영역(A)에 대응하는 부분의 반도체 기판(31)의 표면(31A) 측에 반도체 집적 회로(22), 전극 패드(23) 및 보호막(24)을 가지는 반도체 칩(11)을 공지된 기술에 의해 형성한다. 결과적으로, 반도체 기판(31)에는 복수의 반도체 칩(11)이 형성된다. 전극 패드(23)의 재료로서는, 예를 들면 Al을 사용할 수 있다. 보호막(24)으로서는, 예를 들면 절연막을 사용할 수 있다. 보호막(24)으로서 기능하는 절연막으로서는, 예를 들면 SiN 막 또는 PSG 막을 사용할 수 있다.
이어서, 도 14에 나타낸 공정에서는, 반도체 칩(11)의 전극 패드(23) 상에 내부 접속 단자(12)를 각각 형성한다. 내부 접속 단자(12)로서는, Au 범프, Au 도금막 및 무전해 도금법에 의해 형성된 Ni 막 및 Ni 막을 덮는 Au 막에 의해 구성된 금속 적층막을 사용할 수 있다. Au 범프를, 예를 들면 본딩법 또는 도금법에 의해 형성할 수 있다. 내부 접속 단자(12)의 높이를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다. 도 14에 나타낸 공정에서 형성된 내부 접속 단자(12)는 높이 편차를 가진다.
이어서, 도 15에 나타낸 공정에서는, 내부 접속 단자(12)가 설치되는 측(반도체 칩(11)의 상면 측)의 반도체 칩(11) 및 내부 접속 단자(12)를 덮도록 수지 층(13)을 형성한다. 수지층(13)으로서는, 예를 들면 절연 수지층 또는 이방성 도전 수지층을 사용할 수 있다. 수지층(13)으로서 절연 수지층을 사용하는 경우에, 절연 수지층으로서는, 예를 들면 접착성을 가지는 시트 형상의 수지층(예를 들면, NCF(Non Conductive Film)) 또는 페이스트 형상의 수지층(예를 들면, NCP(Non Conductive Paste))을 사용할 수 있다. 접착성을 가지는 시트 형상의 절연 수지를 사용하는 경우에, 도 14에 나타낸 구조체의 상면 측에 시트 형상의 절연 수지를 부착하여 수지층(13)을 형성한다. 또한, 수지층(13)으로서 페이스트 형상의 절연 수지를 사용하는 경우에, 도 14에 나타낸 구조체의 상면 측에 페이스트 형상의 절연 수지층을 인쇄법에 의해 형성하고, 이어서 선굽기(prevaking)를 통해 반경화하여 수지층(13)을 형성한다. 이로써, 수지층은 접착성을 가진다. 수지층(13)으로서 절연 수지층을 사용하는 경우에, 수지층(13)의 두께를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다.
수지층(13)으로서 이방성 도전 수지층을 사용하는 경우에, 이방성 도전 수지층으로서는, 예를 들면 접착성을 가지는 시트 형상의 이방성 도전 수지층(예를 들면, ACF(Anisotropic Conductive Film)) 또는 페이스트 형상의 이방성 도전 수지층(예를 들면, ACP(Anisotropic Conductive Paste))을 사용할 수 있다. ACP 및 ACF는 직경이 작은 볼 형상의 수지를 분산시키고 에폭시계 수지를 주재료로 포함하는 절연 수지로 Ni/Au 적층막을 덮음으로써 얻어지며, 이는 수직 방향으로 전기적 도전성을 가지고 수평 방향으로 절연성을 가진다.
수지층(13)으로서 페이스트 형상의 이방성 도전 수지(예를 들면, ACP(Anisotropic Conductive Paste))를 사용하는 경우에, 예를 들면 페이스트 형상의 이방성 도전 수지층을 인쇄법으로 형성하고, 이어서 선굽기를 통해 반경화하여 수지층(13)을 형성한다. 또한, 이와 같이 반경화된 이방성 도전 수지층은 접착제로서 기능한다. 이 경우에, 수지층(13)의 두께를, 예를 들면 20 ㎛ 내지 200 ㎛로 설정할 수 있다.
이와 같이, 내부 접속 단자(12)가 설치되는 측의 반도체 칩(11) 및 내부 접속 단자(12)를 덮고 그 위에 배선 패턴(14, 15)이 형성되는 수지층(13)으로서 이방성 도전 수지층을 사용함으로써, 후술하는 도 17에 나타낸 공정(접촉 공정)에서 배선 패턴(14, 15)의 기재(base material)가 되는 금속층(33)을 가압할 때의 압력을 저감할 수 있다. 따라서, 반도체 장치(10)를 용이하게 제조할 수 있다.
이어서, 도 16에 나타낸 공정에서는, 수지층(13)의 상면(13A)에 금속층(33)을 형성한다(금속층 형성 공정). 후술하는 도 19에 나타낸 공정에서, 금속층(33)은 에칭됨으로써, 배선 패턴(14)으로 변경된다(배선 패턴 형성 공정). 즉, 금속층(33)은 배선 패턴(14, 15)의 기재이다. 금속층(33)은, 예를 들면 금속박(예를 들면, Cu 박)을 준비하고 금속박을 수지층(13)의 상면(13A)에 부착함으로써 형성된다. 이 경우에, 금속층(33)의 두께를, 예를 들면 10 ㎛ 로 설정할 수 있다. 또한, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하는 경우에, 금속층(33)(금속박)의 재료로서는, 예를 들면 Cu를 사용하는 것이 바람직하다.
이와 같이, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 금속층(33)(금속박)의 재료로서 Cu를 사용함으로써, 후술하는 도 18에 나타낸 공정에 서 금속층(33)(배선 패턴(14, 15)의 기재)과 내부 접속 단자(12) 사이에 본딩력이 큰 합금층(25)(Cu-Au 합금층)을 형성할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14)이 Cu-Au 합금층 이외의 함금층을 통해 서로 전기적으로 접속되는 경우와 비교할 때, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 향상시킬 수 있다.
이어서, 도 17에 나타낸 공정에서는, 도 16에 나타낸 구조체가 가열된 상태에서 금속층(33)을 금속층(33)의 상면(33A)으로부터 가압하여 금속층(33)의 하면(33B)과 내부 접속 단자(12)의 상단부(12A)를 접촉시켜, 금속층(33)의 하면(33B)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상면(12B)을 거의 평평한 면이 되도록 형성한다(접촉 공정). 이 때, 도 17에 나타낸 구조체가 가열되어 수지층(13)은 경화된다. 금속층(33)의 하면(33B)을 내부 접속 단자(12)와 접촉시킨 후, 수지층(13)의 두께를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다.
이로써, 수지층(13)을 연마하여 수지층(13)으로부터 내부 접속 단자(12)의 상단부를 노출하는 공정이 불필요해진다. 또한, 수지층(13)의 상면(13A)에 배선 패턴(14, 15)의 기재로서 기능하는 금속층(33)을 형성하고, 이어서 금속층(33)을 가압함으로써, 금속층(33)의 하면(33B)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고 내부 접속 단자(12)의 상면(12B)을 거의 평평한 면이 되도록 형성하여, 내부 접속 단자(12)의 높이를 균일하게 하는 공정이 불필요해진다. 결과적으로, 반도체 장치(10)를 제조하는 공정 수를 저감할 수 있다. 따라서, 반도체 장치(10)의 제조 비용을 절감할 수 있다.
이어서, 도 18에 나타낸 공정에서는, 내부 접속 단자(12)의 상단부(12A)와 접촉하여 설치된 부분의 금속층(33)(배선 패턴(14)에 대응하는 부분의 금속층(33))을 금속층(33)의 하면(33B)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)에 본딩시켜, 내부 접속 단자(12)와 금속층(33)의 본딩 부분에 합금층(25)을 형성한다(본딩 공정). 본딩 공정에서는, 예를 들면 레이저 용접법, 초음파 용접법 및 저항 용접법을 포함하는 군 중 적어도 하나의 방법을 사용함으로써, 내부 접속 단자(12)와 금속층(33)을 서로 본딩시켜, 내부 접속 단자(12)와 금속층(33)의 본딩 부분에 합금층(25)을 형성한다.
이와 같이, 수지층(13)의 상면(13A)에 형성된 금속층(33)(배선 패턴(14, 15)의 기재)을 가압하여, 금속층(33)의 하면(33B)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고, 이어서 내부 접속 단자(12)와 접촉하여 설치된 부분의 금속층(33)(배선 패턴(14)에 대응하는 부분의 금속층(33)) 및 금속층(33)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)를 서로 본딩시킨다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 금속층(33)(배선 패턴(14)에 대응하는 부분의 금속층(33))의 본딩 부분이 서로 분리되는 것을 방지할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
또한, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 금속층(33)의 재료로서 Cu를 사용함으로써, 배선 패턴(14)에 대응하는 부분의 금속 층(33)과 내부 접속 단자(12) 사이에 본딩력이 큰 합금층(25)(이 경우에, Cu-Au 합금층)을 형성할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 더 향상시킬 수 있다. 합금층(25)으로서 Cu-Au 합금층을 사용하는 경우에, 합금층(25)의 두께를, 예를 들면 0.5 ㎛ 내지 1.0 ㎛로 설정할 수 있다.
이어서, 도 19에 나타낸 공정에서는, 금속층(33)이 패터닝되어, 반도체 장치 형성 영역(A)에 배선 패턴(14, 15)을 형성하고(배선 패턴 형성 공정), 그 후 배선 패턴(14, 15)의 표면을 조화처리한다(조화처리 공정). 구체적으로, 예를 들면 배선 패턴 형성 공정에서, 배선 패턴(14, 15)의 형상에 대응하여 패터닝되는 레지스트막을 금속층(33) 상에 형성하고, 이어서 레지스트막을 마스크로 사용하여 금속층(33) 위에 에칭을 수행함으로써, 배선 패턴(14, 15)을 형성한다. 배선 패턴(14, 15)의 표면을 흑색 처리(blackening treatment) 또는 조화 에칭 처리 중 어느 하나에 의해 조화처리할 수 있다(조화처리 공정).
이와 같이, 배선 패턴(14, 15)의 표면을 조화처리함으로써, 배선 패턴(14, 15)의 표면(배선 패턴(14, 15)의 상면 및 측면)에 형성된 솔더 레지스트층(16)과 배선 패턴(14, 15)의 접착성을 향상시킬 수 있다.
이어서, 도 20에 나타낸 공정에서는, 수지층(13)의 상면(13A)에 개구부(16A, 16B)를 가지는 솔더 레지스트층(16)을 형성하여, 외부 접속 단자 설치 영역(14A, 15A)을 제외한 부분의 배선 패턴(14, 15)을 덮는다. 이 때, 개구부(16A)는 외부 접속 단자 설치 영역(14A)을 노출하도록 형성된다. 또한, 개구부(16B)는 외부 접 속 단자 설치 영역(15A)을 노출하도록 형성된다.
이어서, 도 21에 나타낸 공정에서는, 반도체 기판(31)을 반도체 기판(31)의 이면(31B) 측으로부터 연마 및/또는 연삭하여, 반도체 기판(31)을 얇은 플레이트로 형성한다. 반도체 기판(31)은, 예를 들면 이면 연삭기 등을 사용함으로써, 얇은 플레이트로 형성될 수 있다. 얇은 플레이트로 형성되는 반도체 기판(31)의 두께를, 예를 들면 200 ㎛ 내지 300 ㎛로 설정할 수 있다.
이어서, 도 22에 나타낸 공정에서는, 외부 접속 단자 설치 영역(14A, 15A)에 대응하는 부분의 배선 패턴(14, 15)에 외부 접속 단자(17)를 형성한다. 결과적으로, 복수의 반도체 장치(10)가 얇은 플레이트로 형성된 반도체 기판(31) 상에 제조된다. 외부 접속 단자(17)로서는, 예를 들면 솔더 범프를 사용할 수 있다.
그 후, 도 23에 나타낸 공정에서는, 도 22에 나타낸 구조체를 절단 위치(C)를 따라 절단한다. 결과적으로, 반도체 장치(10)는 개별 조각으로 분리된다.
이 실시예에 따른 반도체 장치를 제조하는 방법에 따르면, 수지층(13)의 상면(13A)에 형성된 금속층(33)(배선 패턴(14, 15)의 기재)을 가압하여, 금속층(33)의 하면(33B)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고, 이어서 내부 접속 단자(12)와 접촉하여 설치된 부분의 금속층(33)(배선 패턴(14)에 대응하는 부분의 금속층(33))을 금속층(33)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)에 본딩시킨다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 금속층(33)(배선 패턴(14)에 대응하는 부분의 금속층(33))이 서로 분리되 는 것이 방지될 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
또한, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 금속층(33)의 재료로서 Cu를 사용함으로써, 배선 패턴(14)에 대응하는 부분의 금속층(33)과 내부 접속 단자(12) 사이에 본딩력이 큰 합금층(25)(이 경우에, Cu-Au 합금층)을 형성할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 더 향상시킬 수 있다.
도 25 및 도 26은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 프로세스의 변형을 나타내는 도면이다. 도 25 및 도 26에서, 제 1 실시예에 따른 반도체 장치(10)와 동일한 구성 부분에는 동일 참조 부호를 부여한다.
도 25 및 도 26을 참조하여, 제 1 실시예에 따른 반도체 장치(10)를 제조하는 다른 방법을 설명한다. 우선, 상술한 도 12 내지 도 17에 나타낸 공정(수지층 형성 공정, 금속층 형성 공정 및 접촉 공정을 포함)과 동일한 처리를 수행하여, 도 17에 나타낸 구조체를 형성한다. 이어서, 도 25에 나타낸 공정에서는 내부 접속 단자(12)의 상면(12B)과 접촉하여 설치된 금속층(33)을 패터닝하여, 복수의 반도체 장치 형성 영역(A)에 배선 패턴(14, 15)을 형성한다(배선 패턴 형성 공정).
이어서, 도 26에 나타낸 공정에서는, 내부 접속 단자(12)의 상단부(12A)와 접촉하여 설치된 부분의 배선 패턴(14)을 배선 패턴(14)의 하면과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)에 본딩시켜, 내부 접속 단자(12)와 배선 패턴(14)의 본딩 부분에 합금층(25)을 형성한다(본딩 공정). 본딩 공정에서는, 예 를 들면 레이저 용접법, 초음파 용접법 및 저항 용접법을 포함하는 군 중 적어도 하나의 방법을 이용함으로써, 내부 접속 단자(12)와 배선 패턴(14)을 서로 본딩시켜, 내부 접속 단자(12)와 배선 패턴(14)의 본딩 부분에 합금층(25)을 형성한다. 예를 들면, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하는 경우에, 배선 패턴(14)의 재료로서는 Cu를 사용하는 것이 바람직하다. 결과적으로, 배선 패턴(14)과 내부 접속 단자(12) 사이에 본딩력이 큰 합금층(25)(이 경우에, Cu-Au 합금층)을 형성할 수 있다.
이어서(본딩 공정 후), 배선 패턴(14, 15)의 표면을 조화처리한다(조화처리 공정). 조화처리 공정에서는, 예를 들면 배선 패턴(14, 15)의 표면을 흑색 처리 또는 조화 에칭 처리에 의해 조화처리한다. 그 후(조화처리 후), 상술한 도 20 내지 도 23에 나타낸 공정과 동일한 처리를 수행하여, 반도체 기판(31) 상에 형성된 복수의 반도체 장치(10)를 개별 조각으로 분리한다.
이 실시예에 따른 반도체 장치를 제조하는 다른 방법에 따르면, 수지층(13)의 상면(13A)에 형성된 금속층(33)을 가압하여, 금속층(33)의 하면(33B)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고, 이어서 금속층(33) 위에 패터닝을 수행하여 배선 패턴(14, 15)을 형성하고, 그 후 내부 접속 단자(12)와 접촉하여 설치된 부분의 배선 패턴(14)을 배선 패턴(14)과 접촉하여 설치된 부분의 내부 접속 단자(12)에 본딩시킨다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 배선 패턴(14)의 본딩 부분이 서로 분리되는 것이 방지된다. 따라서, 내부 접 속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
또한, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 금속층(33)의 재료로서 Cu를 사용함으로써, 배선 패턴(14)에 대응하는 부분의 금속층(33)과 내부 접속 단자(12) 사이에 본딩력이 큰 합금층(25)(이 경우에, Cu-Au 합금층)을 형성할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 더 향상시킬 수 있다.
(제 2 실시예)
도 27은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도 27에서, 제 1 실시예에 따른 반도체 장치(10)와 동일한 구성 부분에는 동일 참조 부호를 부여한다.
도 27을 참조하면, 제 2 실시예에 따른 반도체 장치(40)는 제 1 실시예의 반도체 장치(10)의 구조체에 접속 패드(41)가 더 설치되는 것을 제외하면, 반도체 장치(10)와 동일한 방식으로 구성된다.
접속 패드(41)는 배선 패턴(14, 15)의 외부 접속 단자 설치 영역(14A, 15A)을 덮도록 설치된다. 접속 패드(41)는 솔더 레지스트층(16)의 개구부(16A, 16B)로부터 노출된다. 개구부(16A, 16B)로부터 노출된 부분의 접속 패드(41) 상에는 외부 접속 단자(17)가 설치된다. 접속 패드(41)는 배선 패턴(14)을 외부 접속 단자(17)에 전기적으로 접속하는 기능을 한다. 접속 패드(41)로서는, 예를 들면 Sn 층, Ni 층 또는 Ti 층을 사용할 수 있다. 접속 패드(41)의 두께를, 예를 들면 2 ㎛로 설정할 수 있다.
도 28 내지 도 34는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 프로세스를 나타내는 도면이다. 도 28 내지 도 34에서, 제 2 실시예에 따른 반도체 장치(40)와 동일한 구성 부분에는 동일 참조 부호를 부여한다.
도 28 내지 도 34를 참조하여, 제 2 실시예에 따른 반도체 장치(40)를 제조하는 방법을 설명한다. 우선, 제 1 실시예에서 설명한 도 12 내지 도 15에 나타낸 공정(수지층 형성 공정을 포함)과 동일한 처리를 수행하여, 도 15에 나타낸 구조체를 형성한다.
이어서, 도 28에 나타낸 공정에서는, 수지층(13)의 상면(13A)에 제 1 금속층(44) 및 제 2 금속층(45)을 순차적으로 설치한다. 제 1 금속층(44)은 배선 패턴(14, 15)의 기재로서 기능한다. 제 1 금속층(44)은 제 2 금속층(45)(접속 패드(41)의 기재)이 에칭되는 경우에, 에천트 또는 에칭 가스에 대해 에칭이 어려운 금속 재료에 의해 구성된다. 구체적으로, 예를 들면 제 2 금속층(45)으로서 Sn 층, Ni 층 또는 Ti 층을 사용하는 경우에, 제 1 금속층(44)으로서는, 예를 들면 Cu 층 또는 Cu 박을 사용할 수 있다.
이와 같이, 제 1 금속층(44)은 제 2 금속층(45)이 에칭되는 경우에, 에천트 또는 에칭 가스에 대해 에칭이 어려운 금속 재료에 의해 구성된다. 제 2 금속층(45)을 에칭하여 접속 패드(41)를 형성하는 경우에(도 31 참조), 배선 패턴(14, 15)의 기재로서 기능하는 제 1 금속층(44)이 에칭되는 것을 방지할 수 있다.
구체적으로, 금속층을 형성하는 공정에서는, 예를 들면 제 1 금속층(44)으로 기능하는 Cu 박 상에 제 2 금속층(45)으로 기능하는 Sn 층을 형성함으로써 얻어진 시트 형상의 적층 부재를 수지층(13)의 상면(13A)에 부착하여, 제 1 및 제 2 금속층(44, 45)을 형성한다. 제 1 금속층(44)으로서 Cu 박을 사용하는 경우에, 제 1 금속층(44)의 두께를, 예를 들면 10 ㎛로 설정할 수 있다. 또한, 제 2 금속층(45)으로서 Sn 층을 사용하는 경우에, 제 2 금속층(45)의 두께를, 예를 들면 2 ㎛로 설정할 수 있다.
이어서, 도 29에 나타낸 공정에서는, 도 28에 나타낸 구조체를 가열한 상태에서, 제 2 금속층(45)을 가압하여, 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고 제 1 금속층(44)의 하면(44A)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상면(12B)을 거의 평평한 면이 되도록 형성한다. 이 때, 도 28에 나타낸 구조체가 가열되어 수지층(13)은 경화된다. 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)와 접촉시킨 후에, 수지층(13)의 두께를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다.
이와 같이, 수지층(13)을 연마하여 수지층(13)으로부터 내부 접속 단자(12)의 상단부를 노출시키는 공정이 불필요하다. 또한, 제 2 금속층(45)을 가압하여, 배선 패턴(14, 15)의 기재로서 기능하는 제 1 금속층(44)을 내부 접속 단자(12)와 접촉시킴으로써, 내부 접속 단자(12)의 높이를 균일하게 하는 공정이 불필해진다. 결과적으로, 반도체 장치(40)를 제조하는 공정 수가 저감될 수 있다. 따라서, 반도체 장치(40)의 제조 비용을 절감할 수 있다.
이어서, 도 30에 나타내 공정에서는, 내부 접속 단자(12)의 상단부(12A)와 접촉하여 설치된 부분의 제 1 금속층(44)(배선 패턴(44)에 대응하는 부분의 제 1 금속층(44))을 제 1 금속층(44)의 하면(44A)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)에 본딩시켜, 내부 접속 단자(12)와 제 1 금속층(44)의 본딩 부분에 합금층(25)을 형성한다(본딩 공정).
본딩 공정에서는, 예를 들면 레이저 용접법, 초음파 용접법 및 저항 용접법을 포함하는 군 중 적어도 하나의 방법을 이용함으로써, 내부 접속 단자(12)를 제 1 금속층(44)에 본딩시켜, 내부 접속 단자(12)와 제 1 금속층(44)의 본딩 부분에 합금층(25)을 형성한다.
이와 같이, 수지층(13)의 상면(13A)에 형성된 제 1 금속층(44)(배선 패턴(14, 15)의 기재)을 가압하여, 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고, 이어서 내부 접속 단자(12)와 접촉하여 설치된 부분의 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))과 제 1 금속층(44)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)를 서로 본딩시킨다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))의 본딩 부분이 서로 분리되는 것이 방지될 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
또한, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 제 1 금속층(44)의 재료로서 Cu를 사용할 수 있다. 이와 같이, 내부 접속 단자(12)를 구 성하는 금속 재료로서 Au를 사용하고 제 1 금속층(44)의 재료로서 Cu를 사용함으로써, 배선 패턴(14)에 대응하는 부분의 제 1 금속층(44)과 내부 접속 단자(12) 사이에 본딩력이 큰 합금층(25)(이 경우에, Cu-Au 합금층)을 형성할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 더 향상시킬 수 있다. 합금층(25)으로서 Cu-Au 합금층을 사용하는 경우에, 합금층(25)의 두께를, 예를 들면 0.5 ㎛ 내지 1.0 ㎛가 되도록 설정할 수 있다.
이어서, 도 31에 나타낸 공정에서는, 제 2 금속층(45)을 에칭을 통해 패터닝하여, 외부 접속 단자 설치 영역(14A, 15A)에 대응하는 부분의 제 1 금속층(44) 상에 접속 패드(41)를 형성한다(접속 패드 형성 공정). 구체적으로, 제 2 금속층(45) 상에 패터닝된 레지스트막을 형성하고 레지스트막을 마스크로 사용하여 제 2 금속층(45)을 이방성 에칭에 의해 에칭함으로써, 접속 패드(41)를 형성한다.
이어서, 도 32에 나타낸 공정에서, 도 31에 나타낸 구조체 상에 패터닝된 레지스트막(47)을 형성한다. 레지스트막(47)은 제 1 금속막(44)을 에칭하여 배선 패턴(14, 15)을 형성하기 위한 마스크이다.
이어서, 도 33에 나타낸 공정에서 레지스트막(47)을 마스크로 사용하여, 제 1 금속층(44) 위에 에칭을 수행함으로써, 배선 패턴(14, 15)을 형성한다(배선 패턴 형성 공정).
이어서, 도 34에 나타낸 공정에서는, 도 33에 나타낸 레지스트막(47)을 제거한다. 이어서, 제 1 실시예에서 설명한 도 20 내지 도 23에 나타낸 공정과 동일한 처리를 수행하여, 반도체 기판(31) 상에 제조된 반도체 장치(40)를 개별 조각으로 분리한다.
이 실시예에 따른 반도체 장치를 제조하는 방법에 따르면, 수지층(13)의 상면(13A)에 형성된 제 1 금속층(44)(배선 패턴(14, 15)의 기재))을 가압하여 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고, 이어서 내부 접속 단자(12)와 접촉하여 설치된 부분의 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))과 제 1 금속층(44)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)를 서로 본딩시킨다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))의 본딩 부분이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 확보할 수 있다.
또한, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 제 1 금속층(44)의 재료로서 Cu를 사용함으로써, 배선 패턴(14)에 대응하는 부분의 제 1 금속층(44)과 내부 접속 단자(12) 사이에 본딩력이 큰 합금층(25)(이 경우에, Cu-Au 합금층)을 형성할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 더 향상시킬 수 있다.
이 실시예에 따른 반도체 장치(40)를 제조하는 방법에서 접속 공정 후에 본딩 공정을 수행하는 경우를 예로 들어 설명하였지만, 접속 패드 형성 공정 또는 배선 패턴 형성 공정 후에 본딩 공정을 수행할 수 있다. 이 경우에, 이 실시예에 따 른 반도체 장치(40)를 제조하는 방법과 동일한 이점을 제공할 수 있다.
도 35 내지 도 37은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 프로세스의 변형을 나타내는 도면이다. 도 35 내지 도 37에서, 제 2 실시예에 따른 반도체 장치(40)와 동일한 구성 부분에는 동일 참조 부호를 부여한다.
도 35 내지 도 37을 참조하여, 제 2 실시예에 따른 반도체 장치(40)를 제조하는 다른 방법을 설명한다. 우선, 전술한 도 12 내지 도 15에 나타낸 공정(수지층 형성 공정을 포함)과 동일한 처리를 수행하여, 도 15에 나타낸 구조체를 형성한다. 이어서, 도 35에 나타낸 공정에서는, 수지층(13)의 상면(13A)에 제 1 금속층(44), 제 2 금속층(45) 및 보호층(51)을 순차적으로 설치한다. 보호층(51)은 제 2 금속층(45)을 보호하는 기능을 한다. 보호층(51)은 제 2 금속층(45)에 본딩력이 작은 접착제로 부착된다. 결과적으로, 보호층(51)을 제 2 금속층(45)으로부터 용이하게 박리할 수 있다. 보호층(51)으로서는, 예를 들면 금속박(예를 들면, Cu 박)을 사용할 수 있다. 보호층(51)으로서 Cu 박을 사용하는 경우에, 보호층(51)의 두께를, 예를 들면 35 ㎛ 내지 200 ㎛로 설정할 수 있다.
이어서, 도 36에 나타낸 공정에서는, 도 35에 나타낸 구조체를 가열한 상태에서, 보호층(51)을 가압하여 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고 제 1 금속층(44)의 하면(44A)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상면(12B)을 거의 평평한 면이 되도록 형성한다(접촉 공정). 이 때, 도 35에 나타낸 구조체가 가열되어 수지층(13)은 경화된다. 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)와 접촉시킨 후에, 수지층(13)의 두 께를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다.
이와 같이, 제 2 금속층(45) 상에 형성된 보호층(51)을 가압하여 배선 패턴(14)에 대응하는 부분의 제 1 금속층(44)을 내부 접속 단자(12)와 접촉시킨다. 결과적으로, 접촉 공정에서 제 2 금속층(45)이 손상되는 것이 방지될 수 있다. 보호층(51)은 제 2 금속층(45) 상에 형성되고, 이어서 가압되어 배선 패턴(14)에 대응하는 부분의 제 1 금속층(44)을 내부 접속 단자(12)와 접촉시키며, 이는 제 2 금속층(45)이 두께가 작은 경우에 특히 유효하다.
이어서, 도 37에 나타낸 공정에서, 도 36에 나타낸 보호층(51)을 제거한다(보호층 제거 공정). 이어서, 상술한 도 30 내지 34에 나타낸 공정(본딩 공정, 접속 패드 형성 공정 및 배선 패턴 형성 공정을 포함)과 동일한 처리를 수행하고, 이어서 제 1 실시예에서 설명한 도 20 내지 도 23에 나타낸 공정과 동일한 처리를 수행한다. 결과적으로, 반도체 기판(31) 상에 제조된 반도체 장치(40)는 개별 조각으로 분리된다.
이 실시예에 따른 반도체 장치를 제조하는 방법의 변형에 따르면, 제 2 금속층(45) 상에 형성된 보호층(51)을 가압하여, 배선 패턴(14)에 대응하는 부분의 제 1 금속층(44)을 내부 접속 단자(12)와 접촉시킨다. 결과적으로, 접촉 공정에서, 제 2 금속층(45)이 손상되는 것을 방지할 수 있다.
또한, 이 실시예에 따른 반도체 장치를 제조하는 방법의 변형에 따르면, 제 2 실시예에 따른 반도체 장치(40)를 제조하는 방법과 동일한 이점을 얻을 수 있다.
이 실시예에 따른 반도체 장치(40)를 제조하는 방법의 변형에서는 보호층 제 거 공정 후에 본딩 공정을 수행하는 경우를 예로 들어 설명하였지만, 본딩 공정을 접촉 공정과 보호층 제거 공정 사이, 접속 패드 형성 공정 후 또는 배선 패턴 형성 공정 후에 수행할 수 있다. 이 경우에, 이 실시예에 따른 반도체 장치(40)를 제조하는 방법과 동일한 이점을 얻을 수 있다. 또한, 본딩 공정을 접촉 공정과 보호층 제거 공정 사이에서 수행하는 경우에, 본딩 공정에서 제 2 금속층(45)이 손상되는 것이 방지될 수 있다.
(제 3 실시예)
도 38은 본 발명의 제 3 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도 38에서, 제 2 실시예에 따른 반도체 장치(40)와 동일한 구성 부분에는 동일 참조 부호를 부여한다.
도 38을 참조하면, 제 3 실시예에 따른 반도체 장치(60)는 제 2 실시예에 따른 반도체 장치(40)에 설치된 솔더 레지스트층(16)을 대신하여 밀봉 수지(62)가 설치되고 금속 포스트(61)가 더 설치되는 것을 제외하면, 반도체 장치(40)와 동일한 방식으로 구성된다.
금속 포스트(61)는 접속 패드(41) 상에 설치된다. 결과적으로, 금속 포스트(61)는 접속 패드(41)에 전기적으로 접속된다. 금속 포스트(61)의 측면은 밀봉 수지(62)로 덮인다. 금속 포스트(61)의 상면은(61A)은 밀봉 수지(62)로부터 노출된다. 금속 포스트(61)의 상면(61A)은 밀봉 수지(62)의 상면(62A)과 거의 동일한 높이로 형성된다. 금속 포스트(61)의 상면(61A)에는 외부 접속 단자(17)가 설치된다. 금속 포스트(61)는 외부 접속 단자(17)를 접속 패드(41)에 전기적으로 접속한 다.
이와 같이, 금속 포스트(61)는 외부 접속 단자(17)와 접속 패드(41) 사이에 설치된다. 결과적으로, 외부 접속 단자(17)가 마더보드 등의 실장 기판 상에 설치된 패드(도시 생략)에 접속되는 경우에, 외부 접속 단자(17)에 의해 받은 응력을 금속 포스트(61)를 통해 경감할 수 있다. 금속 포스트(61)의 재료로서는, 예를 들면 Cu를 사용할 수 있다. 또한, 금속 포스트(61)의 높이를, 예를 들면 50 ㎛ 내지 200 ㎛가 되도록로 설정할 수 있다.
밀봉 수지(62)를 수지층(13)의 상면(13A)에 설치하여, 배선 패턴(14, 15), 접속 패드(41), 및 금속 포스트(61)의 측면을 덮는다. 밀봉 수지(62)로서는, 예를 들면 트랜스퍼 성형법(transfer molding method) 또는 압축 성형법(compression molding method)에 의해 형성된 에폭시 수지를 사용할 수 있다.
도 39 내지 도 50은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 프로세스를 나타내는 도면이다. 도 39 내지 도 50에서, 제 3 실시예에 따른 반도체 장치(60)와 동일한 구성 부분에는 동일 참조 부호를 부여한다.
도 39 내지 도 50을 참조하여, 제 3 실시예에 따른 반도체 장치(60)를 제조하는 방법을 설명한다. 우선, 제 1 실시예에서 설명한 도 12 내지 도 15에 나타낸 공정(수지층 형성 공정도 포함)과 동일한 처리를 수행하여, 도 15에 나타낸 구조체를 형성한다.
이어서, 도 39에 나타낸 공정에서는, 수지층(13)의 상면(13A)에 제 1 금속층(44), 제 2 금속층(45) 및 제 3 금속층(64)을 순차적으로 설치한다. 제 1 금속 층(44)은 배선 패턴(14, 15)의 기재이다. 또한, 제 1 금속층(44)은 제 2 금속층(45)(접속 패드(41)의 기재)이 에칭되는 경우에, 에천트 또는 에칭 가스에 대해 에칭이 어려운 금속 재료에 의해 구성된다. 구체적으로, 제 2 금속층(45)으로서, 예를 들면 Sn 층, Ni 층 또는 Ti 층을 사용하는 경우에, 제 1 금속층(44)으로서는, 예를 들면 Cu 층 또는 Cu 박을 사용할 수 있다. 제 1 금속층(44)으로서 Cu 박을 사용하는 경우에, 제 1 금속층(44)의 두께를, 예를 들면 10 ㎛로 설정할 수 있다.
이와 같이, 제 1 금속층(44)은 제 2 금속층(45)이 에칭되는 경우에, 에천트 또는 에칭 가스에 대해 에칭이 어려운 금속 재료에 의해 구성된다. 결과적으로, 제 2 금속층(45)을 에칭하여 접속 패드(41)를 형성하는 경우에(도 31 참조), 제 1 금속층(44)이 에칭되는 것이 방지될 수 있다.
제 2 금속층(45)은 접속 패드(41)의 기재이다. 또한, 제 2 금속층(45)은 제 3 금속층(64)(금속 포스트(61)의 기재)이 에칭되는 경우에, 에천트 또는 에칭 가스에 대해 에칭이 어려운 금속 재료에 의해 구성된다. 구체적으로, 제 3 금속층으로서 Cu 박을 사용하는 경우에, 제 2 금속층(45)으로서는, 예를 들면 Sn 층, Ni 층 또는 Ti 층을 사용할 수 있다. 제 2 금속층(45)으로서 Sn 층을 사용하는 경우에, 제 2 금속층(45)의 두께를, 예를 들면 2 ㎛로 설정할 수 있다.
제 3 금속층(64)은 에칭을 통해 패터닝됨으로써, 금속 포스트(61)로 변경된다. 제 3 금속층(64)으로서는, 예를 들면 Cu 층 또는 Cu 박을 사용할 수 있다. 이 경우에, 제 3 금속층(64)의 두께를, 예를 들면 50 ㎛ 내지 200 ㎛로 설정할 수 있다.
구체적으로, 금속층을 형성하는 공정에서는, 예를 들면 제 1 금속층(44)으로서 기능하는 다른 Cu 박 상에 제 2 금속층(45)으로 기능하는 Sn 층, 제 3 금속층(64)으로 기능하는 Cu 박을 순차적으로 설치함으로써 얻어진 시트 형상의 적층체를 수지층(13)의 상면(13A)에 부착하여, 제 1 내지 제 3 금속층(44, 45, 64)을 형성한다.
이어서, 도 40에 나타낸 공정에서는, 도 39에 나타낸 구조체를 가열한 상태에서, 제 3 금속층(64)을 가압하여 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고 제 1 금속층(44)의 하면(44A)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상면(12B)을 거의 평평한 면으로 형성한다(접촉 공정). 이 때, 도 39에 나타낸 구조체가 가열되어 수지층(13)은 경화된다. 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)와 접촉시킨 후에, 수지층(13)의 두께를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다.
이와 같이, 제 3 금속층(64)을 가압하여 배선 패턴(14, 15)의 기재로서 기능하는 제 1 금속층(44)을 내부 접속 단자(12)와 접촉시킴으로써, 내부 접속 단자의 높이를 균일하게 하는 공정 및 수지층(13)을 연마하여 수지층(13)으로부터 내부 접속 단자(12)의 상단부를 노출하는 공정이 불필요해진다. 결과적으로, 반도체 장치(60)의 제조 공정 수가 저감될 수 있다. 따라서, 반도체 장치(60)의 제조 비용을 절감할 수 있다.
이어서, 도 41에 나타낸 공정에서는, 내부 접속 단자(12)의 상단부(12A)와 접촉하여 설치된 부분의 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))을 제 1 금속층(44)의 하면(44A)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)에 본딩시켜, 내부 접속 단자(12)와 제 1 금속층(44)의 본딩 부분에 합금층(25)을 형성한다(본딩 공정).
예를 들면, 본딩 공정에서, 레이저 용접법, 초음파 용접법 및 저항 용접법을 포함하는 군 중 적어도 하나의 방법을 사용함으로써, 내부 접속 단자(12)를 제 1 금속층(44)에 본딩시켜, 내부 접속 단자(12)와 제 1 금속층(44)의 본딩 부분에 합금층(25)을 형성한다.
이와 같이, 제 3 금속층(64)을 가압하여, 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고, 이어서 내부 접속 단자(12)와 접촉하여 설치된 부분의 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))과 제 1 금속층(44)과 접촉하여 설치된 부분의 내부 접속 단자(12)를 서로 본딩한다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
또한, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 제 1 금속층(44)의 재료로서 Cu를 사용할 수 있다. 이와 같이, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 제 1 금속층(44)의 재료로서 Cu를 사용함으로써, 배선 패턴(14)에 대응하는 부분의 제 1 금속층(44)과 내부 접속 단자(12) 사이 에 본딩력이 큰 합금층(25)(이 경우에, Cu-Au 합금층)을 형성할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 더 향상시킬 수 있다. 합금층(25)으로서 Cu-Au 합금층을 사용하는 경우에, 합금층(25)의 두께를, 예를 들면 0.5 ㎛ 내지 1.0 ㎛로 설정할 수 있다.
이어서, 도 42에 나타낸 공정에서는, 금속 포스트(61)가 형성될 영역에 대응하는 부분의 제 3 금속층(64) 상에 패터닝된 레지스트막(66)을 형성한다. 이어서, 도 43에 나타낸 공정에서는, 레지스트막(66)을 마스크로 사용하여 제 3 금속층(64) 위에 에칭을 수행하여, 레지스트막(66) 아래에 금속 포스트(61)를 형성한다(금속 포스트 형성 공정).
이 때, 제 2 금속층(45)은 제 3 금속층(64)을 에칭하기 위한 에칭 스톱퍼(stopper)로서 기능한다. 따라서, 제 3 금속층(64) 위에 에칭을 수행하는 경우에, 제 2 금속층(45)이 에칭되는 것을 방지할 수 있다. 제 3 금속층(64)의 에칭 시에는, 예를 들면 이방성 에칭(예를 들면, 드라이 에칭)을 이용할 수 있다.
이어서, 도 44에 나타낸 공정에서는, 레지스트막(66)을 마스크로 사용하여 제 2 금속층(45) 위에 에칭을 수행함으로써, 접속 패드(41)를 형성한다(접속 패드 형성 공정).
이 때, 제 1 금속층(44)은 제 2 금속층(45)을 에칭하기 위한 에칭 스톱퍼로서 기능한다. 따라서, 제 2 금속층(45) 위에 에칭을 수행하는 경우에, 제 1 금속층(44)이 에칭되는 것을 방지할 수 있다. 제 2 금속층(45)의 에칭 시에는, 예를 들면 이방성 에칭(예를 들면, 드라이 에칭)을 이용할 수 있다.
이어서, 도 45에 나타낸 공정에서는, 도 44에 나타낸 레지스트막(66)을 제거한다. 이어서, 도 46에 나타낸 공정에서는, 도 45에 나타낸 구조체 상에 패터닝된 레지스트막(68)을 형성한다. 배선 패턴(14, 15)이 형성될 영역에 대응하는 부분의 도 45에 나타낸 구조체를 덮도록, 레지스트막(68)을 형성한다. 레지스트막(68)은 제 1 금속층(44) 위에 에칭을 수행하여 배선 패턴(14, 15)을 형성하는 에칭 마스크이다.
그 후, 도 47에 나타낸 공정에서는, 레지스트막(68)을 마스크로 사용하여 제 1 금속층(44) 위에 에칭을 수행함으로써, 배선 패턴(14, 15)을 형성한다(배선 패턴 형성 공정). 제 1 금속층(44)의 에칭 시에는, 예를 들면 이방성 에칭(예를 들면, 드라이 에칭)을 이용할 수 있다. 이어서, 도 48에 나타낸 공정에서는, 도 47에 나타낸 레지스트막(68)을 제거한다.
이어서, 도 49에 나타낸 공정에서는, 도 48에 나타낸 구조체(구체적으로, 배선 패턴(14, 15), 접속 패드(41), 금속 포스트(61) 및 수지층(13)의 상면(13A))의 상면 측을 덮도록, 밀봉 수지(62)를 형성한다. 이 때, 금속 포스트(61)의 상면(61A)을 덮도록 밀봉 수지(62)를 형성한다. 밀봉 수지(62)를, 예를 들면 트랜스퍼 성형법 또는 압축 성형법에 의해 형성한다. 밀봉 수지(62)로서는, 예를 들면 에폭시 수지를 이용할 수 있다.
이어서, 도 50에 나타낸 공정에서는, 금속 포스트(61)의 상면(61A)이 밀봉 수지(62)의 상면(62A)과 거의 동일한 높이가 되도록, 여분의 밀봉 수지(62)(금속 포스트(61)의 상면(61A)을 넘어서 평면 위에 위치된 부분의 밀봉 수지(62))를 제거 한다. 구체적으로, 여분의 밀봉 수지(62)를, 예를 들면 플라즈마 애싱(ashing)에 의해 제거한다. 이어서, 제 1 실시예에서 설명한 도 21 내지 도 23에 나타낸 공정과 동일한 처리를 수행하여, 반도체 기판(31) 상에 제조된 반도체 장치(60)를 개별 조각으로 분리한다.
이 실시예에 따른 반도체 장치를 제조하는 방법에 따르면, 제 3 금속층(64)을 가압하여, 제 1 금속층(44)의 하면(44A)을 내부 접속 단자(12)의 상단부(12A)와 접촉시키고, 이어서 내부 접속 단자(12)와 접촉하여 설치된 부분의 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))과 제 1 금속층(44)과 접촉하여 설치된 부분의 내부 접속 단자(12)의 상단부(12A)를 서로 본딩시킨다. 결과적으로, 수지층(13)이 변형되는 경우(예를 들면, 수지층(13)이 물 또는 열의 영향에 의해 부풀어 오르는 경우)에도, 내부 접속 단자(12)와 제 1 금속층(44)(배선 패턴(14)에 대응하는 부분의 제 1 금속층(44))이 서로 분리되는 것이 방지된다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이의 전기적 접속의 신뢰성을 충분히 보장할 수 있다.
또한, 내부 접속 단자(12)를 구성하는 금속 재료로서 Au를 사용하고 제 1 금속층(44)의 재료로서 Cu를 사용함으로써, 배선 패턴(14)에 대응하는 부분의 제 1 금속층(44)과 내부 접속 단자(12) 사이에 본딩력이 큰 합금층(25)(이 경우에, Cu-Au 합금층)을 형성할 수 있다. 따라서, 내부 접속 단자(12)와 배선 패턴(14) 사이에 전기적 접속의 신뢰성을 더 향상시킬 수 있다.
또한, 외부 접속 단자(17)와 접속 패드(41) 사이에 금속 포스트(61)를 형성 함으로써, 외부 접속 단자(17)에 의해 받은 응력을 제거할 수 있다.
이 실시예에 따른 반도체 장치(60)를 제조하는 방법의 접촉 공정 후에 본딩 공정을 수행하는 경우를 예로 들어 설명하였지만, 금속 포스트 형성 공정 후(레지스트막(66)을 제거한 후), 접속 패드 형성 공정 후(레지스트막(66)을 제거한 후) 또는 배선 패턴 형성 공정 후(레지스트막(68)을 제거한 후)에, 본딩 공정을 수행할 수 있다. 이 경우에, 이 실시예에 따른 반도체 장치(60)를 제조하는 방법과 동일한 이점을 제공할 수 있다.
본 발명에 따른 바람직한 실시예를 상세하게 설명하였지만, 본 발명은 특정 실시예에 제한되는 것이 아니라, 특허청구범위에 기술된 본 발명의 범주에서 벗어남이 없이 다양한 변경 및 변형이 이루어질 수 있다.
본 발명은 반도체 칩을 플립칩 본딩에 의해 배선 패턴에 접속한 반도체 장치를 제조하는 방법에 적용할 수 있고, 상기 반도체 장치는 평면에서 볼 때 반도체 칩의 크기와 거의 동일한 크기를 가진다.
도 1은 종래의 반도체 장치를 나타내는 단면도.
도 2는 종래의 반도체 장치를 제조하는 공정을 나타내는 도면(제 1).
도 3은 종래의 반도체 장치를 제조하는 공정을 나타내는 도면(제 2).
도 4는 종래의 반도체 장치를 제조하는 공정을 나타내는 도면(제 3).
도 5는 종래의 반도체 장치를 제조하는 공정을 나타내는 도면(제 4).
도 6은 종래의 반도체 장치를 제조하는 공정을 나타내는 도면(제 5).
도 7은 종래의 반도체 장치를 제조하는 공정을 나타내는 도면(제 6).
도 8은 종래의 반도체 장치를 제조하는 공정을 나타내는 도면(제 7).
도 9는 종래의 반도체 장치를 제조하는 공정을 나타내는 도면(제 8).
도 10은 종래의 반도체 장치를 제조하는 방법의 문제점을 설명하는 단면도.
도 11은 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도.
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 1).
도 13은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 2).
도 14는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 3).
도 15는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 4).
도 16은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 5).
도 17은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 6).
도 18은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 7).
도 19는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 8).
도 20은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 9).
도 21은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 10).
도 22는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 11).
도 23은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 12).
도 24는 복수의 반도체 장치가 형성되는 반도체 기판을 나타내는 평면도.
도 25는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 프로세스의 변형을 나타내는 도면(제 1).
도 26은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 프로세스의 변형을 나타내는 도면(제 2).
도 27은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도.
도 28은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 1).
도 29는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 2).
도 30은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 3).
도 31은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 4).
도 32는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 5).
도 33은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 6).
도 34는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 7).
도 35는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 프로세스의 변형을 나타내는 도면(제 1).
도 36은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 프로세스의 변형을 나타내는 도면(제 2).
도 37은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 프로세스의 변형을 나타내는 도면(제 3).
도 38은 본 발명의 제 3 실시예에 따른 반도체 장치를 나타내는 단면도.
도 39는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 1).
도 40은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 2).
도 41은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 3).
도 42는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 4).
도 43은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 5).
도 44는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 6).
도 45는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 7).
도 46은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 8).
도 47은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타 내는 도면(제 9).
도 48은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 10).
도 49는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 11).
도 50은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 도면(제 12).
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 칩 12 : 내부 접속 단자
13 : 수지층 14, 15 : 배선 패턴
16 : 솔더 레지스트층 17 : 외부 접속 단자
21 : 반도체 기판 22 : 반도체 집적 회로
23 : 전극 패드 24 : 보호막
25 : 합금층 A : 반도체 장치 형성 영역
B : 스크라이브 영역

Claims (19)

  1. 반도체 기판, 상기 반도체 기판 상에 형성되고 전극 패드를 각각 가지는 복수의 반도체 칩, 상기 전극 패드 상에 설치된 내부 접속 단자, 및 상기 내부 접속 단자에 전기적으로 접속되는 배선 패턴을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 내부 접속 단자가 설치되는 측의 상기 반도체 칩 및 상기 내부 접속 단자를 덮도록 수지층을 형성하는 수지층 형성 공정과,
    상기 수지층의 상면에 적어도 하나의 금속층을 형성하는 금속층 형성 공정과,
    상기 금속층을 가압하여 상기 금속층을 상기 내부 접속 단자와 접촉시키는 접촉 공정과,
    상기 접촉 공정 후에, 상기 내부 접속 단자와 접촉하여 설치된 부분의 상기 금속층을 상기 금속층과 접촉하여 설치된 부분의 상기 내부 접속 단자에 본딩시키는 본딩 공정과,
    상기 본딩 공정 후에, 상기 금속층을 패터닝하여 상기 배선 패턴을 형성하는 배선 패턴 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 본딩 공정에서는, 상기 금속층과 상기 내부 접속 단자의 본딩 부분에 합금층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 본딩 공정에서는, 레이저 용접법, 초음파 용접법 및 저항 용접법을 포함하는 군(group) 중 적어도 하나의 방법에 의해, 상기 금속층과 상기 내부 접속 단자를 서로 본딩시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판, 상기 반도체 기판 상에 형성되고 전극 패드를 각각 가지는 복수의 반도체 칩, 상기 전극 패드 상에 설치된 내부 접속 단자, 및 상기 내부 접속 단자에 전기적으로 접속되는 배선 패턴을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 내부 접속 단자가 설치되는 측의 상기 반도체 칩 및 상기 내부 접속 단자를 덮도록 수지층을 형성하는 수지층 형성 공정과,
    상기 수지층의 상면에 금속층을 형성하는 금속층 형성 공정과,
    상기 금속층을 가압하여 상기 금속층을 상기 내부 접속 단자와 접촉시키는 접촉 공정과,
    상기 접촉 공정 후에, 상기 금속층을 패터닝하여 상기 배선 패턴을 형성하는 배선 패턴 형성 공정과,
    상기 배선 패턴 형성 공정 후에, 상기 내부 접속 단자와 접촉하여 설치된 부분의 상기 배선 패턴을 상기 배선 패턴과 접촉하여 설치된 부분의 상기 내부 접속 단자에 본딩시키는 본딩 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 본딩 공정에서는, 상기 배선 패턴과 상기 내부 접속 단자의 본딩 부분에 합금층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 본딩 공정에서는, 레이저 용접법, 초음파 용접법 및 저항 용접법을 포함하는 군 중 적어도 하나의 방법에 의해, 상기 배선 패턴과 상기 내부 접속 단자를 서로 본딩하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항, 제 2 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 본딩 공정 후에, 상기 배선 패턴의 표면을 조화처리하는 조화처리 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항, 제 2 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 내부 접속 단자의 재료는 Au이고 상기 배선 패턴의 재료는 Cu인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항, 제 2 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 수지층은 절연 수지층 또는 이방성 도전 수지층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 금속층 형성 공정에서는, 상기 수지층의 상면에 제 1 금속층 및 제 2 금속층을 순차적으로 설치하고,
    상기 접촉 공정에서는, 상기 제 2 금속층을 가압하여 상기 제 1 금속층을 상기 내부 접속 단자와 접촉시키고,
    상기 본딩 공정에서는, 상기 접촉 공정 후의 상기 내부 접속 단자와 접촉하여 설치된 부분의 상기 제 1 금속층을 상기 제 1 금속층과 접촉하여 설치된 부분의 상기 내부 접속 단자에 본딩시키고,
    상기 배선 패턴 형성 공정에서는, 상기 제 1 금속층 위에 에칭을 수행하여 상기 배선 패턴을 형성하고,
    상기 제 2 금속층 위에 에칭을 수행하여 접속 패드를 형성하는 접속 패드 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 금속층 상에 상기 제 2 금속층을 보호하는 보호층을 형성하는 보호층 형성 공정과,
    상기 접촉 공정 후에, 상기 보호층을 제거하는 보호층 제거 공정을 더 포함하고,
    상기 접촉 공정에서는, 상기 보호층을 가압하여 상기 제 1 금속층을 상기 내부 접속 단자와 접촉시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 금속층 형성 공정에서는, 상기 수지층의 상면에 상기 제 1 금속층, 상기 제 2 금속층 및 제 3 금속층을 순차적으로 설치하고,
    상기 접촉 공정에서는, 상기 제 3 금속층을 가압하여 상기 제 1 금속층을 상기 내부 접속 단자와 접촉시키고,
    상기 제 3 금속층의 위에 에칭을 수행하여 금속 포스트를 형성하는 금속 포스트 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 본딩 공정에서는, 상기 제 1 금속층과 상기 내부 접속 단자의 본딩 부분에 합금층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 본딩 공정에서는, 레이저 용접법, 초음파 용접법 및 저항 용접법을 포함하는 군 중 적어도 하나의 방법에 의해, 상기 제 1 금속층과 상기 내부 접속 단 자를 서로 본딩시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 본딩 공정 후에, 상기 배선 패턴의 표면을 조화처리하는 조화처리 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 내부 접속 단자의 재료는 Au이고 상기 배선 패턴의 재료는 Cu인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 수지층은 절연 수지층 또는 이방성 도전 수지층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 금속층은 상기 제 2 금속층을 에칭하기 위한 에칭 스톱퍼(stopper)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 12 항에 있어서,
    상기 제 2 금속층은 상기 제 3 금속층을 에칭하기 위한 에칭 스톱퍼인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020080133197A 2007-12-27 2008-12-24 반도체 장치의 제조 방법 KR20090071444A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-335688 2007-12-27
JP2007335688A JP4828515B2 (ja) 2007-12-27 2007-12-27 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20090071444A true KR20090071444A (ko) 2009-07-01

Family

ID=40627552

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080133197A KR20090071444A (ko) 2007-12-27 2008-12-24 반도체 장치의 제조 방법

Country Status (6)

Country Link
US (1) US7964493B2 (ko)
EP (1) EP2075833A2 (ko)
JP (1) JP4828515B2 (ko)
KR (1) KR20090071444A (ko)
CN (1) CN101471269A (ko)
TW (1) TW200941604A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101287604B1 (ko) * 2011-03-11 2013-07-19 한국생산기술연구원 탄소나노튜브를 이용하여 접합강도와 전기전도도가 향상된 전기저항용접용 도전성 접착제 및 이를 이용한 하이브리드 접합방법
KR101352057B1 (ko) * 2013-07-22 2014-01-15 주식회사 이츠웰 회로와 칩을 통합한 엘이디 칩 어레이
KR20190019985A (ko) 2019-02-15 2019-02-27 도서출판각 유한회사 스마트 투어 서비스 방법 및 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294265B1 (en) * 2010-03-31 2012-10-23 Amkor Technology, Inc. Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor
CN102162991A (zh) * 2011-04-02 2011-08-24 深南电路有限公司 阻焊曝光底片及线路板制作工艺
US20130328191A1 (en) * 2012-06-12 2013-12-12 Intel Mobile Communications GmbH Cte adaption in a semiconductor package

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378171B2 (ja) 1997-06-02 2003-02-17 山一電機株式会社 半導体パッケージの製造方法
JPH1145905A (ja) 1997-07-24 1999-02-16 Yamaichi Electron Co Ltd Ｉｃチップの接点変換構造と該接点変換構造の形成法
JPH1187605A (ja) 1997-09-08 1999-03-30 Sony Corp 半導体装置及びその製造方法
US6740960B1 (en) * 1997-10-31 2004-05-25 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
JP2001185845A (ja) * 1999-12-15 2001-07-06 Internatl Business Mach Corp <Ibm> 電子部品の製造方法及び該電子部品
JP3870013B2 (ja) 2000-07-17 2007-01-17 日本アビオニクス株式会社 ウェハレベルｃｓｐの端子形成方法
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
JP2002110854A (ja) * 2000-09-28 2002-04-12 Nec Corp 半導体装置およびその製造方法
JP2002270642A (ja) * 2001-03-12 2002-09-20 Sony Corp 半導体装置の製造方法
JP2004193497A (ja) * 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP2005159061A (ja) * 2003-11-27 2005-06-16 Fujitsu Ltd 超音波ツール及び超音波接合装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101287604B1 (ko) * 2011-03-11 2013-07-19 한국생산기술연구원 탄소나노튜브를 이용하여 접합강도와 전기전도도가 향상된 전기저항용접용 도전성 접착제 및 이를 이용한 하이브리드 접합방법
KR101352057B1 (ko) * 2013-07-22 2014-01-15 주식회사 이츠웰 회로와 칩을 통합한 엘이디 칩 어레이
KR20190019985A (ko) 2019-02-15 2019-02-27 도서출판각 유한회사 스마트 투어 서비스 방법 및 장치

Also Published As

Publication number Publication date
TW200941604A (en) 2009-10-01
US20090170307A1 (en) 2009-07-02
JP2009158741A (ja) 2009-07-16
JP4828515B2 (ja) 2011-11-30
EP2075833A2 (en) 2009-07-01
US7964493B2 (en) 2011-06-21
CN101471269A (zh) 2009-07-01

Similar Documents

Publication Publication Date Title
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
US8410614B2 (en) Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same
JP4752825B2 (ja) 半導体装置の製造方法
US20020064935A1 (en) Semiconductor device and manufacturing method the same
JP5135246B2 (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器
JP4105202B2 (ja) 半導体装置の製造方法
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
US8211754B2 (en) Semiconductor device and manufacturing method thereof
KR20060023991A (ko) 집적 회로 디바이스를 패키징하는 방법 및 장치
JP2009043857A (ja) 半導体装置およびその製造方法
KR20090029660A (ko) 반도체 장치의 제조 방법
US20100213605A1 (en) Semiconductor device and method of manufacturing semiconductor device
KR20090071444A (ko) 반도체 장치의 제조 방법
US7615408B2 (en) Method of manufacturing semiconductor device
KR100990396B1 (ko) 적층 웨이퍼 레벨 패키지 및 이의 제조 방법
KR20090052282A (ko) 반도체 장치 및 그 제조 방법
JP2008135553A (ja) 基板積層方法及び基板が積層された半導体装置
JP2005353837A (ja) 半導体装置及びその製造方法
US8232639B2 (en) Semiconductor-device mounted board and method of manufacturing the same
JP5048420B2 (ja) 半導体装置及びその製造方法
KR101003658B1 (ko) 적층 웨이퍼 레벨 패키지 및 이의 제조 방법
JP2008147367A (ja) 半導体装置及びその製造方法
JP2006191152A (ja) 半導体装置及びその製造方法
JP2004063808A (ja) 半導体装置のパッケージ構造とその製造方法
JP2005123601A (ja) 半導体装置の製造方法、半導体装置、及び電子機器

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid