KR20060023991A - 집적 회로 디바이스를 패키징하는 방법 및 장치 - Google Patents

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Abstract

제1 및 제2 플레이너 표면(26) 및 에지 표면(25)을 갖는 크리스탈 기판 및 제1 플레이너 표면상에 형성된 액티브 표면(24)을 포함하는 집적 회로 다이(22), 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어(20), 및 제1 플레이너 표면상에 형성된 적어도 하나의 패드(16)에 의해 액티브 표면상의 회로에 접속되는 적어도 하나의 전기적 콘택트를 포함하는 일체로 패키징된 집적 회로 디바이스(10)가 제공된다.
Figure 112005073643002-PCT00001
패키징, 집적 회로, 액티브 표면, 다이, 콘택트, 절연 레이어, 갭

Description

집적 회로 디바이스를 패키징하는 방법 및 장치{METHODS AND APPARATUS FOR PACKAGING INTEGRATED CIRCUIT DEVICES}
본원발명은 집적 회로 디바이스를 제조하는 방법 및 장치와 그에 의해 제조된 집적 회로 디바이스에 관한 것이고, 더 구체적으로는 일체로 패키징된 다이에 관한 것이다.
모든 집적 회로 디바이스의 제조에 있어서 필수적인 단계는 "패키징"으로 알려져 있고, 외부 전기 단자 및 실리콘 칩상의 소정 위치 사이의 전기적 인터커넥션 뿐만 아니라 집적 회로의 심장부에 있는 실리콘 칩의 기계적이고 환경적인 보호를 포함한다.
현재에는, 반도체를 패키징하는 3가지의 주요 기술, 즉, 와이어 본딩, 테이프 오토매틱 본딩(TAB) 및 플립 칩이 채용되고 있다.
와이어 본딩은 열 및 초음파 에너지를 채용하여 칩상의 본드 패드와 패키지상의 콘택트간 골드 본딩 와이어를 웰딩한다.
테이프 오토매틱 본딩(TAB)은 본딩 와이어 대신에 구리 포일 테이프를 채용한다. 구리 포일 테이프는 각각의 특정 다이 및 패키지 콤비네이션에 대하여 구성되어 있고, 그에 적합한 구리 트레이스의 패턴을 포함한다. 개개의 리드는 칩상의 다양한 본드 패드에 개별적으로 또는 그룹으로 접속될 수 있다.
플립 칩은 본딩 패드의 상부에 형성된 솔더 범프를 갖는 집적 회로 다이이고, 그에 의해, 다이로 하여금 "플립핑된" 회로측이 아래로 향해 직접 기판에 솔더링될 수 있게 한다. 와이어 본드는 필요하지 않고, 패키지 공간이 상당히 절감될 수 있다.
상기 기술들은 각각 특정한 제약을 갖고 있다. 와이어 본딩 및 TAB 본딩은 둘다 불량 본드가 형성되기 쉽고, 다이가 비교적 높은 온도 및 기계적 압력에 노출된다. 와이어 본드 및 TAB 기술 둘다는 패키지 크기의 관점에서 볼때 문제가 있는데, 대략 10% 내지 60% 범위의 다이 대 패키지 면적비를 갖는 집적 회로 디바이스를 만들어낸다.
플립 칩은 패키징이 아니라 오히려 인터커넥션만을 제공한다. 인터커넥션은 열 팽창 미스매칭 뿐만 아니라 솔더 범프의 균일성의 문제와 부딪히게 되는데, 그리하여, 이용가능한 기판은 실리콘 또는 실리콘과 유사한 열 팽창 특성을 갖는 재료로 한정된다.
통상의 반도체 패키징 기술은 칩 스케일 패키징이라는 용어를 1.2:1 이하의 패키징 대 다이 비를 갖는 임의의 패키징 프로세스를 포함하는 것으로 정의해 오고 있다. 또한, 통상적으로 패키징 레이어는 넣어진 반도체 또는 집적 회로에 대한 보호를 제공한다.
본원발명은 집적 회로 디바이스를 제조하는 향상된 방법을 제공하려는 것이다.
그래서, 본원발명의 바람직한 실시예에 의하면, 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이; 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및 적어도 하나의 칩 스케일 패키징 레이어 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 적어도 하나의 전기적 콘택트는 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 액티브 표면상의 회로에 접속되는 일체로 패키징된 집적 회로 디바이스가 제공된다.
또한, 본원발명의 다른 바람직한 실시예에 의하면, 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이; 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및 적어도 하나의 칩 스케일 패키징 레이어의 적어도 하나의 에지 표면 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 적어도 하나의 전기적 콘택트는 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 액티브 표면상의 회로에 접속되는 일체로 패키징된 집적 회로 디바이스가 제공된다.
또한, 본원발명의 또다른 바람직한 실시예에 의하면, 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이; 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및 제2 플레이너 표면 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 적어도 하나의 전기적 콘택트는 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 액티브 표면상의 회로에 접속되는 일체로 패키징된 집적 회로 디바이스가 제공된다.
또한, 본원발명의 또다른 바람직한 실시예에 의하면, 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이; 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및 크리스탈 기판의 에지 표면 중 적어도 하나 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 적어도 하나의 전기적 콘택트는 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 액티브 표면상의 회로에 접속되는 일체로 패키징된 집적 회로 디바이스가 제공된다.
바람직하게는, 적어도 하나의 칩 스케일 패키징 레이어는 크리스탈 재료로 형성된다. 더 바람직한 대안으로서, 적어도 하나의 칩 스케일 패키징 레이어는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성된다. 부가적으로, 적어도 하나의 칩 스케일 패키징 레이어는 실리콘으로 형성된다. 대안으로, 크리스탈 기판 및 적어도 하나의 칩 스케일 패키징 레이어는 둘다 실리콘으로 형성된다.
본원발명의 다른 바람직한 실시예에 의하면, 일체로 패키징된 집적 회로 디바이스는 적어도 하나의 칩 스케일 패키징 레이어 위에 형성되고 적어도 하나의 전기적 콘택트 바로 아래에 놓인 절연 레이어를 더 포함한다. 바람직하게는, 절연 레이어는 패시베이션 레이어 및 유전체 레이어 중 적어도 하나를 포함한다. 부가적으로, 절연 레이어는 에폭시, 실리콘 산화물, 솔더 마스크, 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 및 아크릴레이트 중 적어도 하나를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 일체로 패키징된 집적 회로 디바이스는 크리스탈 기판과 적어도 하나의 패키징 레이어의 사이에 형성된 적어도 하나의 갭을 더 포함한다. 부가적으로, 갭은 적어도 하나의 패키징 레이어에 오목부로 형성된다.
본원발명의 또다른 바람직한 실시예에 의하면, 일체로 패키징된 집적 회로 디바이스는 크리스탈 기판에 형성된 적어도 하나의 갭을 더 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 일체로 패키징된 집적 회로 디바이스는, 크리스탈 기판에 형성된 적어도 하나의 갭 및 크리스탈 기판 아래에 놓이고 크리스탈 기판에 형성된 갭을 시일링하게 형성된 적어도 하나의 칩 스케일 패키징 레이어를 더 포함한다.
또한, 본원발명의 다른 바람직한 실시예에 의하면, 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계; 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계; 적어도 하나의 칩 스케일 패키징 레이어 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및 그후 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 액티브 표면은 회로를 포함하고, 적어도 하나의 전기적 콘택트는 적어도 하나의 패드에 의해 상기 회로에 접속되는 일체로 패키징된 집적 회로 디바이스 제조 방법이 제공된다.
또한, 본원발명의 다른 바람직한 실시예에 의하면, 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 및 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계; 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계; 적어도 하나의 칩 스케일 패키징 레이어의 적어도 하나의 에지 표면 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및 그후 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 액티브 표면은 회로를 포함하고, 적어도 하나의 전기적 콘택트는 적어도 하나의 패드에 의해 회로에 접속되는 일체로 패키징된 집적 회로 디바이스 제조 방법이 제공된다.
또한, 본원발명의 또다른 바람직한 실시예에 의하면, 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 에지 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계; 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계; 제2 플레이너 표면 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및 그후 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 액티브 표면은 회로를 포함하고, 적어도 하나의 전기적 콘택트는 적어도 하나의 패드에 의해 회로에 접속되는 일체로 패키징된 집적 회로 디바이스 제조 방법이 제공된다.
또한, 본원발명의 또다른 바람직한 실시예에 의하면, 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 에지 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계; 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계; 집적 회로 다이의 에지 표면 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및 그후 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 액티브 표면은 회로를 포함하고, 적어도 하나의 전기적 콘택트는 상기 적어도 하나의 패드에 의해 상기 회로에 접속되는 일체로 패키징된 집적 회로 디바이스 제조 방법이 제공된다..
본원발명의 다른 바람직한 실시예에 의하면, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 적어도 하나의 크리스탈 재료 칩 스케일 패키징 레이어를 형성하는 단계를 포함한다. 다른 대안으로서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 칩 스케일 패키징 레이어를 형성하는 단계를 포함한다. 대안으로, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 적어도 하나의 실리콘 칩 스케일 패키징 레이어를 형성하는 단계를 포함한다. 부가적으로 또는 대안으로, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 적어도 하나의 실리콘 칩 스케일 패키징 레이어를 형성하는 단계를 포함하고 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계는 실리콘 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 적어도 하나의 칩 스케일 패키징 레이어 위에 절연 레이어를 형성하는 단계를 더 포함하고, 적어도 하나의 전기적 콘택트를 형성하는 단계는 절연 레이어 바로 위에 적어도 하나의 전기적 콘택트를 형성하는 단계를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 상기 방법은 복수의 다이와 적어도 하나의 패키징 레이어의 사이에 적어도 하나의 갭을 형성하는 단계를 더 포함한다. 부가적으로, 적어도 하나의 갭을 형성하는 단계는 적어도 하나의 패키징 레이어에 오목부를 형성하는 단계를 포함한다. 대안으로, 적어도 하나의 갭을 형성하는 단계는 복수의 다이에 적어도 하나의 갭을 형성하는 단계를 포함한다. 대안으로, 상기 방법은 복수의 다이에 적어도 하나의 갭을 형성하는 단계를 더 포함한다.
본원발명의 다른 바람직한 실시예에 의하면, 상기 방법은, 복수의 다이에 적어도 하나의 갭을 형성하는 단계; 및 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하여 갭을 시일링하는 단계;를 더 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 본딩 레이어를 사용하여 칩 스케일 패키징 레이어를 복수의 다이에 본딩하는 단계를 포함한다. 바람직하게는, 본딩 레이어는 접착제, 금속간 본딩 및 애노딕 본딩 중 적어도 하나를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는, 또한, 원래의 두께로부터 감소된 두께로 패키징 레이어를 얇게 하는 단계를 포함한다. 바람직하게는, 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함한다. 부가적으로, 감소된 두께는 대략 50 내지 250 마이크론 사이이다.
본원발명의 또다른 바람직한 실시예에 의하면, 상기 방법은, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계 이후에 그리고 분리하는 단계 이전에, 원래의 두께로부터 감소된 두께로 복수의 다이를 얇게 하는 단계를 더 포함한다. 바람직하게는, 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함한다. 부가적으로, 감소된 두께는 대략 10 내지 150 마이크론 사이이다. 부가적으로, 얇게 하는 단계는 제2 플레이너 표면을 얇게 하는 단계를 포함한다.
본원발명의 또다른 바람직한 실시예에 있어서, 상기 방법은, 복수의 다이에 적어도 하나의 제1 갭을 형성하는 단계; 및 적어도 하나의 칩 스케일 패키징 레이어에 제1 갭과 통하는 적어도 하나의 제2 갭을 형성하는 단계;를 더 포함한다. 부가적으로, 상기 방법은 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하여 제1 갭을 시일링하는 단계를 더 포함한다.
본원발명의 다른 바람직한 실시예에 의하면, 제2 플레이너 표면 위의 적어도 하나의 칩 스케일 패키징 레이어는 실리콘, 유리, 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나를 포함한다.
바람직하게는, 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 본딩 레이어를 사용하여 제2 플레이너 표면 위의 상기 칩 스케일 패키징 레이어를 복수의 다이에 본딩하는 단계를 포함한다. 부가적으로, 본딩 레이어는 접착제, 금속간 본딩 및 애노딕 본딩 중 적어도 하나를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는, 또한, 원래의 두께로부터 감소된 두께로 패키징 레이어를 얇게 하는 단계를 포함한다. 바람직하게는, 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함한다. 부가적으로, 감소된 두께는 대략 50 내지 250 마이크론 사이이다.
도 1A 및 도 1B는, 각각, 본원발명의 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 간략화된 회화도 및 간략화된 단면도로서, 그 단면도는 도 1A의 라인(IB-IB)을 따라 취한 것이고,
도 1C 및 도 1D는, 각각, 본원발명의 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 간략화된 회화도 및 간략화된 단면도로서, 그 단면도는 도 1C의 라인(ID-ID)을 따라 취한 것이고,
도 2A 및 도 2B는 본원발명의 바람직한 실시예에 따라 복수의 집적 회로 다이를 포함하는 웨이퍼에 보호용 절연 커버 플레이트를 부착하는 간략화된 회화도,
도 3A, 3B, 3C, 3D, 3E, 3F, 3G, 3H, 3I 및 3J는 본원발명의 바람직한 실시예에 따라 일체로 패키징된 집적 회로 디바이스의 제조에 있어서 다양한 스테이지의 단면도,
도 4는 도 3J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스의 부분 절단 상세 회화도,
도 5 및 도 6은 본원발명의 방법을 수행하는 장치의 간략화된 블록선도를 함께 제공하고,
도 7A, 7B 및 7C는 본원발명의 다른 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 3개의 대안예의 간략화된 회화도,
도 8A 및 도 8B는 본원발명의 다른 바람직한 실시예에 따라 복수의 집적 회로 다이를 포함하는 웨이퍼에 보호용 절연 커버 플레이트를 부착하는 간략화된 회화도,
도 9A, 9B, 9C, 9D, 9E, 9F, 9G, 9H, 9I 및 9J는 본원발명의 다른 바람직한 실시예에 따라 일체로 패키징된 집적 회로 디바이스의 제조에 있어서 다양한 스테이지의 단면도,
도 10은 도 9J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스의 부분 절단 상세 회화도,
도 11 및 도 12는 본원발명의 방법을 수행하는 장치의 간략화된 블록선도를 함께 제공하고,
도 13A 및 도 13B는, 각각, 본원발명의 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 간략화된 회화도 및 간략화된 단면도로서, 그 단면도는 도 13A의 라인(XIIIB-XIIIB)을 따라 취한 것이고,
도 13C 및 도 13D는, 각각, 본원발명의 다른 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 간략화된 회화도 및 간략화된 단면도로서, 그 단면도는 도 13C의 라인(XIIID-XIIID)을 따라 취한 것이고,
도 14A 및 도 14B는 본원발명의 바람직한 실시예에 따라 복수의 집적 회로 다이를 포함하는 웨이퍼에 보호용 절연 커버 플레이트를 부착하는 간략화된 회화도,
도 15A, 15B, 15C, 15D, 15E, 15F, 15G, 15H, 15I 및 15J는 본원발명의 바람직한 실시예에 따라 일체로 패키징된 집적 회로 디바이스의 제조에 있어서 다양한 스테이지의 단면도,
도 16은 도 15J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스의 부분 절단 상세 회화도,
도 17 및 도 18은 본원발명의 방법을 수행하는 장치의 간략화된 블록선도를 함께 제공하고,
도 19A 및 도 19B는, 본원발명의 다른 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 3개의 대안예의 간략화된 회화도,
도 20A 및 도 20B는 본원발명의 다른 바람직한 실시예에 따라 복수의 집적 회로 다이를 포함하는 웨이퍼에 보호용 절연 커버 플레이트를 부착하는 간략화된 회화도,
도 21A, 21B, 21C, 21D, 21E, 21F, 21G, 21H, 21I 및 21J은 본원발명의 다른 바람직한 실시예에 따라 일체로 패키징된 집적 회로 디바이스의 제조에 있어서 다양한 스테이지의 단면도,
도 22는 도 21J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스의 부분 절단 상세 회화도,
도 23 및 도 24는 본원발명의 방법을 수행하는 장치의 간략화된 블록선도를 함께 제공한다.
본원발명은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 더 잘 이해될 것이다.
본원발명의 바람직한 실시예에 따라 집적 회로 디바이스 및 그 제조 방법을 예시하고 있는 도 1A 내지 도 3J에 관하여 이제 설명한다. 도 1A 및 도 1B에 나타난 바와 같이, 집적 회로 디바이스는 다수의 전기 도체(12)를 갖는 비교적 얇고 콤팩트하고 환경적으로 보호되고 기계적으로 강화된 집적 회로 패키지(10)를 포함한다.
본원발명의 구체적인 특징은, 도체(12)가 패드(16)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(24)을 갖는 집적 회로 다이(22) 위에 놓인 적어도 하나의 칩 스케일 패키징 레이어(20) 위에 놓인 절연 레이어(18)의 바로 위에 형성된다는 것이다. 대안으로, 절연 레이어(18)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(18)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(16)는 액티브 표면(24)상의 회로에 접속되어 있다. 바람직하게는, 칩 스케일 패키징 레이어(20)는 크리스탈 재료로 형성되어 있고, 가장 바람직하게는 실리콘으로 형성되어 있다. 또다른 대안으로, 칩 스케일 패키징 레이어(20)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(12)는 에지 표면(25) 위로 절연 레이어(18)의 플레이너 표면(26)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(10)의 플랫 표면 마운팅을 가능하게 한다. 도 1A 및 도 1B에서 알 수 있는 바와 같이, 집적 회로 패키지(10)는, 또한 패키징 레이어(20) 및 절연 레이어(18) 위로 형성된 솔더 마스크(30)에 형성된 애퍼처에, 전기 도체(12)상에 형성된 솔더 범프(28)와 같은 콘택트 범프를 포함할 수 있다.
도 1C 및 도 1D에 도시된 바와 같이, 다른 대안으로서, 도체(12)는 플레이너 표면(26)상으로 에지 표면(25) 너머로 뻗지 않거나 또는 플레이너 표면(26)상으로 제한된 범위로만 뻗어, 주변 콘택트를 형성한다.
도 1A 및 도 1B에 도시된 바와 같이, 집적 회로 패키지(10)는, 또한, 이하 설명되는 바와 같이, 집적 회로 다이(22)에 패키징 레이어(20)를 부착하도록 사용되는 본딩 레이어(32)를 포함한다.
이하 설명되는 방법은 칩 스케일 패키지로 정의된 범위에 있는, 전형적으로는 칩의 크기보다 면적이 기껏해야 20% 더 큰 집적 회로 패키지(10)를 제공한다. 또한, 이하 설명되는 방법은 패키징 프로세스가 별개의 패키징된 다이로 웨이퍼-와이즈 패키지를 분리하는 것까지의 웨이퍼 레벨로 수행되는 집적 회로 패키지(10)를 제공한다.
도 2A 및 도 2B는 본원발명에 따라 바람직하게는 복수의 집적 회로 다이를 포함하고 실리콘으로 형성된 웨이퍼에 보호용 절연 칩 스케일 패키징 레이어 플레이트를 부착하는 간략화된 회화도이다. 도 2A 및 도 2B에서 알 수 있는 바와 같 이, 전형적으로, 실리콘 웨이퍼(40)는 통상의 기술로 그 위에 형성된 복수의 완성된 다이(22)를 갖고, 칩 스케일 패키징 레이어 플레이트(42)상으로 다이(22)의 액티브 표면(24)에서 본딩된다.
도 3A에 예시된 바와 같이, 본원발명의 바람직한 실시예에 의하면, 통상의 기술로 그 위에 형성된 복수의 완성된 다이(22)를 갖는 웨이퍼(40)는 본딩 레이어(32)에 의해 플레이트(42)에 액티브 표면(24)에서 본딩된다. 본딩 레이어(32)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더와 같은 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다. 대안으로, 본딩 레이어(32)는 임의의 다른 적합한 본딩 재료를 포함할 수 있다. 도 3A에서 알 수 있는 바와 같이, 전기 패드(16)는 웨이퍼(40)상에 형성된 액티브 표면(24)상에 형성되어 있다.
본원발명에 따라 웨이퍼가 사용될 때 통상적인 실리콘 웨이퍼의 제조에서의 특정 단계는 제거될 수 있다. 이들 단계는 패드 위 비아 개구부, 웨이퍼 백 그라인딩 및 웨이퍼 백 금속 코팅의 제공을 포함한다.
상기 본딩 단계에 이어, 도 3B에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(42)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L1)로부터 전형적으로는 10 내지 250 마이크론의 범위에 있는 감소된 두께(L2)로 얇게 되어진다. 칩 스케일 패키징 레이어 플레이트(42)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다.
마찬가지로, 도 3B에 도시된 바와 같이, 실리콘 웨이퍼(40)는, 바람직하게 는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L3)로부터 전형적으로 10 내지 150 마이크론의 범위에 있는 감소된 두께(L4)로 얇게 되어진다. 대안으로, 아이솔레이터 프로세스에서 실리콘을 채용할 때, 웨이퍼(40)는 0 마이크론에 근접하는 감소된 두께로 얇게 되어질 수 있고, 액티브 표면(24)상의 패드 및 회로만을 패키징 레이어 플레이트(42)에 본딩되게 한다. 웨이퍼(40)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 도 3B에서 알 수 있는 바와 같이, 웨이퍼(40)는, 바람직하게는, 액티브 표면(24) 반대측 플레이너 표면상에서 얇게 되어진다. 이러한 웨이퍼 두께 감소는 거기로의 플레이트(42)의 본딩에 의해 제공된 부가적인 기계적 힘에 의해 가능해진다. 실리콘 웨이퍼의 두께 감소는 이 스테이지에서 반드시 일어나야 할 필요는 없고, 임의의 적합한 추후의 스테이지에서 일어날 수도 있다.
옵션인 이러한 칩 스케일 패키징 레이어 플레이트(42)의 두께 감소에 이어, 바람직하게는 실리콘으로 형성된 칩 스케일 패키징 레이어 플레이트(42)는 그 상부 표면(46)을 따라 개개의 다이를 분리하는 소정의 다이 라인을 따라 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(52)은 그렇게 제조되어, 존재할 수 있는 절연 레이어 등의 임의의 다른 레이어 뿐만 아니라 본딩 레이어(32)를 통하여 그리고 전형적으로 10 내지 250 마이크론의 범위에 있는 칩 스케일 패키징 레이어 플레이트(42)의 두께를 통하여 전체로 뻗어서, 패드(16)를 노출시킨다. 복수의 칩 스케일 패키징 레이어(20) 및 거기에 본딩된 대응하는 복수의 집적 회로 다이(22)를 포함하는 에칭된 패키징된 웨이퍼가 도 3C에 도시되어 있다.
전형적으로, 상기 에칭은 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 도 3C에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(42)를 패드(16)로까지 아래로 에칭하기 위해, 2.5% 불화수소산, 50% 질산, 10% 아세트산 및 37.5% 물의 콤비네이션과 같은 통상적인 실리콘 에칭 용액에서 에칭한다.
실리콘 에칭의 결과는 복수의 칩 스케일 패키징 레이어(20)이고, 그 각각은 10 내지 250 마이크론 범위의 두께를 갖는 실리콘을 포함한다.
도 3D에서 알 수 있는 바와 같이, 에칭된 채널(52)은 에폭시, 실리콘 산화물, 솔더 마스크 등의 유전체 재료 또는 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 또는 아크릴레이트 등의 임의의 다른 적합한 유전체 재료로 코팅되는 것이 바람직하다. 바람직하게는, 결과적인 절연 레이어(18)는 스핀 코팅에 의해 형성되고, 스프레이 코팅, 커튼 코팅, 리퀴드 페이즈 성막, 물리적 증착, 화학적 증착, 저압 화학적 증착, 플라즈마 인핸스트 화학적 증착, 급속 열 화학적 증착 또는 대기압 화학적 증착 등 임의의 적합한 방법에 의해 형성될 수도 있다.
절연 레이어(18)의 형성에 이어, 도 3E에 도시된 바와 같이, 이웃하는 다이의 각각의 쌍 사이의 절연 레이어(18)에는 적합한 방법에 의해 개구부(56)가 형성된다. 개구부(56)는 절연 레이어(18)를 통하여 뻗어, 패드(16)를 노출시킨다.
도 3F에는 절연 레이어(18)를 덮고 개구부(56)내로 뻗어 있는 도전 레이어 (58)의 형성이 도시되어 있다. 바람직하게는, 도전 레이어(58)는 알루미늄으로 형성되거나, 또는, 임의의 적합한 도전 재료 또는 알루미늄, 구리, 티타늄, 티타늄 텅스텐 또는 크롬과 같은 재료들의 콤비네이션으로 형성될 수도 있다.
도 3G에는, 전형적으로 통상적인 포토리소그래피 기술에 의해, 다이(22)상의 하나 이상의 패드(16)의 에지와 전기적으로 접촉하고 적절하게 플레이팅되는 복수의 도체(12)를 형성하는 도전 레이어(58)의 패터닝이 도시되어 있다.
도 3H에는, 웨이퍼가 보호용 재료, 바람직하게는 솔더 마스크(30) 또는 파릴렌, BCBTM, 폴리아미드 등의 다른 보호용 재료로 코팅되고, 거기에 애퍼처(60)를 형성하여 도체(12)와 통하도록 패터닝되는 것이 도시되어 있다.
도 3I에는, 애퍼처(60)에서 도체(12)와 전기적으로 접촉하는 솔더 범프(28)와 같은 콘택트 범프를 형성하는 것이 도시되어 있다.
본원발명의 바람직한 실시예에 의하면, 웨이퍼는 라인(64)을 따라 도 3J에 도시된 바와 같이 분리되어 개개의 집적 회로 패키지를 제공하는데, 각각은 단일의 집적 회로 다이(22)를 포함하고 도 1A 및 도 1B의 집적 회로 패키지(10)와 마찬가지이다.
이제 도 3J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스(10)의 부분 절단 상세 회화도인 도 4를 살펴본다. 도 4에 보이는 바와 같이, 집적 회로 패키지(10)는 다이(22)에 레이어(32)를 본딩함으로써 결합된 칩 스케일 패키징 레이어(20)를 포함한다. 패드(16)의 표면은 상기한 바와 같이 유전체 절연 레이어 (18) 위에 바로 형성되어 있는 도체(12)와 전기적으로 접촉하고 있다.
이제, 본원발명의 바람직한 실시예에 따라 집적 회로 디바이스를 제조하는 장치를 함께 예시하고 있는 도 5 및 도 6을 살펴본다. 통상적인 웨이퍼 제조 설비(180)는 웨이퍼(40)를 제공한다. 개개의 웨이퍼(40)는 그 액티브 표면상에서 본딩 장치(182)에 의해 본딩 레이어(32)를 사용하여 실리콘 기판 등의 칩 스케일 패키징 레이어 플레이트(42)에 본딩되는데, 본딩 장치(182)는 본딩 레이어(32)의 고른 분포를 얻기 위해 웨이퍼(40), 칩 스케일 패키징 레이어 플레이트(42) 및 본딩 레이어(32)의 회전을 위한 설비를 구비한 것이 바람직하다.
칩 스케일 패키징 레이어 플레이트(42) 및 거기에 본딩된 웨이퍼(40)(웨이퍼에 대해서는 선택사항이다, 도 2B 참조)는 일본의 Disco Ltd.로부터 상업적으로 입수할 수 있는 모델 BFG 841과 같은 그라인딩 장치(183)에 의해 얇게 되어진다. 그후, 칩 스케일 패키징 레이어 플레이트(42)는 참조 번호(184)로 나타내어진 바와 같은 통상적인 스핀-코팅된 포토레지스트를 사용하는 등 통상적인 포토리소그래피 기술을 사용하여 형성되는 패턴으로 에칭된다. 적합한 포토레지스트는 브랜드명 AZ 4562로 Hoechst로부터 상업적으로 입수할 수 있다.
포토레지스트는 리소그래피 마스크(186)를 통하여, Suss MicrTech AG, 모델 MA200과 같은 적합한 UV 노출 시스템(185)에 의해 노출된 마스크인 것이 바람직하다.
그후, 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹되고, 그후, 칩 스케일 패키징 레이어 플레이트는 바람직하게는, CF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 에칭된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(188)을 포함한다.
대안으로, 에칭은 온도 제어된 배쓰(도시되지 않음)에 있는 실리콘 에칭 용액을 사용하여 달성된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 미국의 Wafab Inc.에 의해 제조된 Chemkleen 배쓰 및 WHRV 서큘레이터를 포함한다. 적합한 습식 에칭의 통상적인 실리콘 에칭 용액은 영국의 MicroImage Technology Ltd.로부터 상업적으로 입수할 수 있는 Isoform Silicon etch이다.
통상적으로, 패키징된 웨이퍼는 에칭 및 포토레지스트 스트립핑이 수행된 후에 린싱된다. 결과적인 에칭된 웨이퍼는 도 3C에 도시되어 있다.
그후, 패키징 레이어 플레이트(42)의 에칭된 채널(52)은, 단계(190)와 도 3D에 나타난 바와 같이, 절연 레이어(18)로 코팅된다. 단계(192) 및 도 3E에 나타난 바와 같이, 바람직하게는 통상의 포토리소그래피 기술을 사용하여, 절연 레이어(18)에 개구부가 형성되어서 패드(16)를 노출시킨다. 옵션으로서, 단계(194)에 보이는 바와 같이 부식 방지 처리가 제공될 수도 있다.
리히텐슈타인의 Balzers AG에 의해 제조된 스퍼터링 머신 등 진공 성막 기술로 동작하는 도전 레이어 성막 장치(196)는 칩 스케일 패키징 레이어 플레이트(42) 위에 도전 레이어(58; 도 3F)를 만들도록 채용된다.
도 3G에 도시된 바와 같이, 도체의 구성은 Eagle이라는 브랜드명으로 Shipley로부터 또는 Primecoat라는 브랜드명으로 DuPont으로부터 상업적으로 입수할 수 있는 통상의 전기-성막된 포토레지스트를 사용하여 수행되는 것이 바람직하다. 포토레지스트는 DuPont 또는 Shipley로부터 상업적으로 입수할 수 있는 포토레지스트 배쓰 어셈블리(198)에서 웨이퍼에 도포된다.
바람직하게는, 포토레지스트는 적합한 에칭 패턴을 형성하도록 마스크(202)를 사용하여 UV 노출 시스템(200)에 의해 광 구성되는 것이 바람직하다. 그후 포토레지스트는 현상 배쓰(204)에서 현상되고, 그후 에칭 배쓰(208)에 있는 금속 에칭 용액(206)에서 에칭되어, 도 1A 및 도 1B에 도시된 것과 같은 도체 구성을 제공한다.
그후, 도 3G에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 이용할 수 있는 일렉트로리스 플레이팅 장치(210)에 의해 플레이팅되는 것이 바람직하다.
도전성 스트립의 플레이팅에 이어, 그후, 웨이퍼는 참조 번호(212)로 나타내어진 바와 같이 솔더 마스크로 코팅되어, 그후 통상적인 방식으로 형성되는 범프(28; 도 3I)의 위치(60; 도 3H)를 형성한다. 대안으로, 범프(28)는 필요하지 않을 수도 있다.
그후, 웨이퍼는 도 3J에 도시된 바와 같이 다이싱 블레이드(214)에 의해 개개의 사전-패키징된 집적 회로 디바이스로 분리된다. 바람직하게는, 다이싱 블레이드(214)는 두께 2 내지 12 밀리미터의 다이아몬드 레지노이드 블레이드이다. 다 른 대안으로, 웨이퍼는 스크라이빙, 에칭, 레이저 및 워터 제트 등의 임의의 다른 통상적인 방법을 사용하여 개개의 회로 디바이스로 분리될 수 있다. 결과적인 패키징된 다이는 도 1A 및 도 1B에 일반적으로 예시된 바와 같이 나타난다.
본원발명의 바람직한 실시예에 따라 집적 회로 디바이스 및 그 제조 방법을 예시하고 있는 도 7A 내지 도 9J에 관하여 이제 설명한다. 도 7A, 도 7B 및 도 7C에 나타난 바와 같이, 각각의 집적 회로 디바이스는 칩 스케일 패키징 레이어 위에 놓인 절연 레이어 바로 위에 플레이팅된 다수의 전기 도체를 갖는 비교적 얇고 콤팩트하고 환경적으로 보호되고 기계적으로 강화된 집적 회로 패키지를 포함한다.
도 7A는 다수의 전기 도체(312)를 갖는 집적 회로 패키지(310)를 도시하고 있다. 도체(312)는 패드(316)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(324)을 갖는 집적 회로 다이(322) 위에 놓인 적어도 하나의 칩 스케일 패키징 레이어(320) 위에 놓인 절연 레이어(318)의 바로 위에 형성된다. 대안으로, 절연 레이어(318)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(318)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(316)는 액티브 표면(324)상의 회로에 접속되어 있다. 바람직하게는, 칩 스케일 패키징 레이어(320)는 크리스탈 재료로 형성되어 있고, 가장 바람직하게는 실리콘으로 형성되어 있다. 또다른 대안으로, 칩 스케일 패키징 레이어(320)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(312)는 에지 표면(325) 위로 절 연 레이어(318)의 플레이너 표면(326)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(310)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키지(310)는, 또한 패키징 레이어(320) 및 절연 레이어(318) 위로 형성된 솔더 마스크(330)에 형성된 애퍼처에, 전기 도체(312)상에 형성된 솔더 범프(328)와 같은 콘택트 범프를 포함할 수 있다. 또한, 바람직하게는, 집적 회로 패키지(310)는 패키징 레이어(320)를 집적 회로 다이(322)에 부착하는데 사용되는 본딩 레이어(332)를 포함한다. 본딩 레이어(332)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다.
도 7A의 실시예는 특히 칩 스케일 패키징 레이어(320)가 다이(322)의 액티브 표면(324) 위에 놓인 오목부(334)를 구비하여 형성된다는 것이 특징이다.
도 7B는 다수의 전기 도체(352)를 갖는 집적 회로 패키지(350)를 도시하고 있다. 도체(352)는 패드(356)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(364)을 갖는 집적 회로 다이(362) 위에 놓인 적어도 하나의 칩 스케일 패키징 레이어(360) 위에 놓인 절연 레이어(358)의 바로 위에 형성된다. 대안으로, 절연 레이어(358)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(358)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(356)는 액티브 표면(364)상의 회로에 접속되어 있다. 바람직하게는, 칩 스케일 패키징 레이어(360)는 크리스탈 재료로 형성되어 있고, 가장 바람직하게는 실리콘으로 형성되어 있다. 또다른 대안으로, 칩 스케일 패키징 레이어(360)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있 다.
본원발명의 바람직한 실시예에 의하면, 도체(352)는 에지 표면(365) 위로 패키지(350)의 플레이너 표면(366)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(350)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키지(350)는, 또한 패키징 레이어(360) 및 절연 레이어(358) 위로 형성된 솔더 마스크(370)에 형성된 애퍼처에, 전기 도체(352)상에 형성된 솔더 범프(368)와 같은 콘택트 범프를 포함할 수 있다. 또한, 바람직하게는, 집적 회로 패키지(350)는 패키징 레이어(360)를 집적 회로 다이(362)에 부착하는데 사용되는 본딩 레이어(372)를 포함한다. 본딩 레이어(372)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상일 수 있다.
도 7B의 실시예에서는, 특히 칩 스케일 패키징 레이어(360)는 다이(362)의 액티브 표면(364) 위에 놓인 오목부(374)를 구비하여 형성되고 다이(362)는 오목부(374)와 통하는 개구부(376)를 구비하여 형성된다는 것이 특징이다. 전형적으로 유리로 형성되는 부가적인 보호용 레이어(378)는 분리 이전에 바람직하게는 웨이퍼와이즈 방식으로 다이(362)의 하측에 부착되는 것이 바람직하다. 보호용 레이어(378)는 실리콘, 유리, 금속, 플라스틱, 열가소성 물질, 열경화성 물질, 세라믹, 임의의 그 콤비네이션 또는 임의의 다른 적합한 재료로 형성될 수 있다. 바람직하게는, 집적 회로 패키지(350)는 또한 부가적인 보호용 레이어(378)를 다이(362)에 부착하는데 사용되는 본딩 레이어(380)를 포함한다. 본딩 레이어(380)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이 상일 수 있다.
본원발명의 다른 바람직한 실시예에 있어서, 보호용 레이어(378)는 전형적으로 400 내지 1000 마이크론 범위의 원래 두께로부터 전형적으로 10 내지 250 마이크론 범위의 감소된 두께로 얇게 되어지는 것이 바람직하다. 보호용 레이어(378)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다.
도 7C는 다수의 전기 도체(392)를 갖는 집적 회로 패키지(390)를 도시하고 있다. 도체(392)는 패드(396)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(404)을 갖는 집적 회로 다이(402) 위에 놓인 적어도 하나의 칩 스케일 패키징 레이어(400) 위에 놓인 절연 레이어(398)의 바로 위에 형성된다. 대안으로, 절연 레이어(398)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(398)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(396)는 액티브 표면(404)상의 회로에 접속되어 있다. 바람직하게는, 칩 스케일 패키징 레이어(400)는 크리스탈 재료로 형성되어 있고, 가장 바람직하게는 실리콘으로 형성되어 있다. 또다른 대안으로, 칩 스케일 패키징 레이어(400)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(392)는 에지 표면(405) 위로 절연 레이어(398)의 플레이너 표면(406)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(390)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키 지(390)는, 또한 패키징 레이어(400) 및 절연 레이어(398) 위로 형성된 솔더 마스크(410)에 형성된 애퍼처에, 전기 도체(392)상에 형성된 솔더 범프(408)와 같은 콘택트 범프를 포함할 수 있다. 또한, 바람직하게는, 집적 회로 패키지(390)는 패키징 레이어(400)를 집적 회로 다이(402)에 부착하는데 사용되는 본딩 레이어(412)를 포함한다. 본딩 레이어(412)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다.
도 7C의 실시예는 특히 칩 스케일 패키징 레이어(400)가 다이(402)의 액티브 표면(404) 위에 놓인 다수의 오목부(414)를 구비하여 형성된다는 것이 특징이다.
이하 설명되는 방법은 칩 스케일 패키지로 정의된 범위에 있는, 전형적으로는 칩의 크기보다 면적이 기껏해야 20% 더 큰 집적 회로 패키지(310, 350, 390)를 제공한다. 또한, 이하 설명되는 방법은 패키징 프로세스가 별개의 패키징된 다이로 웨이퍼-와이즈 패키지를 분리하는 것까지의 웨이퍼 레벨로 수행되는 집적 회로 패키지(310, 350, 390)를 제공한다.
도 8A 및 도 8B는 본원발명에 따라 바람직하게는 복수의 집적 회로 다이를 포함하고 실리콘으로 형성된 웨이퍼에 보호용 절연 칩 스케일 패키징 레이어 플레이트를 부착하는 간략화된 회화도이다. 도 8A 및 도 8B에서 알 수 있는 바와 같이, 전형적으로, 실리콘 웨이퍼(340)는 통상의 기술로 그 위에 형성된 복수의 완성된 다이(322)를 갖고, 칩 스케일 패키징 레이어 플레이트(342)상으로 다이(322)의 액티브 표면(324)에서 본딩된다.
도 9A에 예시된 바와 같이, 본원발명의 바람직한 실시예에 의하면, 통상의 기술로 그 위에 형성된 복수의 완성된 다이(522)를 갖는 웨이퍼(540)는 본딩 레이어(532)에 의해 플레이트(542)에 액티브 표면(524)에서 본딩된다. 바람직하게는, 플레이트(542)는 플레이트(542)가 웨이퍼(540)에 본딩되기 이전에 다이(522)에 정렬되는 다수의 오목부(534)를 포함한다. 본딩 레이어(532)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더와 같은 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다. 대안으로, 본딩 레이어(532)는 임의의 다른 적합한 본딩 재료를 포함할 수 있다. 도 9A에서 알 수 있는 바와 같이, 전기 패드(516)는 웨이퍼(540)상에 형성된 액티브 표면(524)상에 형성되어 있다.
본원발명에 따라 웨이퍼가 사용될 때 통상적인 실리콘 웨이퍼의 제조에서의 특정 단계는 제거될 수 있다. 이들 단계는 패드 위 비아 개구부, 웨이퍼 백 그라인딩 및 웨이퍼 백 금속 코팅의 제공을 포함한다.
상기 본딩 단계에 이어, 도 9B에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(542)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L1)로부터 전형적으로는 10 내지 250 마이크론의 범위에 있는 감소된 두께(L2)로 얇게 되어진다. 칩 스케일 패키징 레이어 플레이트(542)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다.
마찬가지로, 도 9B에 도시된 바와 같이, 실리콘 웨이퍼(540)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L3)로부터 전형적으로 10 내지 150 마이크론의 범위에 있는 감소된 두께(L4)로 얇게 되어진다. 대안으로, 아이솔레이터 프로세스에서 실리콘을 채용할 때, 웨이퍼(540)는 0 마이크론에 근접하는 감소된 두께로 얇게 되어질 수 있고, 액티브 표면(524)상의 패드 및 회로만을 패키징 레이어 플레이트(542)에 본딩되게 한다. 웨이퍼(540)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 도 9B에서 알 수 있는 바와 같이, 웨이퍼(540)는, 바람직하게는, 액티브 표면(524) 반대측 플레이너 표면상에서 얇게 되어진다. 이러한 웨이퍼 두께 감소는 거기로의 플레이트(542)의 본딩에 의해 제공된 부가적인 기계적 힘에 의해 가능해진다. 실리콘 웨이퍼의 두께 감소는 이 스테이지에서 반드시 일어나야 할 필요는 없고, 임의의 적합한 추후의 스테이지에서 일어날 수도 있다.
옵션인 이러한 칩 스케일 패키징 레이어 플레이트(542)의 두께 감소에 이어, 바람직하게는 실리콘으로 형성된 칩 스케일 패키징 레이어 플레이트(542)는 그 상부 표면(546)을 따라 개개의 다이를 분리하는 소정의 다이 라인을 따라 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(552)은 그렇게 제조되어, 존재할 수 있는 절연 레이어 등의 임의의 다른 레이어 뿐만 아니라 본딩 레이어(532)를 통하여 그리고 전형적으로 10 내지 250 마이크론의 범위에 있는 칩 스케일 패키징 레이어 플레이트(542)의 두께를 통하여 전체로 뻗어서, 패드(516)를 노출시킨다. 적어도 하나의 오목부(534)를 각각 포함하는 복수의 칩 스케일 패키징 레이어(520) 및 거기에 본딩된 대응하는 복수의 집적 회로 다이(522)를 포함하는 에칭된 패키징된 웨이퍼가 도 9C에 도시되어 있다.
전형적으로, 상기 에칭은 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 도 9C에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(542)를 패드(516)로까지 아래로 에칭하기 위해, 2.5% 불화수소산, 50% 질산, 10% 아세트산 및 37.5% 물의 콤비네이션과 같은 통상적인 실리콘 에칭 용액에서 에칭한다.
실리콘 에칭의 결과는 복수의 칩 스케일 패키징 레이어(520)이고, 그 각각은 10 내지 250 마이크론 범위의 두께를 갖는 실리콘을 포함한다.
도 9D에서 알 수 있는 바와 같이, 에칭된 채널(552)은 에폭시, 실리콘 산화물, 솔더 마스크 등의 유전체 재료 또는 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 또는 아크릴레이트 등의 임의의 다른 적합한 유전체 재료로 코팅되는 것이 바람직하다. 바람직하게는, 결과적인 절연 레이어(518)는 스핀 코팅에 의해 형성되고, 스프레이 코팅, 커튼 코팅, 리퀴드 페이즈 성막, 물리적 증착, 화학적 증착, 저압 화학적 증착, 플라즈마 인핸스트 화학적 증착, 급속 열 화학적 증착 또는 대기압 화학적 증착 등 임의의 적합한 방법에 의해 형성될 수도 있다.
절연 레이어(518)의 형성에 이어, 도 9E에 도시된 바와 같이, 이웃하는 다이의 각각의 쌍 사이의 절연 레이어(518)에는 적합한 방법에 의해 개구부(556)가 형성된다. 개구부(556)는 절연 레이어(518)를 통하여 뻗어, 패드(516)를 노출시킨다.
도 9F에는 절연 레이어(518)를 덮고 개구부(556)내로 뻗어 있는 도전 레이어(558)의 형성이 도시되어 있다. 바람직하게는, 도전 레이어(558)는 알루미늄으로 형성되거나, 또는, 임의의 적합한 도전 재료 또는 알루미늄, 구리, 티타늄, 티타늄 텅스텐 또는 크롬과 같은 재료들의 콤비네이션으로 형성될 수도 있다.
도 9G에는, 전형적으로 통상적인 포토리소그래피 기술에 의해, 다이(522)상의 하나 이상의 패드(516)의 에지와 전기적으로 접촉하고 적절하게 플레이팅되는 복수의 도체(512)를 형성하는 도전 레이어(558)의 패터닝이 도시되어 있다.
도 9H에는, 웨이퍼가 보호용 재료, 바람직하게는 솔더 마스크(530) 또는 파릴렌, BCBTM, 폴리아미드 등의 다른 보호용 재료로 코팅되고, 거기에 애퍼처(560)를 형성하여 도체(512)와 통하도록 패터닝되는 것이 도시되어 있다.
도 9I에는, 애퍼처(560)에서 도체(512)와 전기적으로 접촉하는 솔더 범프(528)와 같은 콘택트 범프를 형성하는 것이 도시되어 있다.
본원발명의 바람직한 실시예에 의하면, 웨이퍼는 라인(564)을 따라 도 9J에 도시된 바와 같이 분리되어 개개의 집적 회로 패키지를 제공하는데, 각각은 단일의 집적 회로 다이(522) 및 적어도 하나의 오목부(534)를 포함하고 도 7A, 도 7B, 및 도 7C의 집적 회로 패키지(310, 350, 390) 중 하나와 마찬가지이다.
이제 도 9J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스(510)의 부분 절단 상세 회화도인 도 10을 살펴본다. 도 10에 보이는 바와 같이, 집적 회로 패키지(510)는 다이(522)에 레이어(532)를 본딩함으로써 결합된, 적어도 하나의 오목부(534)를 포함하는 칩 스케일 패키징 레이어(520)를 포함한다. 패드(516)의 표면은 상기한 바와 같이 유전체 절연 레이어(518) 위에 바로 형성되어 있는 도체(512)와 전기적으로 접촉하고 있다.
이제, 본원발명의 바람직한 실시예에 따라 집적 회로 디바이스를 제조하는 장치를 함께 예시하고 있는 도 11 및 도 12을 살펴본다. 통상적인 웨이퍼 제조 설비(580)는 웨이퍼(540)를 제공한다. 개개의 웨이퍼(540)는 실리콘 기판 등의 칩 스케일 패키징 레이어(542)에 정렬되고, 그후, 그 액티브 표면상에서 본딩 장치(582)에 의해 본딩 레이어(532)를 사용하여 칩 스케일 패키징 레이어 플레이트(542)에 본딩되는데, 본딩 장치(582)는 본딩 레이어(532)의 고른 분포를 얻기 위해 웨이퍼(540), 칩 스케일 패키징 레이어 플레이트(542) 및 본딩 레이어(532)의 회전을 위한 설비를 구비한 것이 바람직하다.
칩 스케일 패키징 레이어 플레이트(542) 및 거기에 본딩된 웨이퍼(540)(웨이퍼에 대해서는 선택사항이다, 도 8B 참조)는 일본의 Disco Ltd.로부터 상업적으로 입수할 수 있는 모델 BFG 841과 같은 그라인딩 장치(583)에 의해 얇게 되어진다. 그후, 칩 스케일 패키징 레이어 플레이트(542)는 참조 번호(584)로 나타내어진 바와 같은 통상적인 스핀-코팅된 포토레지스트를 사용하는 등 통상적인 포토리소그래피 기술을 사용하여 형성되는 패턴으로 에칭된다. 적합한 포토레지스트는 브랜드명 AZ 4562로 Hoechst로부터 상업적으로 입수할 수 있다.
포토레지스트는 리소그래피 마스크(586)를 통하여, Suss MicrTech AG, 모델 MA200과 같은 적합한 UV 노출 시스템(585)에 의해 노출된 마스크인 것이 바람직하 다.
그후, 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹되고, 그후, 칩 스케일 패키징 레이어 플레이트는 바람직하게는, SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 에칭된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(588)을 포함한다.
대안으로, 에칭은 온도 제어된 배쓰(도시되지 않음)에 있는 실리콘 에칭 용액을 사용하여 달성된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 미국의 Wafab Inc.에 의해 제조된 Chemkleen 배쓰 및 WHRV 서큘레이터를 포함한다. 적합한 습식 에칭의 통상적인 실리콘 에칭 용액은 영국의 MicroImage Technology Ltd.로부터 상업적으로 입수할 수 있는 Isoform Silicon etch이다.
통상적으로, 패키징된 웨이퍼는 에칭 및 포토레지스트 스트립핑이 수행된 후에 린싱된다. 결과적인 에칭된 웨이퍼는 도 9C에 도시되어 있다.
그후, 패키징 레이어 플레이트(542)의 에칭된 채널(552)은, 단계(590)와 도 9D에 나타난 바와 같이, 절연 레이어(518)로 코팅된다. 단계(592) 및 도 9E에 나타난 바와 같이, 바람직하게는 통상의 포토리소그래피 기술을 사용하여, 절연 레이어(518)에 개구부가 형성되어서 패드(516)를 노출시킨다. 옵션으로서, 단계(594)에 보이는 바와 같이 부식 방지 처리가 제공될 수도 있다.
리히텐슈타인의 Balzers AG에 의해 제조된 스퍼터링 머신 등 진공 성막 기술 로 동작하는 도전 레이어 성막 장치(596)는 칩 스케일 패키징 레이어 플레이트(542) 위에 도전 레이어(558; 도 9F)를 만들도록 채용된다.
도 9G에 도시된 바와 같이, 도체의 구성은 Eagle이라는 브랜드명으로 Shipley로부터 또는 Primecoat라는 브랜드명으로 DuPont으로부터 상업적으로 입수할 수 있는 통상의 전기-성막된 포토레지스트를 사용하여 수행되는 것이 바람직하다. 포토레지스트는 DuPont 또는 Shipley로부터 상업적으로 입수할 수 있는 포토레지스트 배쓰 어셈블리(598)에서 웨이퍼에 도포된다.
바람직하게는, 포토레지스트는 적합한 에칭 패턴을 형성하도록 마스크(602)를 사용하여 UV 노출 시스템(600)에 의해 광 구성되는 것이 바람직하다. 그후 포토레지스트는 현상 배쓰(604)에서 현상되고, 그후 에칭 배쓰(608)에 있는 금속 에칭 용액(606)에서 에칭되어, 도 7A, 도 7B 및 도 7C에 도시된 것과 같은 도체 구성을 제공한다.
그후, 도 9G에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 이용할 수 있는 일렉트로리스 플레이팅 장치(610)에 의해 플레이팅되는 것이 바람직하다.
도전성 스트립의 플레이팅에 이어, 그후, 웨이퍼는 참조 번호(612)로 나타내어진 바와 같이 솔더 마스크로 코팅되어, 그후 통상적인 방식으로 형성되는 범프(528; 도 9I)의 위치(560; 도 9H)를 형성한다. 대안으로, 범프(528)는 필요하지 않을 수도 있다.
그후, 웨이퍼는 도 9J에 도시된 바와 같이 다이싱 블레이드(614)에 의해 개 개의 사전-패키징된 집적 회로 디바이스로 분리된다. 바람직하게는, 다이싱 블레이드(614)는 두께 2 내지 12 밀리미터의 다이아몬드 레지노이드 블레이드이다. 다른 대안으로, 웨이퍼는 스크라이빙, 에칭, 레이저 및 워터 제트 등의 임의의 다른 통상적인 방법을 사용하여 개개의 회로 디바이스로 분리될 수 있다. 결과적인 패키징된 다이는 도 7A, 도 7B 및 도 7C에 일반적으로 예시된 바와 같이 나타난다.
본원발명의 바람직한 실시예에 따라 집적 회로 디바이스 및 그 제조 방법을 예시하고 있는 도 13A 내지 도 15J에 관하여 이제 설명한다. 도 13A 및 도 13B에 나타난 바와 같이, 집적 회로 디바이스는 다수의 전기 도체(712)를 갖는 비교적 얇고 콤팩트하고 환경적으로 보호되고 기계적으로 강화된 집적 회로 패키지(710)를 포함한다.
본원발명의 구체적인 특징은, 도체(712)가 패드(716)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(724)을 갖는 집적 회로 다이(722) 위에 놓인 절연 레이어(718)의 바로 위에, 유리 레이어 등의 패키징 레이어의 개재없이, 형성된다는 것이다. 대안으로, 절연 레이어(718)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(718)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(716)는 액티브 표면(724)상의 회로에 접속되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(712)는 에지 표면(725) 위로 절연 레이어(718)의 플레이너 표면(726)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(710)의 플랫 표면 마운팅을 가능하게 한다. 도 13A 및 도 13B에서 알 수 있는 바와 같이, 집적 회로 패키지(710)는, 또한 절연 레이어(718) 위로 형성된 솔더 마스크(730)에 형성된 애퍼처에, 전기 도체(712)상에 형성된 솔더 범프(728)와 같은 콘택트 범프를 포함할 수 있다.
도 13C 및 도 13D에 도시된 바와 같이, 다른 대안으로서, 도체(712)는 플레이너 표면(726)상으로 에지 표면(725) 너머로 뻗지 않거나 또는 플레이너 표면(726)상으로 제한된 범위로만 뻗어, 주변 콘택트를 형성한다.
바람직하게는, 집적 회로 디바이스는, 크리스탈 재료로 형성되어 있고 가장 바람직하게는 실리콘으로 형성되어 있는 칩 스케일 패키징 레이어(720)를 포함한다. 또다른 대안으로, 칩 스케일 패키징 레이어(720)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
도 13A 및 도 13B에 도시된 바와 같이, 집적 회로 패키지(710)는, 또한, 이하 설명되는 바와 같이, 집적 회로 다이(722)에 패키징 레이어(720)를 부착하도록 사용되는 본딩 레이어(732)를 포함한다.
이하 설명되는 방법은 칩 스케일 패키지로 정의된 범위에 있는, 전형적으로는 칩의 크기보다 면적이 기껏해야 20% 더 큰 집적 회로 패키지(710)를 제공한다. 또한, 이하 설명되는 방법은 패키징 프로세스가 별개의 패키징된 다이로 웨이퍼-와이즈 패키지를 분리하는 것까지의 웨이퍼 레벨로 수행되는 집적 회로 패키지(710)를 제공한다.
도 14A 및 도 14B는 본원발명에 따라 바람직하게는 복수의 집적 회로 다이를 포함하고 실리콘으로 형성된 웨이퍼에 보호용 절연 칩 스케일 패키징 레이어 플레 이트를 부착하는 간략화된 회화도이다. 도 14A 및 도 14B에서 알 수 있는 바와 같이, 전형적으로, 실리콘 웨이퍼(740)는 통상의 기술로 그 위에 형성된 복수의 완성된 다이(722)를 갖고, 칩 스케일 패키징 레이어 플레이트(742)상으로 다이(722)의 액티브 표면(724)에서 본딩된다.
도 15A에 예시된 바와 같이, 본원발명의 바람직한 실시예에 의하면, 통상의 기술로 그 위에 형성된 복수의 완성된 다이(722)를 갖는 웨이퍼(740)는 본딩 레이어(732)에 의해 플레이트(742)에 액티브 표면(724)에서 본딩된다. 본딩 레이어(732)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더와 같은 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다. 대안으로, 본딩 레이어(732)는 임의의 다른 적합한 본딩 재료를 포함할 수 있다. 도 15A에서 알 수 있는 바와 같이, 전기 패드(716)는 웨이퍼(740)상에 형성된 액티브 표면(724)상에 형성되어 있다.
본원발명에 따라 웨이퍼가 사용될 때 통상적인 실리콘 웨이퍼의 제조에서의 특정 단계는 제거될 수 있다. 이들 단계는 패드 위 비아 개구부, 웨이퍼 백 그라인딩 및 웨이퍼 백 금속 코팅의 제공을 포함한다.
상기 본딩 단계에 이어, 도 15B에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(742)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L1)로부터 전형적으로는 10 내지 250 마이크론의 범위에 있는 감소된 두께(L2)로 얇게 되어진다. 칩 스케일 패키징 레이어 플레이트(742)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 패키징 레이어의 두께 감소는 이 스테이지에서 반드시 일어날 필요는 없고, 임의의 적합한 추후의 스테이지에서 일어날 수도 있다.
마찬가지로, 도 15B에 도시된 바와 같이, 실리콘 웨이퍼(740)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L3)로부터 전형적으로 10 내지 150 마이크론의 범위에 있는 감소된 두께(L4)로 얇게 되어진다. 대안으로, 아이솔레이터 프로세스에서 실리콘을 채용할 때, 웨이퍼(740)는 0 마이크론에 근접하는 감소된 두께로 얇게 되어질 수 있고, 액티브 표면(724)상의 패드 및 회로만을 패키징 레이어 플레이트(742)에 본딩되게 한다. 웨이퍼(740)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 도 15B에서 알 수 있는 바와 같이, 웨이퍼(740)는, 바람직하게는, 액티브 표면(724) 반대측 플레이너 표면상에서 얇게 되어진다. 이러한 웨이퍼 두께 감소는 거기로의 플레이트(742)의 본딩에 의해 제공된 부가적인 기계적 힘에 의해 가능해진다.
옵션인 이러한 웨이퍼(740)의 두께 감소에 이어, 웨이퍼(740)는 그 상부 표면(746)을 따라 개개의 다이를 분리하는 소정의 다이 라인을 따라 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(752)은 그렇게 제조되어, 전형적으로 10 내지 250 마이크론의 범위에 있는 웨이퍼(740)의 두께를 통하여 전체로 뻗어서, 패드(716)를 노출시킨다. 복수의 칩 스케일 패키징 레이어로 분리될 패키징 레이어 플레이트(742) 및 거기에 본딩된 대응하는 복수의 집적 회로 다이(722)를 포함하는 에칭된 패키징된 웨이퍼가 도 15C에 도시되어 있다.
전형적으로, 상기 에칭은 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 도 15C에 도시된 바와 같이, 웨이퍼(740)를 패드(716)로까지 아래로 에칭하기 위해, 2.5% 불화수소산, 50% 질산, 10% 아세트산 및 37.5% 물의 콤비네이션과 같은 통상적인 실리콘 에칭 용액에서 에칭한다.
실리콘 에칭의 결과는 복수의 집적 회로 다이(722)이고, 그 각각은 10 내지 250 마이크론 범위의 두께를 갖는 실리콘을 포함한다.
도 15D에서 알 수 있는 바와 같이, 에칭된 채널(752)은 에폭시, 실리콘 산화물, 솔더 마스크 등의 유전체 재료 또는 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 또는 아크릴레이트 등의 임의의 다른 적합한 유전체 재료로 코팅되는 것이 바람직하다. 바람직하게는, 결과적인 절연 레이어(718)는 스핀 코팅에 의해 형성되고, 스프레이 코팅, 커튼 코팅, 리퀴드 페이즈 성막, 물리적 증착, 화학적 증착, 저압 화학적 증착, 플라즈마 인핸스트 화학적 증착, 급속 열 화학적 증착 또는 대기압 화학적 증착 등 임의의 적합한 방법에 의해 형성될 수도 있다.
절연 레이어(718)의 형성에 이어, 도 15E에 도시된 바와 같이, 이웃하는 다이의 각각의 쌍 사이의 절연 레이어(718)에는 적합한 방법에 의해 개구부(756)가 형성된다. 개구부(756)는 절연 레이어(718)를 통하여 뻗어, 패드(716)를 노출시킨다.
도 15F에는 절연 레이어(718)를 덮고 개구부(756)내로 뻗어 있는 도전 레이어(758)의 형성이 도시되어 있다. 바람직하게는, 도전 레이어(758)는 알루미늄으로 형성되거나, 또는, 임의의 적합한 도전 재료 또는 알루미늄, 구리, 티타늄, 티타늄 텅스텐 또는 크롬과 같은 재료들의 콤비네이션으로 형성될 수도 있다.
도 15G에는, 전형적으로 통상적인 포토리소그래피 기술에 의해, 다이(722)상의 하나 이상의 패드(716)의 에지와 전기적으로 접촉하고 적절하게 플레이팅되는 복수의 도체(712)를 형성하는 도전 레이어(758)의 패터닝이 도시되어 있다.
도 15H에는, 웨이퍼가 보호용 재료, 바람직하게는 솔더 마스크(730) 또는 파릴렌, BCBTM, 폴리아미드 등의 다른 보호용 재료로 코팅되고, 거기에 애퍼처(760)를 형성하여 도체(712)와 통하도록 패터닝되는 것이 도시되어 있다.
도 15I에는, 애퍼처(760)에서 도체(712)와 전기적으로 접촉하는 솔더 범프(728)와 같은 콘택트 범프를 형성하는 것이 도시되어 있다.
본원발명의 바람직한 실시예에 의하면, 패키징 레이어 플레이트는 라인(764)을 따라 도 15J에 도시된 바와 같이 분리되어 개개의 집적 회로 패키지를 제공하는데, 각각은 단일의 집적 회로 다이(722) 및 단일의 칩 스케일 패키징 레이어(720)를 포함하고 도 13A 및 도 13B의 집적 회로 패키지(710)와 마찬가지이다.
이제 도 15J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스(710)의 부분 절단 상세 회화도인 도 16를 살펴본다. 도 16에 보이는 바와 같이, 집적 회로 패키지(710)는 다이(722)에 레이어(732)를 본딩함으로써 결합된 칩 스케 일 패키징 레이어(720)를 포함한다. 패드(716)의 표면은 상기한 바와 같이 유전체 절연 레이어(718) 위에 바로 형성되어 있는 도체(712)와 전기적으로 접촉하고 있다.
이제, 본원발명의 바람직한 실시예에 따라 집적 회로 디바이스를 제조하는 장치를 함께 예시하고 있는 도 17 및 도 18을 살펴본다. 통상적인 웨이퍼 제조 설비(880)는 웨이퍼(740)를 제공한다. 개개의 웨이퍼(740)는 그 액티브 표면상에서 본딩 장치(882)에 의해 본딩 레이어(732)를 사용하여 실리콘 기판 등의 칩 스케일 패키징 레이어 플레이트(742)에 본딩되는데, 본딩 장치(882)는 본딩 레이어(732)의 고른 분포를 얻기 위해 웨이퍼(740), 칩 스케일 패키징 레이어 플레이트(742) 및 본딩 레이어(732)의 회전을 위한 설비를 구비한 것이 바람직하다.
칩 스케일 패키징 레이어 플레이트(742) 및 거기에 본딩된 웨이퍼(740)(웨이퍼에 대해서는 선택사항이다, 도 14B 참조)는 일본의 Disco Ltd.로부터 상업적으로 입수할 수 있는 모델 BFG 841과 같은 그라인딩 장치(883)에 의해 얇게 되어진다. 그후, 웨이퍼(740)는 참조 번호(884)로 나타내어진 바와 같은 통상적인 스핀-코팅된 포토레지스트를 사용하는 등 통상적인 포토리소그래피 기술을 사용하여 형성되는 패턴으로 에칭된다. 적합한 포토레지스트는 브랜드명 AZ 4562로 Hoechst로부터 상업적으로 입수할 수 있다.
포토레지스트는 리소그래피 마스크(886)를 통하여, Suss MicrTech AG, 모델 MA200과 같은 적합한 UV 노출 시스템(885)에 의해 노출된 마스크인 것이 바람직하다.
그후, 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹되고, 그후, 칩 스케일 패키징 레이어 플레이트는 바람직하게는, SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 에칭된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(888)을 포함한다.
대안으로, 에칭은 온도 제어된 배쓰(도시되지 않음)에 있는 실리콘 에칭 용액을 사용하여 달성된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 미국의 Wafab Inc.에 의해 제조된 Chemkleen 배쓰 및 WHRV 서큘레이터를 포함한다. 적합한 습식 에칭의 통상적인 실리콘 에칭 용액은 영국의 MicroImage Technology Ltd.로부터 상업적으로 입수할 수 있는 Isoform Silicon etch이다.
통상적으로, 패키징된 웨이퍼는 에칭 및 포토레지스트 스트립핑이 수행된 후에 린싱된다. 결과적인 에칭된 웨이퍼는 도 15C에 도시되어 있다.
그후, 웨이퍼(740)의 에칭된 채널(752)은, 단계(890)와 도 15D에 나타난 바와 같이, 절연 레이어(718)로 코팅된다. 단계(892) 및 도 15E에 나타난 바와 같이, 바람직하게는 통상의 포토리소그래피 기술을 사용하여, 절연 레이어(718)에 개구부가 형성되어서 패드(716)를 노출시킨다. 옵션으로서, 단계(894)에 보이는 바와 같이 부식 방지 처리가 제공될 수도 있다.
리히텐슈타인의 Balzers AG에 의해 제조된 스퍼터링 머신 등 진공 성막 기술로 동작하는 도전 레이어 성막 장치(896)는 웨이퍼(740) 위에 도전 레이어(758; 도 15F)를 만들도록 채용된다.
도 15G에 도시된 바와 같이, 도체의 구성은 Eagle이라는 브랜드명으로 Shipley로부터 또는 Primecoat라는 브랜드명으로 DuPont으로부터 상업적으로 입수할 수 있는 통상의 전기-성막된 포토레지스트를 사용하여 수행되는 것이 바람직하다. 포토레지스트는 DuPont 또는 Shipley로부터 상업적으로 입수할 수 있는 포토레지스트 배쓰 어셈블리(898)에서 웨이퍼에 도포된다.
바람직하게는, 포토레지스트는 적합한 에칭 패턴을 형성하도록 마스크(902)를 사용하여 UV 노출 시스템(900)에 의해 광 구성되는 것이 바람직하다. 그후 포토레지스트는 현상 배쓰(904)에서 현상되고, 그후 에칭 배쓰(908)에 있는 금속 에칭 용액(906)에서 에칭되어, 도 13A 및 도 13B에 도시된 것과 같은 도체 구성을 제공한다.
그후, 도 15G에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 이용할 수 있는 일렉트로리스 플레이팅 장치(910)에 의해 플레이팅되는 것이 바람직하다.
도전성 스트립의 플레이팅에 이어, 그후, 웨이퍼는 참조 번호(912)로 나타내어진 바와 같이 솔더 마스크로 코팅되어, 그후 통상적인 방식으로 형성되는 범프(728; 도 15I)의 위치(760; 도 15H)를 형성한다. 대안으로, 범프(728)는 필요하지 않을 수도 있다.
그후, 웨이퍼는 도 15J에 도시된 바와 같이 다이싱 블레이드(914)에 의해 개개의 사전-패키징된 집적 회로 디바이스로 분리된다. 바람직하게는, 다이싱 블레 이드(914)는 두께 2 내지 12 밀리미터의 다이아몬드 레지노이드 블레이드이다. 다른 대안으로, 웨이퍼는 스크라이빙, 에칭, 레이저 및 워터 제트 등의 임의의 다른 통상적인 방법을 사용하여 개개의 회로 디바이스로 분리될 수 있다. 결과적인 패키징된 다이는 도 13A 및 도 13B에 일반적으로 예시된 바와 같이 나타난다.
본원발명의 바람직한 실시예에 따라 집적 회로 디바이스 및 그 제조 방법을 예시하고 있는 도 19A 내지 도 21J에 관하여 이제 설명한다. 도 19A 및 도 19B에 나타난 바와 같이, 각각의 집적 회로 디바이스는 회로 다이 위에 놓인 절연 레이어 바로 위에 플레이팅된 다수의 전기 도체를 갖는 비교적 얇고 콤팩트하고 환경적으로 보호되고 기계적으로 강화된 집적 회로 패키지를 포함한다.
도 19A는 다수의 전기 도체(1012)를 갖는 집적 회로 패키지(1010)를 도시하고 있다. 도체(1012)는 패드(1016)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(1024)을 갖는 집적 회로 다이(1022) 위에 놓인 절연 레이어(1018)의 바로 위에 형성된다. 대안으로, 절연 레이어(1018)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(1018)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(1016)는 액티브 표면(1024)상의 회로에 접속되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(1012)는 에지 표면(1025) 위로 절연 레이어(1018)의 플레이너 표면(1026)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(1010)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키지(1010)는, 또한 절연 레이어(1018) 위로 형성된 솔더 마스크(1030)에 형 성된 애퍼처에, 전기 도체(1012)상에 형성된 솔더 범프(1028)와 같은 콘택트 범프를 포함할 수 있다.
바람직하게는, 집적 회로 디바이스는, 크리스탈 재료로 형성되어 있고 가장 바람직하게는 실리콘으로 형성되어 있는 칩 스케일 패키징 레이어(1020)를 포함한다. 또다른 대안으로, 칩 스케일 패키징 레이어(1020)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
또한, 바람직하게는 집적 회로 패키지(1010)는 패키징 레이어(1020)를 집적 회로 다이(1022)에 부착하는데 사용되는 본딩 레이어(1032)를 포함한다. 본딩 레이어(1032)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다.
도 19A의 실시예는 특히 칩 스케일 패키징 레이어(1020)가 다이(1022)의 액티브 표면(1024) 위에 놓인 오목부(1034)를 구비하여 형성된다는 것이 특징이다.
도 19B는 다수의 전기 도체(1052)를 갖는 집적 회로 패키지(1050)를 도시하고 있다. 도체(1052)는 패드(1056)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(1064)을 갖는 집적 회로 다이(1062) 위에 놓인 절연 레이어(1058)의 바로 위에 형성된다. 대안으로, 절연 레이어(1058)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(1058)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(1056)는 액티브 표면(1064)상의 회로에 접속되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(1052)는 에지 표면(1065) 위로 절연 레이어(1058)의 플레이너 표면(1066)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(1050)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키지(1050)는, 또한 절연 레이어(1058) 위로 형성된 솔더 마스크(1070)에 형성된 애퍼처에, 전기 도체(1052)상에 형성된 솔더 범프(1068)와 같은 콘택트 범프를 포함할 수 있다.
바람직하게는, 집적 회로 디바이스(1050)는, 크리스탈 재료로 형성되어 있고 가장 바람직하게는 실리콘으로 형성되어 있는 칩 스케일 패키징 레이어(1060)를 포함한다. 또다른 대안으로, 칩 스케일 패키징 레이어(1060)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
또한, 바람직하게는, 집적 회로 패키지(1050)는 패키징 레이어(1060)를 집적 회로 다이(1062)에 부착하는데 사용되는 본딩 레이어(1072)를 포함한다. 본딩 레이어(1072)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다.
도 19B의 실시예는 특히 칩 스케일 패키징 레이어(1060)가 다이(1062)의 액티브 표면(1064) 위에 놓인 다수의 오목부(1074)를 구비하여 형성된다는 것이 특징이다.
이하 설명되는 방법은 칩 스케일 패키지로 정의된 범위에 있는, 전형적으로는 칩의 크기보다 면적이 기껏해야 20% 더 큰 집적 회로 패키지(1010, 1050)를 제공한다. 또한, 이하 설명되는 방법은 패키징 프로세스가 별개의 패키징된 다이로 웨이퍼-와이즈 패키지를 분리하는 것까지의 웨이퍼 레벨로 수행되는 집적 회로 패 키지(1010, 1050)를 제공한다.
도 20A 및 도 20B는 본원발명에 따라 바람직하게는 복수의 집적 회로 다이를 포함하고 실리콘으로 형성된 웨이퍼에 보호용 절연 칩 스케일 패키징 레이어 플레이트를 부착하는 간략화된 회화도이다. 도 20A 및 도 20B에서 알 수 있는 바와 같이, 전형적으로, 실리콘 웨이퍼(1040)는 통상의 기술로 그 위에 형성된 복수의 완성된 다이(1022)를 갖고, 칩 스케일 패키징 레이어 플레이트(1042)상으로 다이(1022)의 액티브 표면(1024)에서 본딩된다.
도 21A에 예시된 바와 같이, 본원발명의 바람직한 실시예에 의하면, 통상의 기술로 그 위에 형성된 복수의 완성된 다이(1222)를 갖는 웨이퍼(1240)는 본딩 레이어(1232)에 의해 플레이트(1242)에 액티브 표면(1224)에서 본딩된다. 바람직하게는, 플레이트(1242)는 플레이트(1242)가 웨이퍼(1240)에 본딩되기 이전에 다이(1222)에 정렬되는 다수의 오목부(1234)를 포함한다. 본딩 레이어(1232)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더와 같은 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다. 대안으로, 본딩 레이어(1232)는 임의의 다른 적합한 본딩 재료를 포함할 수 있다. 도 21A에서 알 수 있는 바와 같이, 전기 패드(1216)는 웨이퍼(1240)상에 형성된 액티브 표면(1224)상에 형성되어 있다.
본원발명에 따라 웨이퍼가 사용될 때 통상적인 실리콘 웨이퍼(1240)의 제조에서의 특정 단계는 제거될 수 있다. 이들 단계는 패드 위 비아 개구부, 웨이퍼 백 그라인딩 및 웨이퍼 백 금속 코팅의 제공을 포함한다.
상기 본딩 단계에 이어, 도 21B에 도시된 바와 같이, 칩 스케일 패키징 레이 어 플레이트(1242)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L1)로부터 전형적으로는 10 내지 250 마이크론의 범위에 있는 감소된 두께(L2)로 얇게 되어진다. 칩 스케일 패키징 레이어 플레이트(1242)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 칩 스케일 패키징 레이어의 두께 감소는 이 스테이지에서 반드시 일어날 필요가 있는 것은 아니고, 임의의 적합한 추후의 스테이지에서 일어날 수도 있다.
마찬가지로, 도 21B에 도시된 바와 같이, 실리콘 웨이퍼(1240)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L3)로부터 전형적으로 10 내지 150 마이크론의 범위에 있는 감소된 두께(L4)로 얇게 되어진다. 대안으로, 아이솔레이터 프로세스에서 실리콘을 채용할 때, 웨이퍼(1240)는 0 마이크론에 근접하는 감소된 두께로 얇게 되어질 수 있고, 액티브 표면(1224)상의 패드 및 회로만을 패키징 레이어 플레이트(1242)에 본딩되게 한다. 웨이퍼(1240)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 도 21B에서 알 수 있는 바와 같이, 웨이퍼(1240)는, 바람직하게는, 액티브 표면(1224) 반대측 플레이너 표면상에서 얇게 되어진다. 이러한 웨이퍼 두께 감소는 거기로의 플레이트(1242)의 본딩에 의해 제공된 부가적인 기계적 힘에 의해 가능해진다.
옵션인 이러한 웨이퍼(1240)의 두께 감소에 이어, 웨이퍼(1240)는 그 상부 표면(1246)을 따라 개개의 다이를 분리하는 소정의 다이 라인을 따라 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(1252)은 그렇게 제조되어, 전형적 으로 10 내지 250 마이크론의 범위에 있는 웨이퍼(1240)의 두께를 통하여 전체로 뻗어서, 패드(1216)를 노출시킨다. 적어도 하나의 오목부(534)를 각각 포함하는 복수의 칩 스케일 패키징 레이어(1220)로 분리될 패키징 레이어 플레이트(1242) 및 거기에 본딩된 대응하는 복수의 집적 회로 다이(1222)를 포함하는 에칭된 패키징된 웨이퍼가 도 21C에 도시되어 있다.
전형적으로, 상기 에칭은 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 도 21C에 도시된 바와 같이, 웨이퍼(1240)를 패드(1216)로까지 아래로 에칭하기 위해, 2.5% 불화수소산, 50% 질산, 10% 아세트산 및 37.5% 물의 콤비네이션과 같은 통상적인 실리콘 에칭 용액에서 에칭한다.
실리콘 에칭의 결과는 복수의 집적 회로 다이(1222)이고, 그 각각은 10 내지 250 마이크론 범위의 두께를 갖는 실리콘을 포함한다.
도 21D에서 알 수 있는 바와 같이, 에칭된 채널(1252)은 에폭시, 실리콘 산화물, 솔더 마스크 등의 유전체 재료 또는 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 또는 아크릴레이트 등의 임의의 다른 적합한 유전체 재료로 코팅되는 것이 바람직하다. 바람직하게는, 결과적인 절연 레이어(1218)는 스핀 코팅에 의해 형성되고, 스프레이 코팅, 커튼 코팅, 리퀴드 페이즈 성막, 물리적 증착, 화학적 증착, 저압 화학적 증착, 플라즈마 인핸스트 화학적 증착, 급속 열 화학적 증착 또는 대기압 화학적 증착 등 임의의 적합한 방법에 의해 형성될 수도 있다.
절연 레이어(1218)의 형성에 이어, 도 21E에 도시된 바와 같이, 이웃하는 다이의 각각의 쌍 사이의 절연 레이어(1218)에는 적합한 방법에 의해 개구부(1256)가 형성된다. 개구부(1256)는 절연 레이어(1218)를 통하여 뻗어, 패드(1216)를 노출시킨다.
도 21F에는 절연 레이어(1218)를 덮고 개구부(1256)내로 뻗어 있는 도전 레이어(1258)의 형성이 도시되어 있다. 바람직하게는, 도전 레이어(1258)는 알루미늄으로 형성되거나, 또는, 임의의 적합한 도전 재료 또는 알루미늄, 구리, 티타늄, 티타늄 텅스텐 또는 크롬과 같은 재료들의 콤비네이션으로 형성될 수도 있다.
도 21G에는, 전형적으로 통상적인 포토리소그래피 기술에 의해, 다이(1222)상의 하나 이상의 패드(1216)의 에지와 전기적으로 접촉하고 적절하게 플레이팅되는 복수의 도체(1212)를 형성하는 도전 레이어(1258)의 패터닝이 도시되어 있다.
도 21H에는, 웨이퍼가 보호용 재료, 바람직하게는 솔더 마스크(1230) 또는 파릴렌, BCBTM, 폴리아미드 등의 다른 보호용 재료로 코팅되고, 거기에 애퍼처(1260)를 형성하여 도체(1212)와 통하도록 패터닝되는 것이 도시되어 있다.
도 21I에는, 애퍼처(1260)에서 도체(1212)와 전기적으로 접촉하는 솔더 범프(1228)와 같은 콘택트 범프를 형성하는 것이 도시되어 있다.
본원발명의 바람직한 실시예에 의하면, 패키징 레이어 플레이트는 라인(1264)을 따라 도 21J에 도시된 바와 같이 분리되어 개개의 집적 회로 패키지를 제 공하는데, 각각은 단일의 집적 회로 다이(1222) 및 적어도 하나의 오목부(1234)를 포함하고 도 19A 및 도 19B의 집적 회로 패키지(1010, 1050, 1090) 중 하나와 마찬가지이다.
이제 도 21J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스(1210)의 부분 절단 상세 회화도인 도 22을 살펴본다. 도 22에 보이는 바와 같이, 집적 회로 패키지(1210)는 다이(1222)에 레이어(1232)를 본딩함으로써 결합된, 적어도 하나의 오목부(1234)를 포함하는 칩 스케일 패키징 레이어(1220)를 포함한다. 패드(1216)의 표면은 상기한 바와 같이 유전체 절연 레이어(1218) 위에 바로 형성되어 있는 도체(1212)와 전기적으로 접촉하고 있다.
이제, 본원발명의 바람직한 실시예에 따라 집적 회로 디바이스를 제조하는 장치를 함께 예시하고 있는 도 23 및 도 24을 살펴본다. 통상적인 웨이퍼 제조 설비(1280)는 웨이퍼(1240)를 제공한다. 개개의 웨이퍼(1240)는 실리콘 기판 등의 칩 스케일 패키징 레이어(1242)에 정렬되고, 그후, 그 액티브 표면상에서 본딩 장치(1282)에 의해 본딩 레이어(1232)를 사용하여 칩 스케일 패키징 레이어 플레이트(1242)에 본딩되는데, 본딩 장치(1282)는 본딩 레이어(1232)의 고른 분포를 얻기 위해 웨이퍼(1240), 칩 스케일 패키징 레이어 플레이트(1242) 및 본딩 레이어(1232)의 회전을 위한 설비를 구비한 것이 바람직하다.
칩 스케일 패키징 레이어 플레이트(1242) 및 거기에 본딩된 웨이퍼(1240)(웨이퍼에 대해서는 선택사항이다, 도 20B 참조)는 일본의 Disco Ltd.로부터 상업적으로 입수할 수 있는 모델 BFG 841과 같은 그라인딩 장치(1283)에 의해 얇게 되어진 다. 그후, 웨이퍼(1240)는 참조 번호(1284)로 나타내어진 바와 같은 통상적인 스핀-코팅된 포토레지스트를 사용하는 등 통상적인 포토리소그래피 기술을 사용하여 형성되는 패턴으로 에칭된다. 적합한 포토레지스트는 브랜드명 AZ 4562로 Hoechst로부터 상업적으로 입수할 수 있다.
포토레지스트는 리소그래피 마스크(1286)를 통하여, Suss MicrTech AG, 모델 MA200과 같은 적합한 UV 노출 시스템(1285)에 의해 노출된 마스크인 것이 바람직하다.
그후, 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹되고, 그후, 웨이퍼는 바람직하게는, SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 에칭된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(1288)을 포함한다.
대안으로, 에칭은 온도 제어된 배쓰(도시되지 않음)에 있는 실리콘 에칭 용액을 사용하여 달성된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 미국의 Wafab Inc.에 의해 제조된 Chemkleen 배쓰 및 WHRV 서큘레이터를 포함한다. 적합한 습식 에칭의 통상적인 실리콘 에칭 용액은 영국의 MicroImage Technology Ltd.로부터 상업적으로 입수할 수 있는 Isoform Silicon etch이다.
통상적으로, 패키징된 웨이퍼는 에칭 및 포토레지스트 스트립핑이 수행된 후에 린싱된다. 결과적인 에칭된 웨이퍼는 도 21C에 도시되어 있다.
그후, 웨이퍼(1240)의 에칭된 채널(1252)은, 단계(1290)와 도 21D에 나타난 바와 같이, 절연 레이어(1218)로 코팅된다. 단계(1292) 및 도 21E에 나타난 바와 같이, 바람직하게는 통상의 포토리소그래피 기술을 사용하여, 절연 레이어(1218)에 개구부가 형성되어서 패드(1216)를 노출시킨다. 옵션으로서, 단계(1294)에 보이는 바와 같이 부식 방지 처리가 제공될 수도 있다.
리히텐슈타인의 Balzers AG에 의해 제조된 스퍼터링 머신 등 진공 성막 기술로 동작하는 도전 레이어 성막 장치(1296)는 웨이퍼(1240) 위에 도전 레이어(1258; 도 21F)를 만들도록 채용된다.
도 21G에 도시된 바와 같이, 도체의 구성은 Eagle이라는 브랜드명으로 Shipley로부터 또는 Primecoat라는 브랜드명으로 DuPont으로부터 상업적으로 입수할 수 있는 통상의 전기-성막된 포토레지스트를 사용하여 수행되는 것이 바람직하다. 포토레지스트는 DuPont 또는 Shipley로부터 상업적으로 입수할 수 있는 포토레지스트 배쓰 어셈블리(1298)에서 웨이퍼에 도포된다.
바람직하게는, 포토레지스트는 적합한 에칭 패턴을 형성하도록 마스크(1302)를 사용하여 UV 노출 시스템(1300)에 의해 광 구성되는 것이 바람직하다. 그후 포토레지스트는 현상 배쓰(1304)에서 현상되고, 그후 에칭 배쓰(1308)에 있는 금속 에칭 용액(1306)에서 에칭되어, 도 19A 및 도 19B에 도시된 것과 같은 도체 구성을 제공한다.
그후, 도 21G에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 이용할 수 있는 일렉트로리스 플레이팅 장치(1310)에 의해 플레이팅되는 것이 바람직하다.
도전성 스트립의 플레이팅에 이어, 그후, 웨이퍼는 참조 번호(1312)로 나타내어진 바와 같이 솔더 마스크로 코팅되어, 그후 통상적인 방식으로 형성되는 범프(1228; 도 21I)의 위치(1260; 도 21H)를 형성한다. 대안으로, 범프(1228)는 필요하지 않을 수도 있다.
그후, 웨이퍼는 도 21J에 도시된 바와 같이 다이싱 블레이드(1314)에 의해 개개의 사전-패키징된 집적 회로 디바이스로 분리된다. 바람직하게는, 다이싱 블레이드(1314)는 두께 2 내지 12 밀리미터의 다이아몬드 레지노이드 블레이드이다. 다른 대안으로, 웨이퍼는 스크라이빙, 에칭, 레이저 및 워터 제트 등의 임의의 다른 통상적인 방법을 사용하여 개개의 회로 디바이스로 분리될 수 있다. 결과적인 패키징된 다이는 도 19A 및 도 19B에 일반적으로 예시된 바와 같이 나타난다.
본원발명은 상기 특정 예에만 국한되는 것이 아님을 당업자는 인식할 것이다. 상기 명세서로부터 당업자는 본원발명의 범위에 있고 종래기술에 있지 않은 다양한 변형 및 수정 뿐만 아니라 상기 다양한 특성의 결합 및 하위 결합이 가능할 것이다.

Claims (51)

  1. 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이;
    상기 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및
    상기 적어도 하나의 칩 스케일 패키징 레이어 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 상기 적어도 하나의 전기적 콘택트는 상기 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 상기 액티브 표면상의 회로에 접속되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  2. 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이;
    상기 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및
    상기 적어도 하나의 칩 스케일 패키징 레이어의 적어도 하나의 에지 표면 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 상기 적어도 하나의 전기적 콘택트는 상기 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 상기 액티브 표면상의 회로에 접속되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  3. 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이;
    상기 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및
    상기 제2 플레이너 표면 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 상기 적어도 하나의 전기적 콘택트는 상기 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 상기 액티브 표면상의 회로에 접속되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  4. 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이;
    상기 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및
    상기 크리스탈 기판의 상기 에지 표면 중 적어도 하나 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 상기 적어도 하나의 전기적 콘택트는 상기 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 상기 액티브 표면상의 회로에 접속되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 적어도 하나의 칩 스케일 패키징 레이어는 크리스탈 재료로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 크리스탈 기판 및 상기 적 어도 하나의 칩 스케일 패키징 레이어는 둘다 실리콘으로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 적어도 하나의 칩 스케일 패키징 레이어는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  8. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 칩 스케일 패키징 레이어 위에 형성되고 상기 적어도 하나의 전기적 콘택트 바로 아래에 놓인 절연 레이어를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  9. 제3항 또는 제4항에 있어서, 상기 제2 플레이너 표면 위에 형성되고 상기 적어도 하나의 전기적 콘택트 바로 아래에 놓인 절연 레이어를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  10. 제8항 또는 제9항에 있어서, 상기 절연 레이어는 패시베이션 레이어 및 유전체 레이어 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  11. 제8항 또는 제9항에 있어서, 상기 절연 레이어는 에폭시, 실리콘 산화물, 솔 더 마스크, 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 및 아크릴레이트 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 적어도 하나의 칩 스케일 패키징 레이어는 실리콘으로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  13. 제1항 또는 제2항에 있어서, 상기 크리스탈 기판과 상기 적어도 하나의 패키징 레이어의 사이에 형성된 적어도 하나의 갭을 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  14. 제3항 또는 제4항에 있어서, 상기 크리스탈 기판과 상기 적어도 하나의 패키징 레이어의 사이에 형성된 적어도 하나의 갭을 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  15. 제13항 또는 제14항에 있어서, 상기 적어도 하나의 갭은 상기 적어도 하나의 패키징 레이어에서의 적어도 하나의 오목부로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  16. 제13항에 있어서, 상기 크리스탈 기판에 형성된 적어도 하나의 갭을 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  17. 제1항 또는 제2항에 있어서, 상기 크리스탈 기판에 형성된 적어도 하나의 갭을 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  18. 제1항 또는 제2항에 있어서, 상기 크리스탈 기판에 형성된 적어도 하나의 갭 및 상기 크리스탈 기판 아래에 놓이고 상기 크리스탈 기판에 형성된 상기 갭을 시일링하게 형성된 적어도 하나의 칩 스케일 패키징 레이어를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
  19. 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계;
    상기 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계;
    상기 적어도 하나의 칩 스케일 패키징 레이어 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및
    그후 상기 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계; 를 포함하고, 상기 액티브 표면은 회로를 포함하고, 상기 적어도 하나의 전기적 콘택트는 상기 적어도 하나의 패드에 의해 상기 회로에 접속되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  20. 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 에지 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계;
    상기 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계;
    상기 적어도 하나의 칩 스케일 패키징 레이어의 적어도 하나의 에지 표면 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및
    그후 상기 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 상기 액티브 표면은 회로를 포함하고, 상기 적어도 하나의 전기적 콘택트는 상기 적어도 하나의 패드에 의해 상기 회로에 접속되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  21. 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 에지 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계;
    상기 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계;
    상기 제2 플레이너 표면 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및
    그후 상기 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 상기 액티브 표면은 회로를 포함하고, 상기 적어도 하나의 전기적 콘택트는 상기 적어도 하나의 패드에 의해 상기 회로에 접속되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  22. 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계;
    상기 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계;
    상기 집적 회로 다이의 에지 표면 중 적어도 하나 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및
    그후 상기 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 상기 액티브 표면은 회로를 포함하고, 상기 적어도 하나의 전기적 콘택트는 상기 적어도 하나의 패드에 의해 상기 회로에 접속되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  23. 제19항 내지 제22항 중 어느 한 항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 적어도 하나의 크리스탈 재료 칩 스케일 패키징 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  24. 제19항 내지 제22항 중 어느 한 항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 적어도 하나의 실리콘 칩 스케일 패키징 레이어를 형성하는 단계를 포함하고 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 상기 단계는 실리콘 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  25. 제19항 내지 제22항 중 어느 한 항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나를 포함하는 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  26. 제19항 또는 제20항에 있어서, 상기 적어도 하나의 칩 스케일 패키징 레이어 위에 절연 레이어를 형성하는 단계를 더 포함하고, 적어도 하나의 전기적 콘택트를 형성하는 상기 단계는 상기 절연 레이어 바로 위에 상기 적어도 하나의 전기적 콘 택트를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  27. 제21항 또는 제22항에 있어서, 상기 제2 플레이너 표면 및 상기 에지 표면 위에 절연 레이어를 형성하는 단계를 더 포함하고, 적어도 하나의 전기적 콘택트를 형성하는 상기 단계는 상기 절연 레이어 바로 위에 상기 적어도 하나의 전기적 콘택트를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  28. 제19항 내지 제22항 중 어느 한 항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 적어도 하나의 실리콘 칩 스케일 패키징 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  29. 제19항 또는 제20항에 있어서, 상기 복수의 다이와 상기 적어도 하나의 패키징 레이어의 사이에 적어도 하나의 갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  30. 제21항 또는 제22항에 있어서, 상기 복수의 다이와 상기 적어도 하나의 패키징 레이어의 사이에 적어도 하나의 갭을 형성하는 단계를 더 포함하는 것을 특징으 로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  31. 제29항 또는 제30항에 있어서, 적어도 하나의 갭을 형성하는 상기 단계는 상기 적어도 하나의 패키징 레이어에 적어도 하나의 오목부를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  32. 제29항에 있어서, 적어도 하나의 갭을 형성하는 상기 단계는 상기 복수의 다이에 적어도 하나의 갭을 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  33. 제19항 또는 제20항에 있어서, 상기 복수의 다이에 적어도 하나의 갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  34. 제19항 또는 제20항에 있어서, 상기 복수의 다이에 적어도 하나의 갭을 형성하는 단계; 및 상기 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하여 상기 갭을 시일링하는 단계;를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  35. 제29항 내지 제34항 중 어느 한 항에 있어서, 상기 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는, 또한, 상기 적어도 하나의 칩 스케일 패키징 레이어를 상기 액티브 표면에 정렬시키는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  36. 제19항 내지 제22항 중 어느 한 항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 본딩 레이어를 사용하여 상기 칩 스케일 패키징 레이어를 상기 복수의 다이에 본딩하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  37. 제36항에 있어서, 상기 본딩 레이어는 접착제, 금속간 본딩 및 애노딕 본딩 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  38. 제19항 내지 제22항 중 어느 한 항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는, 또한, 원래의 두께로부터 감소된 두께로 상기 패키징 레이어를 얇게 하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  39. 제38항에 있어서, 상기 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방 법.
  40. 제19항 내지 제22항 중 어느 한 항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계 이후에 그리고 상기 분리하는 단계 이전에, 원래의 두께로부터 감소된 두께로 상기 복수의 다이를 얇게 하는 단계를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  41. 제40항에 있어서, 상기 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  42. 제40항에 있어서, 상기 얇게 하는 단계는 상기 제2 플레이너 표면을 얇게 하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  43. 제19항 또는 제20항에 있어서, 상기 복수의 다이에 적어도 하나의 제1 갭을 형성하는 단계; 및 상기 적어도 하나의 칩 스케일 패키징 레이어에 상기 제1 갭과 통하는 적어도 하나의 제2 갭을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  44. 제43항에 있어서, 상기 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하여 상기 제1 갭을 시일링하는 단계를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  45. 제44항에 있어서, 상기 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 적어도 하나의 크리스탈 재료 칩 스케일 패키징 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  46. 제45항에 있어서, 상기 적어도 하나의 크리스탈 재료 칩 스케일 패키징 레이어는 실리콘으로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  47. 제44항에 있어서, 상기 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나를 포함하는 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  48. 제44항에 있어서, 상기 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패 키징 레이어를 형성하는 상기 단계는 본딩 레이어를 사용하여 상기 제2 플레이너 표면 위의 상기 칩 스케일 패키징 레이어를 상기 복수의 다이에 본딩하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  49. 제48항에 있어서, 상기 본딩 레이어는 접착제, 금속간 본딩 및 애노딕 본딩 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  50. 제44항에 있어서, 상기 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는, 또한, 원래의 두께로부터 감소된 두께로 상기 패키징 레이어를 얇게 하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
  51. 제50항에 있어서, 상기 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
KR1020057024161A 2003-06-16 2004-06-16 집적 회로 디바이스를 패키징하는 방법 및 장치 KR101173075B1 (ko)

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Families Citing this family (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6798931B2 (en) * 2001-03-06 2004-09-28 Digital Optics Corp. Separating of optical integrated modules and structures formed thereby
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
SG107595A1 (en) 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US7754537B2 (en) 2003-02-25 2010-07-13 Tessera, Inc. Manufacture of mountable capped chips
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
JP4141340B2 (ja) * 2003-07-16 2008-08-27 三洋電機株式会社 半導体装置の製造方法
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
DE102004049663B3 (de) * 2004-10-11 2006-04-13 Infineon Technologies Ag Kunststoffgehäuse und Halbleiterbauteil mit derartigem Kunststoffgehäuse sowie Verfahren zur Herstellung derselben
US7635904B2 (en) * 2005-03-21 2009-12-22 International Business Machines Corporation Apparatus and methods for packaging electronic devices for optical testing
US7449779B2 (en) * 2005-03-22 2008-11-11 Tessera, Inc. Wire bonded wafer level cavity package
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
US8679674B2 (en) 2005-03-25 2014-03-25 Front Edge Technology, Inc. Battery with protective packaging
DE102005044216A1 (de) * 2005-09-15 2007-03-29 Smartrac Technology Ltd. Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
US7358615B2 (en) * 2005-09-30 2008-04-15 Intel Corporation Microelectronic package having multiple conductive paths through an opening in a support substrate
JP4921769B2 (ja) * 2005-10-25 2012-04-25 株式会社リコー プリント配線基板、プリント配線基板におけるインピーダンス調整方法、電子機器および画像形成装置
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US20070292127A1 (en) * 2006-06-19 2007-12-20 Jochen Kuhmann Small form factor camera module with lens barrel and image sensor
US7498646B2 (en) * 2006-07-19 2009-03-03 Advanced Chip Engineering Technology Inc. Structure of image sensor module and a method for manufacturing of wafer level package
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) * 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
CN100423249C (zh) * 2006-10-17 2008-10-01 晶方半导体科技（苏州）有限公司 “n”形电连接晶圆级芯片尺寸封装结构及其制造方法
CN100423250C (zh) * 2006-10-17 2008-10-01 晶方半导体科技（苏州）有限公司 双层引线封装结构及其制造方法
US7759166B2 (en) * 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
JP4743631B2 (ja) * 2006-10-23 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
US7663213B2 (en) 2006-11-13 2010-02-16 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with a double-layer lead structure and method of fabricating the same
US7394152B2 (en) 2006-11-13 2008-07-01 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with an N-shape junction inside and method of fabricating the same
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) * 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7796872B2 (en) * 2007-01-05 2010-09-14 Invensense, Inc. Method and apparatus for producing a sharp image from a handheld device containing a gyroscope
US8141424B2 (en) 2008-09-12 2012-03-27 Invensense, Inc. Low inertia frame for detecting coriolis acceleration
US8508039B1 (en) 2008-05-08 2013-08-13 Invensense, Inc. Wafer scale chip scale packaging of vertically integrated MEMS sensors with electronics
US8047075B2 (en) 2007-06-21 2011-11-01 Invensense, Inc. Vertically integrated 3-axis MEMS accelerometer with electronics
US8250921B2 (en) 2007-07-06 2012-08-28 Invensense, Inc. Integrated motion processing unit (MPU) with MEMS inertial sensing and embedded digital electronics
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
US8020441B2 (en) 2008-02-05 2011-09-20 Invensense, Inc. Dual mode sensing for vibratory gyroscope
US7934423B2 (en) 2007-12-10 2011-05-03 Invensense, Inc. Vertically integrated 3-axis MEMS angular accelerometer with integrated electronics
US8952832B2 (en) 2008-01-18 2015-02-10 Invensense, Inc. Interfacing application programs and motion sensors of a device
US8462109B2 (en) 2007-01-05 2013-06-11 Invensense, Inc. Controlling and accessing content using motion processing on mobile devices
US20080164598A1 (en) * 2007-01-08 2008-07-10 Horst Theuss Semiconductor module
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
KR100826393B1 (ko) * 2007-05-22 2008-05-02 삼성전기주식회사 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨디바이스 패키지 및 그 패키징 방법
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US7923349B2 (en) * 2007-06-19 2011-04-12 Vertical Circuits, Inc. Wafer level surface passivation of stackable integrated circuit chips
WO2008157779A2 (en) * 2007-06-20 2008-12-24 Vertical Circuits, Inc. Three-dimensional circuitry formed on integrated circuit device using two- dimensional fabrication
TWI337059B (en) 2007-06-22 2011-02-01 Princo Corp Multi-layer substrate and manufacture method thereof
US20090001597A1 (en) * 2007-06-27 2009-01-01 Texas Instruments Incorporated Semiconductor device having an interconnect electrically connecting a front and backside thereof and a method of manufacture therefor
CN101809739B (zh) 2007-07-27 2014-08-20 泰塞拉公司 具有后应用的衬垫延长部分的重构晶片堆封装
JP2010535427A (ja) 2007-07-31 2010-11-18 テッセラ，インコーポレイテッド 貫通シリコンビアを使用する半導体実装プロセス
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
TWI375321B (en) * 2007-08-24 2012-10-21 Xintec Inc Electronic device wafer level scale packages and fabrication methods thereof
TWI382477B (zh) * 2007-08-24 2013-01-11 Xintec Inc 電子元件的晶圓級封裝及其製造方法
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
SG152086A1 (en) * 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods
US8389868B2 (en) * 2007-12-31 2013-03-05 Texas Instruments Incorporated Packaged integrated circuits having inductors and methods to form inductors in packaged integrated circuits
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
CN101999167B (zh) 2008-03-12 2013-07-17 伊文萨思公司 支撑安装的电互连管芯组件
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
CN102067310B (zh) 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
JP2010067722A (ja) * 2008-09-09 2010-03-25 Freescale Semiconductor Inc 電子装置及びその電子装置に用いる構造体の製造方法
CN101369568B (zh) * 2008-09-12 2010-08-11 晶方半导体科技（苏州）有限公司 封装结构、封装方法及感光装置
US7833829B2 (en) * 2008-10-28 2010-11-16 Honeywell International Inc. MEMS devices and methods of assembling micro electromechanical systems (MEMS)
US7935571B2 (en) * 2008-11-25 2011-05-03 Freescale Semiconductor, Inc. Through substrate vias for back-side interconnections on very thin semiconductor wafers
US8344503B2 (en) * 2008-11-25 2013-01-01 Freescale Semiconductor, Inc. 3-D circuits with integrated passive devices
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US8043891B2 (en) * 2009-06-05 2011-10-25 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Method of encapsulating a wafer level microdevice
TWI570879B (zh) 2009-06-26 2017-02-11 英維瑟斯公司 半導體總成及晶粒堆疊總成
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US20110221053A1 (en) * 2010-03-11 2011-09-15 Qualcomm Incorporated Pre-processing to reduce wafer level warpage
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8624342B2 (en) 2010-11-05 2014-01-07 Invensas Corporation Rear-face illuminated solid state image sensors
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
KR20120135626A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 칩 패키지의 제조 방법
US8546900B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8552518B2 (en) 2011-06-09 2013-10-08 Optiz, Inc. 3D integrated microelectronic assembly with stress reducing interconnects
US8546951B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8604576B2 (en) * 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
US9018725B2 (en) 2011-09-02 2015-04-28 Optiz, Inc. Stepped package for image sensor and method of making same
US8865340B2 (en) 2011-10-20 2014-10-21 Front Edge Technology Inc. Thin film battery packaging formed by localized heating
US8796800B2 (en) 2011-11-21 2014-08-05 Optiz, Inc. Interposer package for CMOS image sensor and method of making same
US8432011B1 (en) 2011-12-06 2013-04-30 Optiz, Inc. Wire bond interposer package for CMOS image sensor and method of making same
US9887429B2 (en) 2011-12-21 2018-02-06 Front Edge Technology Inc. Laminated lithium battery
US8864954B2 (en) 2011-12-23 2014-10-21 Front Edge Technology Inc. Sputtering lithium-containing material with multiple targets
US8570669B2 (en) 2012-01-23 2013-10-29 Optiz, Inc Multi-layer polymer lens and method of making same
US8692344B2 (en) 2012-03-16 2014-04-08 Optiz, Inc Back side illuminated image sensor architecture, and method of making same
US9257695B2 (en) 2012-03-29 2016-02-09 Front Edge Technology, Inc. Localized heat treatment of battery component films
US9077000B2 (en) 2012-03-29 2015-07-07 Front Edge Technology, Inc. Thin film battery and localized heat treatment
US9233511B2 (en) 2012-05-10 2016-01-12 Optiz, Inc. Method of making stamped multi-layer polymer lens
US8956920B2 (en) * 2012-06-01 2015-02-17 Nxp B.V. Leadframe for integrated circuit die packaging in a molded package and a method for preparing such a leadframe
US8921759B2 (en) 2012-07-26 2014-12-30 Optiz, Inc. Integrated image sensor package with liquid crystal lens
US8759930B2 (en) 2012-09-10 2014-06-24 Optiz, Inc. Low profile image sensor package
US9159964B2 (en) 2012-09-25 2015-10-13 Front Edge Technology, Inc. Solid state battery having mismatched battery cells
US8753724B2 (en) 2012-09-26 2014-06-17 Front Edge Technology Inc. Plasma deposition on a partially formed battery through a mesh screen
US9356320B2 (en) 2012-10-15 2016-05-31 Front Edge Technology Inc. Lithium battery having low leakage anode
US9171837B2 (en) * 2012-12-17 2015-10-27 Nxp B.V. Cascode circuit
US9190443B2 (en) 2013-03-12 2015-11-17 Optiz Inc. Low profile image sensor
US9219091B2 (en) 2013-03-12 2015-12-22 Optiz, Inc. Low profile sensor module and method of making same
US9491871B2 (en) * 2013-05-07 2016-11-08 Unimicron Technology Corp. Carrier substrate
US9142695B2 (en) 2013-06-03 2015-09-22 Optiz, Inc. Sensor package with exposed sensor array and method of making same
US9496247B2 (en) 2013-08-26 2016-11-15 Optiz, Inc. Integrated camera module and method of making same
US9461190B2 (en) 2013-09-24 2016-10-04 Optiz, Inc. Low profile sensor package with cooling feature and method of making same
CN103490019B (zh) * 2013-09-29 2016-02-17 京东方科技集团股份有限公司 有机电致发光器件的封装结构及封装方法、显示装置
US9496297B2 (en) 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
US9667900B2 (en) 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
US9985063B2 (en) 2014-04-22 2018-05-29 Optiz, Inc. Imaging device with photo detectors and color filters arranged by color transmission characteristics and absorption coefficients
US9524917B2 (en) 2014-04-23 2016-12-20 Optiz, Inc. Chip level heat dissipation using silicon
US9666730B2 (en) 2014-08-18 2017-05-30 Optiz, Inc. Wire bond sensor package
US10008739B2 (en) 2015-02-23 2018-06-26 Front Edge Technology, Inc. Solid-state lithium battery with electrolyte
US9543347B2 (en) 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method
CN104681454B (zh) * 2015-02-28 2017-10-13 苏州科阳光电科技有限公司 用于新型指纹锁器件的封装工艺
US9682854B2 (en) 2015-04-10 2017-06-20 Memsic, Inc Wafer level chip scale packaged micro-electro-mechanical-system (MEMS) device and methods of producing thereof
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
FR3041147B1 (fr) * 2015-09-14 2018-02-02 3Dis Tech Procede d'integration d'au moins une interconnexion 3d pour la fabrication de circuit integre
US11037904B2 (en) * 2015-11-24 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Singulation and bonding methods and structures formed thereby
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9996725B2 (en) 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
US10957886B2 (en) 2018-03-14 2021-03-23 Front Edge Technology, Inc. Battery having multilayer protective casing
CN110690165B (zh) * 2019-10-15 2020-06-02 杭州见闻录科技有限公司 一种芯片封装方法及封装结构
US11408589B2 (en) 2019-12-05 2022-08-09 Optiz, Inc. Monolithic multi-focus light source device
CN111128915A (zh) * 2019-12-26 2020-05-08 苏州科阳光电科技有限公司 一种晶圆级封装芯片及方法
CN115632041B (zh) * 2022-09-16 2024-02-13 北京七星华创微电子有限责任公司 Tmv结构及其制备方法、封装结构

Family Cites Families (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2507956A (en) 1947-11-01 1950-05-16 Lithographic Technical Foundat Process of coating aluminum
NL83665C (ko) 1952-04-03
US2796370A (en) * 1955-03-04 1957-06-18 Charles W Ostrander Composition and method for producing corrosion resistant protective coating on aluminum and aluminum alloys
US3648131A (en) * 1969-11-07 1972-03-07 Ibm Hourglass-shaped conductive connection through semiconductor structures
US3761782A (en) * 1971-05-19 1973-09-25 Signetics Corp Semiconductor structure, assembly and method
US3981023A (en) 1974-09-16 1976-09-14 Northern Electric Company Limited Integral lens light emitting diode
US4279690A (en) 1975-10-28 1981-07-21 Texas Instruments Incorporated High-radiance emitters with integral microlens
GB1597712A (en) 1977-01-17 1981-09-09 Plessey Co Ltd Display devices
JPS55102282A (en) 1979-01-29 1980-08-05 Matsushita Electric Ind Co Ltd Light emitting diode and method of fabricating the same
US4551629A (en) 1980-09-16 1985-11-05 Irvine Sensors Corporation Detector array module-structure and fabrication
DE3381187D1 (de) 1983-11-07 1990-03-08 Irvine Sensors Corp Detektoranordnungsstruktur und -herstellung.
US4774630A (en) 1985-09-30 1988-09-27 Microelectronics Center Of North Carolina Apparatus for mounting a semiconductor chip and making electrical connections thereto
JPS62136865A (ja) 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
JPH0740609B2 (ja) 1985-12-20 1995-05-01 セイコー電子工業株式会社 半導体装置の製造方法
US4768077A (en) * 1986-02-20 1988-08-30 Aegis, Inc. Lead frame having non-conductive tie-bar for use in integrated circuit packages
US6379998B1 (en) 1986-03-12 2002-04-30 Hitachi, Ltd. Semiconductor device and method for fabricating the same
US4862197A (en) 1986-08-28 1989-08-29 Hewlett-Packard Co. Process for manufacturing thermal ink jet printhead and integrated circuit (IC) structures produced thereby
US4764846A (en) 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
US4806106A (en) 1987-04-09 1989-02-21 Hewlett-Packard Company Interconnect lead frame for thermal ink jet printhead and methods of manufacture
US4862249A (en) 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US4797179A (en) 1987-06-09 1989-01-10 Lytel Corporation Fabrication of integral lenses on LED devices
US4827376A (en) 1987-10-05 1989-05-02 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
JPH088332B2 (ja) 1987-10-20 1996-01-29 アーヴィン・センサーズ・コーポレーション 高密度電子モジュール及びその製造方法
US4794092A (en) 1987-11-18 1988-12-27 Grumman Aerospace Corporation Single wafer moated process
JPH0752779B2 (ja) 1987-12-09 1995-06-05 日立電線株式会社 発光ダイオードアレイ
US4984358A (en) 1989-03-10 1991-01-15 Microelectronics And Computer Technology Corporation Method of assembling stacks of integrated circuit dies
US5104820A (en) 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
US5124543A (en) 1989-08-09 1992-06-23 Ricoh Company, Ltd. Light emitting element, image sensor and light receiving element with linearly varying waveguide index
US5504035A (en) 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
FR2658951B1 (fr) 1990-02-23 1992-05-07 Bonis Maurice Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure.
US5070297A (en) 1990-06-04 1991-12-03 Texas Instruments Incorporated Full wafer integrated circuit testing device
JPH0448674A (ja) 1990-06-14 1992-02-18 Rohm Co Ltd 半導体レーザ
DE69128097T2 (de) 1990-08-24 1998-02-26 Nippon Electric Co Verfahren zur Herstellung einer optischen Halbleitervorrichtung
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5118924A (en) 1990-10-01 1992-06-02 Eastman Kodak Company Static control overlayers on opto-electronic devices
US5126286A (en) 1990-10-05 1992-06-30 Micron Technology, Inc. Method of manufacturing edge connected semiconductor die
US5072520A (en) 1990-10-23 1991-12-17 Rogers Corporation Method of manufacturing an interconnect device having coplanar contact bumps
JPH06104374A (ja) * 1991-01-04 1994-04-15 Internatl Business Mach Corp <Ibm> 電子回路パッケージ並びにその導体の成形加工装置及び成形加工方法
US5139972A (en) * 1991-02-28 1992-08-18 General Electric Company Batch assembly of high density hermetic packages for power semiconductor chips
US5220838A (en) 1991-03-28 1993-06-22 The Foxboro Company Overpressure-protected, differential pressure sensor and method of making the same
JPH04334056A (ja) 1991-05-09 1992-11-20 Toshiba Corp 固体撮像装置の製造方法
US5438305A (en) 1991-08-12 1995-08-01 Hitachi, Ltd. High frequency module including a flexible substrate
US5198963A (en) 1991-11-21 1993-03-30 Motorola, Inc. Multiple integrated circuit module which simplifies handling and testing
US5266833A (en) 1992-03-30 1993-11-30 Capps David F Integrated circuit bus structure
US5285352A (en) 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
JP2721093B2 (ja) 1992-07-21 1998-03-04 三菱電機株式会社 半導体装置
AU4782293A (en) 1992-07-24 1994-02-14 Tessera, Inc. Semiconductor connection components and methods with releasable lead support
US5335210A (en) 1992-10-28 1994-08-02 The Charles Stark Draper Laboratory Inc. Integrated liquid crystal acoustic transducer
WO1994016345A1 (en) 1993-01-08 1994-07-21 Massachusetts Institute Of Technology Low-loss optical and optoelectronic integrated circuits
US5448014A (en) 1993-01-27 1995-09-05 Trw Inc. Mass simultaneous sealing and electrical connection of electronic devices
JP2518508B2 (ja) 1993-04-14 1996-07-24 日本電気株式会社 半導体装置
US5398863A (en) 1993-07-23 1995-03-21 Tessera, Inc. Shaped lead structure and method
US5390844A (en) 1993-07-23 1995-02-21 Tessera, Inc. Semiconductor inner lead bonding tool
FR2713404B1 (fr) 1993-12-02 1996-01-05 Alcatel Espace Antenne orientale avec conservation des axes de polarisation.
US5473190A (en) 1993-12-14 1995-12-05 Intel Corporation Tab tape
US5642261A (en) 1993-12-20 1997-06-24 Sgs-Thomson Microelectronics, Inc. Ball-grid-array integrated circuit package with solder-connected thermal conductor
IL108359A (en) 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US5986746A (en) 1994-02-18 1999-11-16 Imedge Technology Inc. Topographical object detection system
KR0147401B1 (ko) 1994-02-23 1998-08-01 구본준 고체촬상소자 및 그 제조방법
US5576680A (en) 1994-03-01 1996-11-19 Amer-Soi Structure and fabrication process of inductors on semiconductor chip
GB2288286A (en) 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
US5500540A (en) 1994-04-15 1996-03-19 Photonics Research Incorporated Wafer scale optoelectronic package
US5486720A (en) 1994-05-26 1996-01-23 Analog Devices, Inc. EMF shielding of an integrated circuit package
US5578874A (en) 1994-06-14 1996-11-26 Hughes Aircraft Company Hermetically self-sealing flip chip
US5891761A (en) 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
US6080596A (en) 1994-06-23 2000-06-27 Cubic Memory Inc. Method for forming vertical interconnect process for silicon segments with dielectric isolation
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5657206A (en) 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
GB2290913B (en) 1994-06-30 1998-03-11 Plessey Semiconductors Ltd Multi-chip module inductor structure
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US5706174A (en) 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
US5798286A (en) 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US5830782A (en) 1994-07-07 1998-11-03 Tessera, Inc. Microelectronic element bonding with deformation of leads in rows
US5546654A (en) 1994-08-29 1996-08-20 General Electric Company Vacuum fixture and method for fabricating electronic assemblies
US5491302A (en) 1994-09-19 1996-02-13 Tessera, Inc. Microelectronic bonding with lead motion
US5659952A (en) 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
DE69523010T2 (de) 1994-10-04 2002-07-04 Nec Corp Mittels automatischer Bandmontage hergestelltes Halbleitergehäuse
US5530288A (en) 1994-10-12 1996-06-25 International Business Machines Corporation Passive interposer including at least one passive electronic component
KR0147259B1 (ko) 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
US5557501A (en) 1994-11-18 1996-09-17 Tessera, Inc. Compliant thermal connectors and assemblies incorporating the same
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5675310A (en) 1994-12-05 1997-10-07 General Electric Company Thin film resistors on organic surfaces
JP2872056B2 (ja) 1994-12-06 1999-03-17 日本電気株式会社 弾性表面波デバイス
US5633785A (en) 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
US5608262A (en) 1995-02-24 1997-03-04 Lucent Technologies Inc. Packaging multi-chip modules without wire-bond interconnection
US5629239A (en) 1995-03-21 1997-05-13 Tessera, Inc. Manufacture of semiconductor connection components with frangible lead sections
JPH08335653A (ja) 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5612570A (en) 1995-04-13 1997-03-18 Dense-Pac Microsystems, Inc. Chip stack and method of making same
US5610431A (en) 1995-05-12 1997-03-11 The Charles Stark Draper Laboratory, Inc. Covers for micromechanical sensors and other semiconductor devices
US5677200A (en) 1995-05-12 1997-10-14 Lg Semicond Co., Ltd. Color charge-coupled device and method of manufacturing the same
JP3613838B2 (ja) 1995-05-18 2005-01-26 株式会社デンソー 半導体装置の製造方法
KR0151258B1 (ko) 1995-06-22 1998-10-01 문정환 씨씨디 영상센서 및 그 제조방법
US5629241A (en) 1995-07-07 1997-05-13 Hughes Aircraft Company Microwave/millimeter wave circuit structure with discrete flip-chip mounted elements, and method of fabricating the same
US5837562A (en) * 1995-07-07 1998-11-17 The Charles Stark Draper Laboratory, Inc. Process for bonding a shell to a substrate for packaging a semiconductor
US5766987A (en) 1995-09-22 1998-06-16 Tessera, Inc. Microelectronic encapsulation methods and equipment
US5567657A (en) 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
US5872697A (en) 1996-02-13 1999-02-16 International Business Machines Corporation Integrated circuit having integral decoupling capacitor
US6072236A (en) 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5859475A (en) 1996-04-24 1999-01-12 Amkor Technology, Inc. Carrier strip and molded flex circuit ball grid array
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
US5965933A (en) 1996-05-28 1999-10-12 Young; William R. Semiconductor packaging apparatus
JP2783259B2 (ja) 1996-07-18 1998-08-06 日本電気株式会社 半導体パッケージとその製造方法
US5798557A (en) 1996-08-29 1998-08-25 Harris Corporation Lid wafer bond packaging and micromachining
US6235141B1 (en) 1996-09-27 2001-05-22 Digital Optics Corporation Method of mass producing and packaging integrated optical subsystems
GB2319668B (en) * 1996-11-23 2001-09-12 Marconi Gec Ltd Housing for electrical apparatus
US5938452A (en) 1996-12-23 1999-08-17 General Electric Company Flexible interface structures for electronic devices
US5900674A (en) 1996-12-23 1999-05-04 General Electric Company Interface structures for electronic devices
US5857858A (en) 1996-12-23 1999-01-12 General Electric Company Demountable and repairable low pitch interconnect for stacked multichip modules
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
EP0860876A3 (de) 1997-02-21 1999-09-22 DaimlerChrysler AG Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
US5817541A (en) 1997-03-20 1998-10-06 Raytheon Company Methods of fabricating an HDMI decal chip scale package
US5993981A (en) 1997-04-18 1999-11-30 Raytheon Company Broadband protective optical window coating
US5869894A (en) 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
JPH1154498A (ja) * 1997-07-31 1999-02-26 Fujitsu Ltd 低誘電率絶縁膜とその形成方法、及びそれを用いた半導体装置
US5937452A (en) * 1997-09-25 1999-08-17 Brewer; Byrl F. Portable bathroom assembly
US6097087A (en) * 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
US5886393A (en) 1997-11-07 1999-03-23 National Semiconductor Corporation Bonding wire inductor for use in an integrated circuit package and method
US5869353A (en) 1997-11-17 1999-02-09 Dense-Pac Microsystems, Inc. Modular panel stacking process
US5888884A (en) 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6624505B2 (en) * 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
US6982475B1 (en) * 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
US6366629B1 (en) * 1998-11-03 2002-04-02 Tektronix, Inc. Method of estimating timing phase and rate offsets in digital data
SG78324A1 (en) * 1998-12-17 2001-02-20 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips-in-via and plating
US6429036B1 (en) * 1999-01-14 2002-08-06 Micron Technology, Inc. Backside illumination of CMOS image sensor
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6297551B1 (en) * 1999-09-22 2001-10-02 Agere Systems Guardian Corp. Integrated circuit packages with improved EMI characteristics
KR100314277B1 (ko) * 1999-12-14 2001-11-22 박종섭 웨이퍼 레벨 패키지
US6521477B1 (en) * 2000-02-02 2003-02-18 Raytheon Company Vacuum package fabrication of integrated circuit components
US6265763B1 (en) * 2000-03-14 2001-07-24 Siliconware Precision Industries Co., Ltd. Multi-chip integrated circuit package structure for central pad chip
TW569424B (en) * 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002025025A (ja) * 2000-06-23 2002-01-25 Internatl Business Mach Corp <Ibm> はんだボール接合装置及びはんだボール接合方法
JP2002050742A (ja) * 2000-07-31 2002-02-15 Nec Corp 半導体装置およびその製造方法
US6459150B1 (en) * 2000-08-17 2002-10-01 Industrial Technology Research Institute Electronic substrate having an aperture position through a substrate, conductive pads, and an insulating layer
US6589594B1 (en) * 2000-08-31 2003-07-08 Micron Technology, Inc. Method for filling a wafer through-via with a conductive material
TW454287B (en) * 2000-12-06 2001-09-11 Siliconware Precision Industries Co Ltd Multi-media chip package and its manufacture
US6642127B2 (en) * 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
US6660562B2 (en) * 2001-12-03 2003-12-09 Azimuth Industrial Co., Inc. Method and apparatus for a lead-frame air-cavity package
US20030119308A1 (en) * 2001-12-20 2003-06-26 Geefay Frank S. Sloped via contacts
WO2003056613A1 (en) * 2001-12-25 2003-07-10 Hitachi, Ltd. Semiconductor device and method for fabricating the same
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
TWI268581B (en) * 2002-01-25 2006-12-11 Advanced Semiconductor Eng Stack type flip-chip package including a substrate board, a first chip, a second chip, multiple conductive wire, an underfill, and a packaging material
US20030218283A1 (en) * 2002-02-08 2003-11-27 Yasumura Kevin Y. Damped micromechanical device
DE10212266C1 (de) * 2002-03-20 2003-04-17 Schott Glas Verfahren zur Herstellung von Mikrotiterplatten
US6614660B1 (en) * 2002-04-30 2003-09-02 Ultratera Corporation Thermally enhanced IC chip package
US6713856B2 (en) * 2002-09-03 2004-03-30 Ultratera Corporation Stacked chip package with enhanced thermal conductivity
US7033664B2 (en) * 2002-10-22 2006-04-25 Tessera Technologies Hungary Kft Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
KR100608420B1 (ko) * 2004-11-01 2006-08-02 동부일렉트로닉스 주식회사 이미지 센서 칩 패키지 및 그 제조방법

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