KR100826393B1 - 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨디바이스 패키지 및 그 패키징 방법 - Google Patents

전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨디바이스 패키지 및 그 패키징 방법 Download PDF

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Abstract

디바이스를 실링함과 동시에 디바이스에 대한 전기적 연결 구조로서 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법을 제공한다.
본 발명은 디바이스를 장착한 디바이스 영역을 상부면에 구비한 디바이스 기판; 상기 디바이스 영역을 밀봉하고 다수의 비전도성 패턴과 다수의 전도성 패턴으로 이루어진 실링 라인; 및 상기 전도성 패턴에 각각 연결된 다수의 비아를 구비하여 상기 실링 라인 상에 접합되는 캡 기판을 포함하는 웨이퍼 레벨 패키지 및 그 패키징 방법에 관한 것이다.
본 발명에 의하면, 종래에 디바이스에 대한 전기적 접속을 위해 별도의 전극 패드를 구비할 필요가 없이 실링 라인에 포함된 전도성 패턴을 통해 전기적 접속을 이룰 수 있는 단순화된 웨이퍼 레벨 패키지 구조를 구현할 수 있다.
웨이퍼 레벨 패키지, 실링 라인, 전도성 패턴

Description

전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법{Wafer level device package with sealing line having electroconductive pattern and method of packaging the same}
도 1은 종래의 웨이퍼 레벨 패키지를 도시한 단면도.
도 2a는 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 투시한 상면 투시도.
도 2b는 도 2a의 웨이퍼 레벨 디바이스 패키지를 A-A선을 따라 절단한 단면을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지의 패키징 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 일실시예에 따른 웨이퍼 레벨 디바이스 패키지를 패키징하는 과정에서 다이싱 공정을 설명하기 위한 예시도.
도 5a는 본 발명의 다른 실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 투시한 상면 투시도.
도 5b는 도 5a의 웨이퍼 레벨 디바이스 패키지를 C-C선을 따라 절단한 단면을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10: 디바이스 기판용 웨이퍼 10', 100': 디바이스 기판
20, 200: 실링 라인 21, 210: 비전도성 패턴
22, 220: 전도성 패턴 30, 300: 디바이스 영역
31, 310: 리드 프레임 40: 캡 기판용 웨이퍼
40', 400': 캡 기판 50, 500: 비아
본 발명은 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법에 관한 것으로, 특히 디바이스를 실링함과 동시에 디바이스에 대한 전기적 연결 구조를 구비하도록 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법에 관한 것이다.
최근 반도체 디바이스의 소형화 추세에 부응하는 패키지 기술에 대한 관심이 증대되고 있으며, 패키지 기술중 웨이퍼 레벨 패키지 기술은 웨이퍼에서 잘라낸 칩 하나하나를 패키지하는 기존 방식과는 다르게 칩이 분리되지 않은 웨이퍼 상에서 조립까지 끝마치는 반도체 패키지 기술이다.
구체적으로 하나의 반도체가 만들어지기까지는 회로설계, 웨이퍼 가공, 조립 및 검사 등의 4단계 과정을 거치게 되는데, 이 가운데 배선연결 및 패키지 공정을 포함하는 조립 공정은 가공이 끝난 웨이퍼에서 먼저 칩을 잘라낸 후, 잘라낸 칩들 각각을 작은 회로 기판에 부착시키고, 배선을 연결한 후에 플라스틱 패키지를 씌우는 방식이었다.
그런데, 웨이퍼 레벨 패키지 방식은 패키지 재료로 사용되던 플라스틱 대신 웨이퍼 상의 각각의 칩 위에 감광성 절연물질을 코팅하고, 배선을 연결한 후 다시 절연물질을 도포하는 간단한 절차로 패키지 공정이 끝난다.
이와 같은 패키지기술을 적용하면 배선 연결, 플라스틱 패키지와 같은 반도체 조립과정이 단축되며, 더욱이 기존의 반도체 조립에 쓰이던 플라스틱, 회로기판, 배선연결용 와이어 등도 필요가 없게 되어 대폭적인 원가절감을 실현할 수 있다. 특히, 칩과 동일한 크기의 패키지 제조가 가능하여 반도체의 소형화를 위해 적용돼 왔던 기존의 칩 스케일 패키지(Chip Scale Package; CSP) 방식의 패키지보다도 대략 20% 이상 패키지 크기를 줄일 수 있다.
이와 같은 웨이퍼 레벨 패키지는 도 1에 도시된 바와 같이, 디바이스용 제 1 기판(1) 상에는 수많은 디바이스들이 형성된 디바이스 활성 영역(4)이 있고, 이 디바이스 활성 영역(4)을 보호하기 위한 덮개용 제 2 기판(2)이 지지벽(3)에 의해 디바이스용 제 1 기판(1)에 장착되어 지지되며, 외부 배선용 전극(5)이 덮개용 실리콘 기판(2) 상부로 도출되지 못하고 디바이스용 기판(1)에 그대로 배치되어 패키지 된다.
따라서, 외부 배선용 전극(5)이 덮개용 실리콘 기판(2) 상부로 도출되지 못하고 패키징 되기 때문에, 디바이스 활성 영역(4)에 대한 밀봉의 신뢰성이 떨어지고 전기적 접속을 위한 별도의 전극 패드를 구비해야 하므로, 제조 공정이 복잡해 지며 비용이 상승한다는 문제점이 발생한다.
본 발명은 디바이스를 실링함과 동시에 디바이스에 대한 전기적 연결 구조를 구비하도록 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 제공하는데 목적이 있다.
본 발명의 다른 목적은 디바이스를 실링함과 동시에 디바이스에 대한 전기적 연결 구조를 구비하도록 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 구현하는 패키징 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 디바이스를 장착한 디바이스 영역을 상부면에 구비한 디바이스 기판; 상기 디바이스 영역을 밀봉하고 다수의 비전도성 패턴과 다수의 전도성 패턴으로 이루어진 실링 라인; 및 상기 전도성 패턴에 각각 연결된 다수의 비아를 구비하여 상기 실링 라인 상에 접합되는 캡 기판을 포함하는 웨이퍼 레벨 패키지에 관한 것이다.
또한, 본 발명은 디바이스 기판용 웨이퍼의 상부면에 디바이스와 상기 디바이스에 전기적으로 연결된 다수의 연결 패턴을 구비하는 단계; 상기 디바이스 영역을 둘러싸고, 상기 연결 패턴에 연결되는 다수의 전도성 패턴과 다수의 비전도성 패턴으로 이루어진 실링 라인을 형성하는 단계; 상기 실링 라인 상에 캡 기판용 웨이퍼를 접합하는 단계; 상기 캡 기판용 웨이퍼에 대해 상기 실링 라인의 전도성 패턴에 각각 연결된 다수의 비아를 형성하는 단계; 및 상기 디바이스를 밀봉하는 웨 이퍼 레벨 패키지로 분리시키기 위해 상기 실링 라인을 따라 다이싱 공정을 수행하는 단계를 포함하는 웨이퍼 레벨 디바이스 패키징 방법에 관한 것이다.
본 발명에서 상기 실링 라인에서 상기 전도성 패턴은 상기 비전도성 패턴보다 넓은 면적으로 구비되는 것을 특징으로 한다.
본 발명에서 상기 비아는 상기 캡 기판을 관통하여 상기 전도성 패턴의 일측에 연결되는 것을 특징으로 한다.
본 발명에서 상기 비전도성 패턴은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머중 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 한다.
본 발명에서 상기 전도성 패턴은 금속 또는 전도성 페이스트로 이루어지는 것을 특징으로 한다.
본 발명에서 상기 비전도성 패턴을 형성하는 단계는 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머 중 선택된 어느 하나의 재질을 스크린 프린팅(screen printing) 방법 또는 노즐 주입(injection) 방법을 이용하여 상기 비전도성 패턴을 형성하는 단계인 것을 특징으로 한다.
본 발명에서 상기 전도성 패턴을 형성하는 단계는 전기 전도성 페이스트를 스크린 프린팅 방법 또는 노즐 주입 방법을 이용하여 상기 전도성 패턴을 형성하는 단계인 것을 특징으로 한다.
본 발명에서 상기 전도성 패턴을 형성하는 단계는 PVD(Physical Vapor Deposition) 방법으로 금속을 증착하여 상기 전도성 패턴을 형성하는 단계인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2a는 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 투시한 상면 투시도이고, 도 2b는 도 2a의 웨이퍼 레벨 디바이스 패키지를 A-A선을 따라 절단한 단면을 도시한 단면도이며, 도 3a 내지 도 3e는 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지의 패키징 방법을 설명하기 위한 공정 단면도이다.
도 2a와 도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지는 디바이스를 장착하는 디바이스 영역(30)을 상부면에 구비한 디바이스 기판(10'), 캡 기판(40'), 디바이스 기판(10')과 캡 기판(40')을 접합하고 디바이스 영역(30)을 밀봉하며 전도성 패턴(22)을 구비하는 실링 라인(sealing line: 20), 및 캡 기판(40')을 관통하여 전도성 패턴(22)에 전기적으로 연결된 비아(50)를 포함하여 구성된다.
디바이스 기판(10')은 상부면에 IDT(Inter digital transducer) 전극으로 형성된 SAW(Surface Acoustic Wave) 필터, MEMS(Micro Electro Mechanical Systems) 디바이스 등의 밀봉이 필요한 디바이스를 구비한 디바이스 영역(30) 및 디바이스 영역(30)의 디바이스와 전기적으로 연결된 다수의 리드 프레임(31)을 상부면에 구비한다.
실링 라인(sealing line: 20)은 도 2a에 도시된 바와 같이 다수의 비전도성 패턴(21)과 전도성 패턴(22)을 포함하여 이루어진 사각 고리의 폐곡선 형태로 디바 이스 영역(30)의 디바이스를 둘러싸도록 구비된다. 여기서, 비전도성 패턴(21)은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머와 같은 폴리머를 이용하여 스크린 프린팅(screen printing) 또는 노즐을 통해 주입(injection)되어 구비되고, 전도성 패턴(22)은 금속, 전도성 페이스트 등의 전기전도성 재질로 형성되어 비전도성 패턴(21) 사이의 실링 라인(20) 모서리 부분에서 리드 프레임(31)에 연결되도록 구비될 수 있다.
캡 기판(40')은 실링 라인(20)에 의해 디바이스 기판(10')에 접합하고, 실링 라인(20)의 전도성 패턴(22)에 각각 연결되는 비아(50)를 다수 구비하여 전도성 패턴(22)에 전기적으로 연결된 리드 프레임(31)을 통해 디바이스 영역(30)의 디바이스로부터 전기적 신호를 도출하거나 디바이스 영역(30)의 디바이스에 전원을 인가할 수 있다.
이와 같이 구비된 본 발명의 실시예에 따른 웨이퍼 레벨 패키지는 다수의 비전도성 패턴(21)과 전도성 패턴(22)으로 구성된 실링 라인(20)을 이용하여 밀봉이 필요한 디바이스를 구비한 디바이스 영역(30)을 밀봉하고, 실링 라인(20)의 전도성 패턴(22)을 통해 전기적 접속을 이루게 되므로, 종래에 별도의 전극 패드를 구비할 필요가 없이 패키지 구조를 단순화할 수 있다.
이하, 이와 같이 구성된 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지의 패키징 방법을 도 3a 내지 도 3d를 참조하여 설명한다.
본 발명의 일실시예에 따른 웨이퍼 레벨 패키징 방법은 먼저, 도 3a에 도시된 바와 같이 디바이스 기판용 웨이퍼(10)의 상부면에 디바이스 영역(30)과 디바이 스 영역(30)의 디바이스와 전기적으로 연결된 다수의 리드 프레임(31)을 구비하고, 리드 프레임(31)의 말단에 연결되는 전도성 패턴(22)과 비전도성 패턴(21)을 포함하여 디바이스 영역(30)을 둘러싸는 실링 라인(20)을 형성한다. 여기서, 디바이스 기판용 웨이퍼(10)의 상부면에 구비되는 디바이스 영역(30)의 디바이스는 밀봉 장착이 필요한 디바이스로서, 예를 들어 IDT 전극으로 형성된 SAW 필터 또는 MEMS 디바이스 등이고, 디바이스 영역(30)의 SAW 필터는 다수의 리드 프레임(31)에 의해 각각 전기적으로 연결된다.
구체적으로, 도 2a에 도시된 바와 같이 다수의 비전도성 패턴(21)과 전도성 패턴(22)을 포함하여 이루어진 폐곡선 형태로 디바이스 영역(30)의 디바이스를 둘러싸도록 실링 라인(20)을 형성하기 위해서, 먼저 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머와 같은 폴리머를 스크린 프린팅(screen printing) 방법 또는 노즐을 통해 주입(injection)하는 방법을 이용하여 디바이스 영역(30)을 둘러싸는 비전도성 패턴(21)을 형성한다.
이후, 비전도성 패턴(21) 사이, 즉 다수의 리드 프레임(31)에 연결되는 부분에 솔더 페이스트 등과 같은 전기 전도성 페이스트 또는 금속을 각각 스크린 프린팅 방법과 노즐을 통해 주입하는 방법, 또는 PVD(Physical Vapor Deposition) 방법을 이용하여 전도성 패턴(22)을 형성한다. 물론, 다수의 비전도성 패턴(21) 또는 전도성 패턴(22)을 먼저 형성하지 않고, 다수의 비전도성 패턴(21)과 전도성 패턴(22)을 동시에 형성하여 실링 라인(20)을 구비할 수 있다.
이와 같이 다수의 비전도성 패턴(21)과 전도성 패턴(22)을 포함하여 폐곡선 형태로 디바이스 영역(30)의 디바이스를 둘러싸도록 실링 라인(20)을 형성한 후, 도 3b에 도시된 바와 같이 실링 라인(20) 상에 캡 기판용 웨이퍼(20)를 접합한다.
실링 라인(20)을 이용하여 캡 기판용 웨이퍼(20)를 접합하는 경우에, 80℃ ~ 250℃에서 용융상태의 폴리머로 이루어진 비전도성 패턴(21)을 통해 캡 기판용 웨이퍼(20)를 접합하므로, 온도에 의한 디바이스 기판용 웨이퍼(10)와 캡 기판용 웨이퍼(20)의 열적 변형과 손상을 방지할 수 있다.
실링 라인(20) 상에 캡 기판용 웨이퍼(20)를 접합한 후, 도 3c에 도시된 바와 같이 캡 기판용 웨이퍼(20)에서 전도성 패턴(22)에 접하는 부분을 개구하도록 패터닝(patterning)되어 구비된 포토레지스트 패턴(도시하지 않음)을 이용한 식각 공정을 수행하여 비아홀을 형성하며, 형성된 비아홀에 금속 또는 전기 전도성 페이스트를 각각 PVD 방법 또는 스크린 프린팅 방법을 통해 충진하여 비아(50)를 형성한다. 여기서, 선택적으로 포토레지스트 패턴을 이용한 식각 공정을 수행하여 캡 기판용 웨이퍼(20)에 비아홀을 형성하지 않고, 초기에 캡 기판용 웨이퍼(20)를 펀칭 방법에 의해 펀칭하여 다수의 비아홀을 형성한 후에 디바이스 기판용 웨이퍼(10)에 접합될 수도 있다.
비아홀에 금속 또는 전기 전도성 페이스트를 각각 PVD 방법 또는 스크린 프린팅 방법을 통해 충진하여 비아(50)를 형성한 후에, 캡 기판용 웨이퍼(20)와 비아(50)의 평탄화를 이루고 두께를 줄이기 위해 CMP(Chemical Mechanical Polishing) 공정을 수행한다.
이와 같이 평탄화된 캡 기판용 웨이퍼(20)와 비아(50)를 구비한 후, 도 3d에 도시된 바와 같이 각각의 비아(50)에 대한 "B" 절단선을 따라 절단하는 다이싱(dicing) 공정을 수행하여 디바이스 영역(30)의 디바이스를 밀봉하는 각각의 패키지를 완성하게 된다.
이때, 다이싱 공정을 수행하기 위한 "B" 절단선이 도 4에 도시된 바와 같이 각각의 비아(50)의 상부면에서 X방향과 Y방향으로 설정되어 절단됨으로써, 도 2a에 도시된 바와 같이 모서리 부분에서 전도성 패턴(22)에 연결된 직각 부채꼴 형태의 비아(50)를 형성하게 된다.
따라서, 비아(50)가 연결된 전도성 패턴(22)과 리드 프레임(31)을 통해 디바이스 영역(30)의 디바이스로부터 전기적 신호를 도출하거나 디바이스 영역(30)의 디바이스에 전원을 인가할 수 있으므로, 종래에 별도의 전극 패드를 구비하는 공정이 필요없이 단순화된 웨이퍼 레벨 패키징 방법을 구현할 수 있다.
이하, 본 발명의 다른 실시예에 따른 전도성 패턴(220)을 갖는 실링 라인(200)으로 구비된 웨이퍼 레벨 디바이스 패키지를 도 5a와 도 5b를 참조하여 설명하며, 본 발명의 다른 실시예에 따른 웨이퍼 레벨 디바이스 패키지는 전술한 본 발명의 일실시예에 따른 웨이퍼 레벨 디바이스 패키지와 유사하되 실링 라인(200)의 형태가 다르므로 다른 부분에 관한 구체적인 설명은 생략한다.
도 5a는 본 발명의 다른 실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 투시한 상면 투시도이고, 도 5b는 도 5a의 웨이퍼 레벨 디바이스 패키지를 C-C선을 따라 절단한 단면을 도시한 단면도이다.
도 5a와 도 5b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 웨이퍼 레벨 디바이스 패키지는 디바이스를 포함하는 디바이스 영역(300)을 상부면에 구비한 디바이스 기판(100), 디바이스 영역(300)을 밀봉하고 비전도성 패턴(210)과 넓은 면적의 전도성 패턴(220)으로 이루어진 실링 라인(200), 전도성 패턴(220)에 전기적으로 연결된 비아(50)를 구비한 캡 기판(400)을 포함하여 구성된다.
디바이스 기판(100)은 상부면에 IDT 전극으로 형성된 SAW 필터, MEMS 디바이스 등의 밀봉이 필요한 디바이스를 구비한 디바이스 영역(300) 및 디바이스 영역(300)의 디바이스와 전기적으로 연결된 다수의 리드 프레임(310)을 상부면에 구비한다.
실링 라인(200)은 도 5a에 도시된 바와 같이 다수의 비전도성 패턴(210)과 전도성 패턴(220)을 포함하여 이루어진 사각 고리의 폐곡선 형태로 디바이스 영역(300)의 디바이스를 둘러싸도록 구비된다.
여기서, 전도성 패턴(220)은 금속 또는 전도성 페이스트 등의 전기전도성 재질을 이용하여, 스크린 프린팅과 노즐을 통해 주입하는 방법 또는 PVD 방법으로 형성될 수 있고, 비전도성 패턴(210)은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머와 같은 폴리머를 이용하여 스크린 프린팅 또는 노즐을 통해 주입되어 구비될 수 있다.
실링 라인(200)의 전도성 패턴(220)은 모서리 부분을 포함하여 비전도성 패턴(210)보다 넓은 면적으로 형성되므로, 리드 프레임(310)이 더욱 용이하게 전도성 패턴(220)에 연결되도록 구비되어 설계 자유도를 향상시킬 수 있다.
캡 기판(400)은 실링 라인(200)에 의해 디바이스 기판(100)에 접합되고, 실 링 라인(200)의 전도성 패턴(220)의 일측에 각각 연결되는 비아(500)를 다수 구비하여 전도성 패턴(220)에 전기적으로 연결된 리드 프레임(310)을 통해 디바이스 영역(300)의 디바이스로부터 전기적 신호를 도출하거나 디바이스 영역(300)의 디바이스에 전원을 인가할 수 있다.
이와 같이 구비된 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지는 다수의 비전도성 패턴(210)과 전도성 패턴(220)으로 구성된 실링 라인(200)을 이용하여 밀봉이 필요한 디바이스를 구비한 디바이스 영역(300)을 밀봉하고, 실링 라인(200)의 비전도성 패턴(210)보다 넓은 전도성 패턴(22)에 용이하게 연결된 리드 프레임(310)을 통해 디바이스 영역(300)의 디바이스에 전기적 접속을 이룰 수 있다.
따라서, 종래에 디바이스에 대한 전기적 접속을 위해 별도의 전극 패드를 구비할 필요가 없이 실링 라인(200)의 전도성 패턴(22)을 통해 전기적 접속을 이룰 수 있는 단순화된 웨이퍼 레벨 패키지 구조를 구현할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 종래에 디바이스에 대한 전기적 접속을 위해 별도의 전극 패드를 구비할 필요가 없이 실링 라인에 포함된 전도성 패턴을 통해 전 기적 접속을 이룰 수 있는 단순화된 웨이퍼 레벨 패키지 구조를 구현할 수 있다.
또한, 본 발명은 종래에 별도의 전극 패드를 구비하는 공정이 필요없이, 비아가 연결된 실링 라인의 전도성 패턴과 리드 프레임을 통해 디바이스 영역의 디바이스로부터 전기적 신호를 도출하거나 디바이스 영역의 디바이스에 전원을 인가할 수 있는 구조의 단순화된 웨이퍼 레벨 패키징 방법을 제공할 수 있다.

Claims (15)

  1. 디바이스를 장착한 디바이스 영역을 상부면에 구비한 디바이스 기판;
    상기 디바이스 영역을 밀봉하고 다수의 비전도성 패턴과 다수의 전도성 패턴으로 이루어진 실링 라인; 및
    상기 전도성 패턴에 각각 연결된 다수의 비아를 구비하여 상기 실링 라인 상에 접합되는 캡 기판
    을 포함하는 웨이퍼 레벨 패키지.
  2. 제 1 항에 있어서,
    상기 디바이스 기판의 상부면에는 상기 디바이스로부터 상기 실링 라인의 전도성 패턴에 연결된 다수의 리드 프레임을 구비하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  3. 제 1 항에 있어서,
    상기 실링 라인에서 상기 전도성 패턴은 상기 비전도성 패턴보다 넓은 면적으로 구비되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  4. 제 3 항에 있어서,
    상기 비아는 상기 캡 기판을 관통하여 상기 전도성 패턴의 일측에 연결되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  5. 제 1 항에 있어서,
    상기 비전도성 패턴은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머중 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  6. 제 1 항에 있어서,
    상기 전도성 패턴은 금속 또는 전도성 페이스트로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  7. 디바이스 기판용 웨이퍼의 상부면에 디바이스와 상기 디바이스에 전기적으로 연결된 다수의 연결 패턴을 구비하는 단계;
    상기 디바이스 영역을 둘러싸고, 상기 연결 패턴에 연결되는 다수의 전도성 패턴과 다수의 비전도성 패턴으로 이루어진 실링 라인을 형성하는 단계;
    상기 실링 라인 상에 캡 기판용 웨이퍼를 접합하는 단계;
    상기 캡 기판용 웨이퍼에 대해 상기 실링 라인의 전도성 패턴에 각각 연결된 다수의 비아를 형성하는 단계; 및
    상기 디바이스를 밀봉하는 웨이퍼 레벨 패키지로 분리시키기 위해 상기 실링 라인을 따라 다이싱 공정을 수행하는 단계
    를 포함하는 웨이퍼 레벨 디바이스 패키징 방법.
  8. 제 7 항에 있어서,
    상기 연결 패턴은 리드 프레임인 것을 특징으로 하는 웨이퍼 레벨 디바이스 패키징 방법.
  9. 제 7 항에 있어서,
    상기 실링 라인을 형성하는 단계에서
    상기 비전도성 패턴은
    BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머 중 선택된 어느 하나의 재질을 스크린 프린팅(screen printing) 방법 또는 노즐 주입(injection) 방법을 이용하여 형성하는 것을 특징으로 하는 웨이퍼 레벨 디바이스 패키징 방법.
  10. 제 7 항에 있어서,
    상기 실링 라인을 형성하는 단계에서
    상기 전도성 패턴은
    전기 전도성 페이스트를 스크린 프린팅 방법 또는 노즐 주입 방법을 이용하여 형성하는 것을 특징으로 하는 웨이퍼 레벨 디바이스 패키징 방법.
  11. 제 7 항에 있어서,
    상기 실링 라인을 형성하는 단계에서
    상기 전도성 패턴은
    PVD(Physical Vapor Deposition) 방법으로 금속을 증착하여 형성하는 것을 특징으로 하는 웨이퍼 레벨 디바이스 패키징 방법.
  12. 제 7 항에 있어서,
    상기 다이싱 공정을 수행하는 단계는
    상기 실링 라인을 따라 다수의 비아를 관통하는 절단선을 이용하여 수행하는 것을 특징으로 하는 웨이퍼 레벨 디바이스 패키징 방법.
  13. 제 7 항에 있어서,
    상기 비아를 형성하는 단계는
    상기 전도성 패턴에 접하는 부분을 개구하는 포토레지스트 패턴을 이용한 식각 공정을 수행하여 비아홀을 형성하는 단계; 및
    상기 비아홀에 금속 또는 전기 전도성 페이스트를 충진하여 매립하는 단계
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 디바이스 패키징 방법.
  14. 제 13 항에 있어서,
    상기 비아홀에 상기 금속을 충진하는 경우,
    PVD 방법을 이용하여 상기 금속을 증착하여 충진하고 CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화를 이루는 것을 특징으로 하는 웨이퍼 레벨 디바이스 패키징 방법.
  15. 제 13 항에 있어서,
    상기 비아홀에 상기 전기 전도성 페이스트를 충진하는 경우,
    스크린 프린팅 방법을 이용하여 상기 전기 전도성 페이스트를 충진하는 것을 특징으로 하는 웨이퍼 레벨 디바이스 패키징 방법.
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