KR20090011095A - 단일 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법 - Google Patents

단일 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법 Download PDF

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홍주표
최석문
김태훈
하욥
박승욱
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Abstract

슬림화와 비용 절감을 위해 단일 웨이퍼 레벨에서 디바이스를 패키징한 단일 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법을 제공한다.
본 발명에 따른 단일 웨이퍼 레벨 디바이스 패키징 방법은 디바이스 기판용 웨이퍼의 하부면에 적어도 두 개의 배선과 상기 배선에 연결된 디바이스를 각각 장착하는 단계; 상기 디바이스를 각각 둘러싸고 상기 배선의 말단과 연결되는 폐곡선 형태의 실링 라인을 형성하는 단계; 및 상기 디바이스 각각을 포함하는 단일 웨이퍼 레벨 디바이스 패키지로 분리하기 위해, 상기 실링 라인을 따라 설정된 절단선에 의해 상기 실링 라인의 하부면에 부착된 다이싱용 지지 테이프에서 상기 디바이스 기판용 웨이퍼까지 절단하는 단계를 포함한다.
본 발명에 따른 단일 웨이퍼 레벨 디바이스 패키징 방법에 따라, 실링 라인을 통해 전기적 접속을 이루게 되어, 종래에 별도의 전극 패드를 구비할 필요가 없이 패키지 구조를 단순화하고, 종래에 두 개의 기판을 이용하여 패키지를 구성하지 않고, 하나의 기판을 이용하여 패키지를 구성하므로 패키징 비용을 절감할 수 있다.
단일 웨이퍼 레벨 디바이스 패키지, 실링 라인, 지지 테이프

Description

단일 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법{Single wafer level device package and method of packaging the same}
본 발명은 단일 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법에 관한 것으로, 특히 슬림화와 비용 절감을 위해 단일 웨이퍼 레벨에서 디바이스를 패키징한 단일 웨이퍼 레벨 디바이스 패키지 및 그 패키징 방법에 관한 것이다.
최근 반도체 디바이스의 소형화 추세에 부응하는 패키지 기술에 대한 관심이 증대되고 있으며, 패키지 기술중 웨이퍼 레벨 패키지 기술은 웨이퍼에서 잘라낸 칩 하나하나를 패키지하는 기존 방식과는 다르게 칩이 분리되지 않은 웨이퍼 상에서 조립까지 끝마치는 반도체 패키지 기술이다.
구체적으로 하나의 반도체가 만들어지기까지는 회로설계, 웨이퍼 가공, 조립 및 검사 등의 4단계 과정을 거치게 되는데, 이 가운데 배선연결 및 패키지 공정을 포함하는 조립 공정은 가공이 끝난 웨이퍼에서 먼저 칩을 잘라낸 후, 잘라낸 칩들 각각을 작은 회로 기판에 부착시키고, 배선을 연결한 후에 플라스틱 패키지를 씌우는 방식이었다.
그런데, 웨이퍼 레벨 패키지 방식은 패키지 재료로 사용되던 플라스틱 대신 웨이퍼 상의 각각의 칩 위에 감광성 절연물질을 코팅하고, 배선을 연결한 후 다시 절연물질을 도포하는 간단한 절차로 패키지 공정이 끝난다.
이와 같은 패키지기술을 적용하면 배선 연결, 플라스틱 패키지와 같은 반도체 조립과정이 단축되며, 더욱이 기존의 반도체 조립에 쓰이던 플라스틱, 회로기판, 배선연결용 와이어 등도 필요가 없게 되어 대폭적인 원가절감을 실현할 수 있다. 특히, 칩과 동일한 크기의 패키지 제조가 가능하여 반도체의 소형화를 위해 적용돼 왔던 기존의 칩 스케일 패키지(Chip Scale Package; CSP) 방식의 패키지보다도 대략 20% 이상 패키지 크기를 줄일 수 있다.
이와 같은 웨이퍼 레벨 패키지는 도 1에 도시된 바와 같이, 디바이스용 제 1 기판(1) 상에는 수많은 디바이스들이 형성된 디바이스 활성 영역(4)이 있고, 이 디바이스 활성 영역(4)을 보호하기 위한 덮개용 제 2 기판(2)이 밀봉부(3)에 의해 디바이스용 제 1 기판(1)에 장착되어 지지되며, 외부 배선용 전극(5)이 덮개용 실리콘 기판(2) 상부로 도출되지 못하고 디바이스용 기판(1)에 그대로 배치되어 패키지 된다.
그러나, 이와 같은 종래의 웨이퍼 레벨 패키지는 소형화와 슬림화를 위해 필연적으로 밀봉부(3)의 폭과 두께를 줄이도록 형성되므로, 폭과 두께가 줄어든 밀봉부(3)에 의해 웨이퍼 레벨 패키지의 신뢰성이 저하되는 문제점을 발생시킨다.
본 발명은 슬림화와 비용 절감을 위해 단일 웨이퍼 레벨에서 디바이스를 패키징한 단일 웨이퍼 레벨 디바이스 패키지를 제공하는데 목적이 있다.
본 발명의 다른 목적은 슬림화와 비용 절감을 위해 단일 웨이퍼 레벨에서 디바이스를 패키징한 단일 웨이퍼 레벨 디바이스 패키징 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일실시예는 디바이스를 하부면에 구비한 디바이스 기판; 상기 디바이스에 대한 밀봉을 위해 상기 디바이스를 폐곡선 형태로 둘러싸고, 적어도 두 개의 전도성 패턴과 비전도성 패턴으로 구성된 실링 라인(sealing line); 및 상기 디바이스와 상기 전도성 패턴을 전기적으로 연결하기 위해 상기 디바이스 기판의 하부면에 형성된 배선을 포함하고, 상기 실링 라인을 매개로 하여 실장되는 단일 웨이퍼 레벨 디바이스 패키지에 관한 것이다.
본 발명의 일실시예에서 상기 실링 라인의 하부면에 상기 디바이스를 외부로부터 보호하기 위해 부착된 지지 테이프를 더 포함하는 것을 특징으로 한다.
본 발명의 일실시예에서 상기 비전도성 패턴은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머중 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 한다.
본 발명의 일실시예에서 상기 전도성 패턴은 금속 또는 전도성 페이스트로 이루어지는 것을 특징으로 한다.
본 발명의 일실시예에서 상기 배선은 상기 디바이스 기판에 매립된 구리 배선인 것을 특징으로 한다.
또한, 본 발명의 다른 실시예는 디바이스를 하부면에 구비한 디바이스 기판; 상기 디바이스에 대한 밀봉을 위해 상기 디바이스를 폐곡선 형태로 둘러싸고, 연성인쇄회로기판(FPCB: Flexible Printed Circuit Board)으로 이루어진 실링 라인(sealing line); 및 상기 디바이스와 상기 실링 라인을 전기적으로 연결하기 위해 상기 디바이스 기판의 하부면에 형성된 배선을 포함하고, 상기 실링 라인을 매개로 하여 실장되는 단일 웨이퍼 레벨 디바이스 패키지에 관한 것이다.
본 발명의 다른 실시예에서 상기 실링 라인은 ACF(Anisotropic Conductive Film) 또는 ACP(Anisotropic Conductive paste)의 전기전도성 접착제를 매개로 하여 상기 디바이스 기판에 장착되는 것을 특징으로 한다.
그리고, 본 발명의 또 다른 실시예는 디바이스 기판용 웨이퍼의 하부면에 적어도 두 개의 배선과 상기 배선에 연결된 디바이스를 각각 장착하는 단계; 상기 디바이스를 각각 둘러싸고 상기 배선의 말단과 연결되는 폐곡선 형태의 실링 라인을 형성하는 단계; 및 상기 디바이스 각각을 포함하는 단일 웨이퍼 레벨 디바이스 패키지로 분리하기 위해, 상기 실링 라인을 따라 설정된 절단선에 의해 상기 실링 라인의 하부면에 부착된 다이싱용 지지 테이프에서 상기 디바이스 기판용 웨이퍼까지 절단하는 단계를 포함하는 단일 웨이퍼 레벨 디바이스 패키징 방법에 관한 것이다.
본 발명의 또 다른 실시예에서 상기 배선과 상기 배선에 연결된 디바이스를 각각 장착하는 단계는 상기 디바이스 기판용 웨이퍼의 하부면에 대해 다마센 공정 에 의해 상기 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에서 상기 실링 라인을 형성하는 단계의 상기 실링 라인은 적어도 두 개의 전도성 패턴과 비전도성 패턴으로 이루어지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에서 상기 비전도성 패턴은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머 중 선택된 어느 하나의 재질을 스크린 프린팅(screen printing) 방법 또는 노즐 주입(injection) 방법을 이용하여 형성하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에서 상기 전도성 패턴은 전기 전도성 페이스트를 스크린 프린팅 방법 또는 노즐 주입 방법을 이용하여 형성하는 것을 특징으로 한다.
본 발명의 또 다른 실시예의 상기 실링 라인을 형성하는 단계에서 상기 실링 라인은 연성인쇄회로기판(FPCB: Flexible Printed Circuit Board)으로 이루어진 패턴인 것을 특징으로 한다.
본 발명의 또 다른 실시예는 상기 분리된 단일 웨이퍼 레벨 디바이스 패키지에서 상기 다이싱용 지지 테이프를 제거한 후, ACF(Anisotropic Conductive Film) 또는 ACP(Anisotropic Conductive paste)의 전기전도성 접착제를 매개로 하여 메인 기판 또는 다른 장치에 실장하는 단계를 더 포함하는 것을 특징으로 한다.
상기한 바와 같이 본 발명은 실링 라인의 전도성 패턴을 통해 전기적 접속을 이루게 되므로, 종래에 별도의 전극 패드를 구비할 필요가 없이 패키지 구조를 단순화할 수 있다.
또한, 본 발명은 종래에 두 개의 기판을 이용하여 패키지를 구성하지 않고, 하나의 기판을 이용하여 패키지를 구성하므로 패키징 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2a는 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 투시한 상면 투시도이고, 도 2b는 도 2a의 웨이퍼 레벨 디바이스 패키지를 A-A선을 따라 절단한 단면을 도시한 단면도이며, 도 3a 내지 도 3e는 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지의 패키징 방법을 설명하기 위한 공정 단면도이다.
도 2a와 도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지는 디바이스(20)를 하부면에 구비한 디바이스 기판(10'), 디바이스(20)에 대한 밀봉을 위해 적어도 두 개의 전도성 패턴(42)을 구비하여 디바이스(20)를 둘러싸고 다이싱용 지지 테이프(50')가 접착되는 실링 라인(sealing line: 40) 및 디바이스(20)와 전도성 패턴(42)을 전기적으로 연결하기 위해 디바이스 기판(10')의 면에 매립된 다수의 배선(30)을 포함하여 구성된다.
디바이스 기판(10')은 하부면에 IDT(Inter digital transducer) 전극으로 형성된 SAW(Surface Acoustic Wave) 필터, MEMS(Micro Electro Mechanical Systems) 디바이스 등의 밀봉이 필요한 디바이스(20) 및 디바이스(20)와 전도성 패턴(42) 사이의 전기적 연결을 위해 다마센(damascene) 방법으로 매립된 다수의 배선(30)을 하부면에 구비한다.
실링 라인(sealing line: 40)은 도 2a에 도시된 바와 같이 다수의 비전도성 패턴(41)과 전도성 패턴(42)을 포함하여 이루어진 사각 고리의 폐곡선 형태로 디바이스(20)를 둘러싸도록 구비된다. 여기서, 비전도성 패턴(41)은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머와 같은 폴리머를 이용하여 스크린 프린팅(screen printing) 또는 노즐을 통해 주입(injection)되어 구비되고, 전도성 패턴(42)은 금속, 전도성 페이스트 등의 전기전도성 재질로 형성되어 비전도성 패턴(41) 사이의 실링 라인(40) 모서리 부분에서 배선(30)에 중첩 연결되도록 구비될 수 있다.
다이싱용 지지 테이프(50')는 다이싱 공정을 위해 실링 라인(40)에 접착되고, 다이싱 공정을 수행한 후에는 웨이퍼 레벨 디바이스 패키지의 운반 및 디바이스(20)의 보호를 위해 부착되며, 이후 웨이퍼 레벨 디바이스 패키지를 다른 메인 기판(100) 또는 장치에 장착하는 과정에서 제거될 수 있다.
이와 같이 구비된 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지는 다수의 비전도성 패턴(41)과 전도성 패턴(42)으로 구성된 실링 라인(40)을 이용하여 밀봉이 필요한 디바이스(20)를 밀봉하고, 실링 라인(40)의 전도성 패턴(42)을 통해 전기적 접속을 이루게 되므로, 종래에 별도의 전극 패드를 구비할 필요가 없이 패키지 구조를 단순화할 수 있다.
또한, 종래에 두 개의 기판을 이용하여 패키지를 구성하지 않고, 하나의 기판(10')과 다이싱용 지지 테이프(50')를 이용하여 패키지를 구성하므로 비용을 절감할 수 있다.
이하, 이와 같이 구성된 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지의 패키징 방법을 도 3a 내지 도 3d를 참조하여 설명한다.
본 발명의 일실시예에 따른 웨이퍼 레벨 패키징 방법은 먼저, 도 3a에 도시된 바와 같이 디바이스 기판용 웨이퍼(10)의 하부면에 디바이스(20)와 전도성 패턴(42) 사이의 전기적 연결을 위해 매립된 다수의 배선(30)을 구비하고, 디바이스(20)를 장착한다.
여기서, 배선(30)은 디바이스 기판용 웨이퍼(10)의 하부면에 대해 식각 공정을 통해 트렌치(trench: 도시하지 않음)를 형성하고, 구리 등과 같은 금속을 트렌치에 충진하며 CMP(Chemical Mechanical Polishing)를 수행하는 다마센(damascene) 방법을 통해 매립되어 형성될 수 있다.
이와 같이 형성된 배선(30)에 대해 디바이스(20)를 전도성 페이스트를 매개로 하여 접착하여 장착할 수 있고, 디바이스(20)는 밀봉 장착이 필요한 디바이스로서, 예를 들어 IDT 전극으로 형성된 SAW 필터 또는 MEMS 디바이스 등이고, 전도성 패턴(42)에 연결된 다수의 배선(30)을 통해 외부에 대해 전기적 연결을 이루게 된다.
디바이스 기판용 웨이퍼(10)의 하부면에 디바이스(20)와 배선(30)을 구비한 후, 도 3b에 도시된 바와 같이 배선(30)의 말단에 연결되는 전도성 패턴(42)과 비 전도성 패턴(21)을 포함하여 디바이스(20)를 둘러싸는 실링 라인(40)을 형성한다.
구체적으로, 실링 라인(40)은 도 2a에 도시된 바와 같이 다수의 비전도성 패턴(41)과 전도성 패턴(42)을 포함하여 이루어진 폐곡선 형태로 디바이스(20)를 각각 둘러싸도록 형성하기 위해서, 먼저 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머와 같은 폴리머를 스크린 프린팅(screen printing) 방법 또는 노즐을 통해 주입(injection)하는 방법을 이용하여 디바이스(20)를 둘러싸는 비전도성 패턴(41)을 형성한다.
이후, 비전도성 패턴(41) 사이, 즉 배선(30)의 말단에 연결되는 부분에 솔더 페이스트 등과 같은 전기 전도성 페이스트, 솔더 또는 금속 패턴을 각각 스크린 프린팅 방법과 노즐을 통해 주입하는 방법, 또는 PVD(Physical Vapor Deposition) 방법을 이용하여 전도성 패턴(42)을 형성한다.
물론, 다수의 비전도성 패턴(41) 또는 전도성 패턴(42)을 먼저 형성하지 않고, 스크린 프린팅 방법을 통해 다수의 비전도성 패턴(41)과 전도성 패턴(42)을 동시에 형성하여 실링 라인(40)을 형성할 수 있다.
이와 같이 다수의 비전도성 패턴(41)과 전도성 패턴(42)을 포함하여 폐곡선 형태로 디바이스(20)를 둘러싸도록 실링 라인(40)을 형성한 후, 도 3c에 도시된 바와 같이 실링 라인(40)의 하부면에 다이싱용 지지 테이프(support tape: 50)를 접착한다.
실링 라인(40)의 하부면에 다이싱용 지지 테이프(50)를 접착한 후, 도 3d에 도시된 바와 같이 각각의 실링 라인(40)에 설정된 절단선(60)을 따라 절단하는 다 이싱(dicing) 공정을 수행하여, 도 3e에 도시된 바와 같이 디바이스(20)를 밀봉하는 각각의 패키지를 완성하게 된다.
여기서, 다이싱 공정을 수행하기 위한 절단선(60)은 실링 라인(40)의 중앙을 따라 설정되어 각각의 디바이스(20)를 둘러싸는 실링라인(40)을 포함한 각각의 패키지의 가장자리에 형성되는 실링 라인(40)으로 분리될 수 있다.
이와 같이, 다이싱 공정을 수행하여 디바이스(20)를 각각 밀봉하는 웨이퍼 레벨 디바이스 패키지를 완성하면, 도 2b와 도 3e에 도시된 바와 같이 다이싱용 지지 테이프(50')를 이용하여 디바이스(20)를 외부로부터 보호하고, 이 지지 테이프(50')를 부착한 상태로 디바이스 패키지를 운반하여 다른 기판 예를 들어, 도 4에 도시된 바와 같이 메인 기판(100)에 페이스트를 매개로 한 접착 또는 열압착에 의해 실장될 수 있다.
따라서, 본 발명의 일실시예에 따른 웨이퍼 레벨 패키징 방법은 종래에 두 개의 기판을 이용하여 패키징하는 웨이퍼 레벨 패키징 방법보다 더욱 간단하게 하나의 디바이스 기판(10')을 구비한 패키지로 패키징함으로써, 패키지의 슬림화를 획득하고 패키징 비용을 절감할 수 있다.
또한, 실링라인(40)의 전도성 패턴(42)을 통해 디바이스(20)에 전원을 인가할 수 있도록 패키징되므로, 종래에 별도의 전극 패드를 구비하는 공정이 필요없이 단순화된 웨이퍼 레벨 패키징 방법을 구현할 수 있다.
이하, 본 발명의 다른 실시예에 따른 실링 라인(140)으로 구비된 웨이퍼 레벨 디바이스 패키지를 도 5a와 도 5b를 참조하여 설명하며, 본 발명의 다른 실시예 에 따른 웨이퍼 레벨 디바이스 패키지는 전술한 본 발명의 일실시예에 따른 웨이퍼 레벨 디바이스 패키지와 유사하되 실링 라인(140)의 형태가 다르므로 다른 부분에 관한 구체적인 설명은 생략한다.
도 5a는 본 발명의 다른 실시예에 따른 전도성을 갖는 실링 라인(140)으로 구비된 웨이퍼 레벨 디바이스 패키지를 투시한 상면 투시도이고, 도 5b는 도 5a의 웨이퍼 레벨 디바이스 패키지를 B-B선을 따라 절단한 단면을 도시한 단면도이다.
도 5a와 도 5b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 웨이퍼 레벨 디바이스 패키지는
디바이스(120)를 하부면에 구비한 디바이스 기판(100'), 디바이스(120)에 대한 밀봉을 위해 FPCB(Flexible Printed Circuit Board)로 이루어져 디바이스(120)를 둘러싸며 다이싱용 지지 테이프(150')가 접착되는 실링 라인(sealing line: 140) 및 디바이스(120)와 실링 라인(140)을 전기적으로 연결하기 위해 디바이스 기판(100')의 면에 매립된 다수의 배선(130)을 포함하여 구성된다.
디바이스 기판(100')은 하부면에 IDT(Inter digital transducer) 전극으로 형성된 SAW(Surface Acoustic Wave) 필터, MEMS(Micro Electro Mechanical Systems) 디바이스 등의 밀봉이 필요한 디바이스(120) 및 디바이스(120)와 FPCB로 이루어진 실링 라인(140) 사이의 전기적 연결을 위해 다마센(damascene) 방법으로 매립된 다수의 배선(130)을 하부면에 구비한다.
실링 라인(140)은 도 5a와 도 5b에 도시된 바와 같이 사각 고리의 폐곡선 형태로 FPCB로 이루어진 패턴으로 디바이스(120)를 둘러싸고, ACF(Anisotropic Conductive Film) 또는 ACP(Anisotropic Conductive paste) 등과 같은 전기전도성 접착제(도시하지 않음)를 매개로 하여 배선(130)의 말단에 중첩 연결되어 접착될 수 있다. 여기서, 실링 라인(140)은 미리 FPCB로 이루어진 패턴 형태로 구비되어 ACF 또는 ACP 등과 같은 전기전도성 접착제를 부착하거나 또는 발라 디바이스 기판용 웨이퍼에 부착되고 다이싱되어 형성될 수 있다.
다이싱용 지지 테이프(150')는 다이싱 공정을 위해 실링 라인(140)에 접착되고, 다이싱 공정을 수행한 후에는 웨이퍼 레벨 디바이스 패키지의 운반 및 디바이스(120)의 보호를 위해 부착되며, 이후 웨이퍼 레벨 디바이스 패키지를 전술한 본 발명의 일실시예에 따른 웨이퍼 레벨 디바이스 패키지처럼 다른 메인 기판(100) 또는 장치에 장착하는 과정에서 제거될 수 있다.
여기서, 본 발명의 다른 실시예에 따른 웨이퍼 레벨 디바이스 패키지를 다른 메인 기판 또는 장치에 장착하는 과정에서 다이싱용 지지 테이프(150')는 제거되고, 실링 라인(140)의 하부면에 ACF 또는 ACP 등과 같은 전기전도성 접착제를 발라 웨이퍼 레벨 디바이스 패키지를 다른 메인 기판 또는 장치에 실장할 수 있다.
이와 같이 구비된 본 발명의 다른 실시예에 따른 웨이퍼 레벨 디바이스 패키지는 전기전도성 접착제를 매개로 하여 배선(130)의 말단에 중첩 연결되어 접착되고 FPCB로 이루어진 실링 라인(140)을 이용하여 밀봉이 필요한 디바이스(120)를 밀봉함으로써, FPCB의 특성상 더욱 얇은 두께로 이루어진 실링 라인(140)을 통해 전기적 접속을 이루게 되어, 종래에 별도의 전극 패드를 구비할 필요가 없이 슬림화되고 단순화된 패키지 구조를 획득할 수 있다.
또한, 종래에 두 개의 기판을 이용하여 패키지를 구성하지 않고, 하나의 기판(100')을 이용하여 패키지를 제조함으로써, 웨이퍼 레벨 디바이스 패키지의 패키징 비용을 절감할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 웨이퍼 레벨 패키지를 도시한 단면도.
도 2a는 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 투시한 상면 투시도.
도 2b는 도 2a의 웨이퍼 레벨 디바이스 패키지를 A-A선을 따라 절단한 단면을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지의 패키징 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 일실시예에 따른 웨이퍼 레벨 디바이스 패키지를 메인 기판에 장착한 상태를 설명하기 위한 예시도.
도 5a는 본 발명의 다른 실시예에 따른 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨 디바이스 패키지를 투시한 상면 투시도.
도 5b는 도 5a의 웨이퍼 레벨 디바이스 패키지를 B-B선을 따라 절단한 단면을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10: 디바이스 기판용 웨이퍼 10', 100': 디바이스 기판
20, 120: 디바이스 30, 130: 배선
40, 140: 실링 라인 41: 비전도성 패턴
42: 전도성 패턴 50, 150': 지지 테이프

Claims (16)

  1. 디바이스를 하부면에 구비한 디바이스 기판;
    상기 디바이스에 대한 밀봉을 위해 상기 디바이스를 폐곡선 형태로 둘러싸고, 적어도 두 개의 전도성 패턴과 비전도성 패턴으로 구성된 실링 라인(sealing line); 및
    상기 디바이스와 상기 전도성 패턴을 전기적으로 연결하기 위해 상기 디바이스 기판의 하부면에 형성된 배선
    을 포함하고,
    상기 실링 라인을 매개로 하여 실장되는 단일 웨이퍼 레벨 디바이스 패키지.
  2. 제 1 항에 있어서,
    상기 실링 라인의 하부면에 상기 디바이스를 외부로부터 보호하기 위해 부착된 지지 테이프를 더 포함하는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비전도성 패턴은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머중 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키지.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전도성 패턴은 금속 또는 전도성 페이스트로 이루어지는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키지.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 배선은 상기 디바이스 기판에 매립된 구리 배선인 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키지.
  6. 디바이스를 하부면에 구비한 디바이스 기판;
    상기 디바이스에 대한 밀봉을 위해 상기 디바이스를 폐곡선 형태로 둘러싸고, 연성인쇄회로기판(FPCB: Flexible Printed Circuit Board)으로 이루어진 실링 라인(sealing line); 및
    상기 디바이스와 상기 실링 라인을 전기적으로 연결하기 위해 상기 디바이스 기판의 하부면에 형성된 배선
    을 포함하고,
    상기 실링 라인을 매개로 하여 실장되는 단일 웨이퍼 레벨 디바이스 패키지.
  7. 제 6 항에 있어서,
    상기 실링 라인의 하부면에 상기 디바이스를 외부로부터 보호하기 위해 부착 된 지지 테이프를 더 포함하는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키지.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 실링 라인은 ACF(Anisotropic Conductive Film) 또는 ACP(Anisotropic Conductive paste)의 전기전도성 접착제를 매개로 하여 상기 디바이스 기판에 장착되는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키지.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 배선은 상기 디바이스 기판에 매립된 구리 배선인 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키지.
  10. 디바이스 기판용 웨이퍼의 하부면에 적어도 두 개의 배선과 상기 배선에 연결된 디바이스를 각각 장착하는 단계;
    상기 디바이스를 각각 둘러싸고 상기 배선의 말단과 연결되는 폐곡선 형태의 실링 라인을 형성하는 단계; 및
    상기 디바이스 각각을 포함하는 단일 웨이퍼 레벨 디바이스 패키지로 분리하기 위해, 상기 실링 라인을 따라 설정된 절단선에 의해 상기 실링 라인의 하부면에 부착된 다이싱용 지지 테이프에서 상기 디바이스 기판용 웨이퍼까지 절단하는 단계
    를 포함하는 단일 웨이퍼 레벨 디바이스 패키징 방법.
  11. 제 10 항에 있어서,
    상기 배선과 상기 배선에 연결된 디바이스를 각각 장착하는 단계는
    상기 디바이스 기판용 웨이퍼의 하부면에 대해 다마센 공정에 의해 상기 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키징 방법.
  12. 제 10 항에 있어서,
    상기 실링 라인을 형성하는 단계에서
    상기 실링 라인은 적어도 두 개의 전도성 패턴과 비전도성 패턴으로 이루어지는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키징 방법.
  13. 제 12 항에 있어서,
    상기 비전도성 패턴은
    BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머 중 선택된 어느 하나의 재질을 스크린 프린팅(screen printing) 방법 또는 노즐 주입(injection) 방법을 이용하여 형성하는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키징 방법.
  14. 제 12 항에 있어서,
    상기 전도성 패턴은
    전기 전도성 페이스트를 스크린 프린팅 방법 또는 노즐 주입 방법을 이용하여 형성하는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키징 방법.
  15. 제 10 항에 있어서,
    상기 실링 라인을 형성하는 단계에서
    상기 실링 라인은 연성인쇄회로기판(FPCB: Flexible Printed Circuit Board)으로 이루어진 패턴인 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키징 방법.
  16. 제 10 항에 있어서,
    상기 분리된 단일 웨이퍼 레벨 디바이스 패키지에서 상기 다이싱용 지지 테이프를 제거한 후, ACF(Anisotropic Conductive Film) 또는 ACP(Anisotropic Conductive paste)의 전기전도성 접착제를 매개로 하여 메인 기판 또는 다른 장치에 실장하는 단계를 더 포함하는 것을 특징으로 하는 단일 웨이퍼 레벨 디바이스 패키징 방법.
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