KR20110078590A - 반도체 패키지의 제조방법 - Google Patents
반도체 패키지의 제조방법 Download PDFInfo
- Publication number
- KR20110078590A KR20110078590A KR1020090135439A KR20090135439A KR20110078590A KR 20110078590 A KR20110078590 A KR 20110078590A KR 1020090135439 A KR1020090135439 A KR 1020090135439A KR 20090135439 A KR20090135439 A KR 20090135439A KR 20110078590 A KR20110078590 A KR 20110078590A
- Authority
- KR
- South Korea
- Prior art keywords
- window
- substrate
- semiconductor chip
- adhesive layer
- manufacturing
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000012790 adhesive layer Substances 0.000 claims abstract description 23
- 238000000465 moulding Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000007789 sealing Methods 0.000 claims 1
- 229920006336 epoxy molding compound Polymers 0.000 abstract description 3
- 239000010410 layer Substances 0.000 abstract 1
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002390 adhesive tape Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73257—Bump and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Fuses (AREA)
Abstract
반도체 패키지의 제조방법이 개시되어 있다. 반도체 패키지의 제조방법은 윈도우 형성영역을 갖는 기판의 하면으로부터 상기 윈도우 형성영역의 일부 두께를 제거하여 예비 윈도우부를 형성하는 단계; 상기 윈도우 형성영역의 일부분을 포함한 상기 기판의 상면에 접착층을 형성하는 단계; 상기 접착층을 매개로 하여 상기 기판 상면에 퓨즈박스 및 본딩패드를 갖는 반도체 칩을 페이스-다운 타입으로 부착하는 단계; 및 상기 기판의 예비 윈도우부를 제거하여 상기 반도체 칩의 본딩패드 및 접착층을 노출시키는 윈도우를 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 구체적으로는 공정 불량에 따른 생산 수율의 저하 문제를 개선할 수 있는 반도체 패키지의 제조방법에 관한 것이다.
웨이퍼 한 장에는 동일한 전기회로가 인쇄된 반도체 칩이 수백 개 내지 수천 개가 구비된다. 이러한 반도체 칩 자체로는 외부로부터 신호를 전달해 주거나 전달받을 수 없기 때문에 반도체 칩에 전기적인 연결을 해주고, 외부의 충격에 견딜 수 있도록 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
최근, 전기/전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후 의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
기판 상에 반도체 칩을 부착하는 방식으로는 기판 상에 접착 물질을 도포하여 접착층을 형성한 후, 상기 접착층을 매개로 기판 상에 반도체 칩을 부착하는 제1 방식과 반도체 칩의 후면에 접착 테이프를 부착하고, 접착 테이프를 포함한 반도체 칩을 기판 상에 부착하는 제2 방식이 있다.
제2 방식은 제1 방식에 비해 간단하나 제조 단가가 비싸다는 단점으로 제1 방식으로의 전환을 모색하고 있는 상황이다.
특히, 윈도우를 갖는 기판을 이용하여 반도체 칩을 패키징하는 과정에 있어서, 제1 방식에서는 접착 물질을 도포할 때 스텐실 마스크를 사용하기 때문에 기판 상에 도포되는 접착층 형성영역을 조절할 수 있으나, 접착 물질 상에 반도체 칩을 부착할 때는 기판의 윈도우에 의해 반도체 칩에 접촉하는 접착층 형성영역을 정밀하게 조절하는 것이 불가능한 상황이다.
또한, 윈도우를 갖는 기판의 상기 윈도우는 몰딩부에 의해 밀봉된다. 이때, 반도체 칩 표면의 윈도우에 대응하여 접착층과 몰딩부 간의 경계부가 존재하게 되는데 이 부분이 반도체 칩의 퓨즈박스와 만나도록 배치될 경우 퓨즈박스에 응력 집중과 수분 침투가 일어나 퓨즈박스의 전기적 페일을 유발한다. 이러한 전기적 페일은 생산 수율을 급격히 저하시킨다.
본 발명은 퓨즈박스의 전기적 페일을 방지할 수 있는 반도체 패키지의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 패키지의 제조방법은 윈도우 형성영역을 갖는 기판의 하면으로부터 상기 윈도우 형성영역의 일부 두께를 제거하여 예비 윈도우부를 형성하는 단계; 상기 윈도우 형성영역의 일부분을 포함한 상기 기판의 상면에 접착층을 형성하는 단계; 상기 접착층을 매개로 하여 상기 기판 상면에 퓨즈박스 및 본딩패드를 갖는 반도체 칩을 페이스-다운 타입으로 부착하는 단계; 및 상기 기판의 예비 윈도우부를 제거하여 상기 반도체 칩의 본딩패드 및 접착층을 노출시키는 윈도우를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 예비 윈도우부는 상기 윈도우 형성영역에 대응하여 적어도 하나 이상의 홈을 갖도록 형성하는 것을 특징으로 한다.
상기 홈은 상기 기판 두께의 절반 이상이 제거되도록 형성하는 것을 특징으로 한다.
상기 반도체 칩은 그의 퓨즈박스 및 본딩패드가 상기 윈도우 형성영역에 배치되도록 부착되어 상기 퓨즈박스가 접착층에 모두 가려지는 것을 특징으로 한다.
상기 윈도우를 형성하는 단계 이후, 상기 기판과 반도체 칩을 연결부재로 연결하는 단계; 및 상기 반도체 칩을 포함한 기판의 상면 및 상기 연결부재를 포함한 기판의 윈도우를 밀봉하는 몰딩부를 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
본 발명은 퓨즈박스들의 전기적 페일을 방지하는 것을 통해 생산 수율을 향상시킬 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다. 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 평면도이다.
도 1a 및 도 2a를 참조하면, 윈도우 형성영역(WA) 및 상기 윈도우 형성영역(WA)을 감싸는 칩 부착영역(CA)을 갖는 기판(110)을 마련한다. 기판(110)은 상면(110a) 및 상면(110a)에 대향하는 하면(110b)을 갖는다. 기판(110)은 하면(110b) 상에 형성된 본드핑거(112)와 볼랜드(114)를 포함한 회로패턴(도시안함)을 구비한다.
다음으로, 윈도우 형성영역(WA)을 갖는 기판(110)의 하면(110b)으로부터 상기 윈도우 형성영역(WA)의 일부 두께를 제거하여 예비 윈도우부(140)를 형성한다.
상기 예비 윈도우부(140)는 윈도우 형성영역(WA)에 대응하여 적어도 하나 이상의 홈을 갖도록 형성한다. 상기 홈은 기판(110) 두께의 절반 이상이 제거되도록 형성한다. 예비 윈도우부(140)는 레이저 드릴링 공정 및 식각 공정 중 적어도 하나 이상의 공정을 수행하는 것을 통해 형성될 수 있다.
도 1b 및 도 2b를 참조하면, 상기 윈도우 형성영역(WA)의 일부분을 포함한 기판(110)의 상면(110a)에 접착층(160)을 형성한다. 접착층(160)은 일 예로 에폭시를 포함할 수 있다.
도 1c 및 도 2c를 참조하면, 상기 접착층(160)을 매개로 하여 기판(110) 상면(110a)의 칩 부착영역(CA)에 반도체 칩(150)을 부착한다. 반도체 칩(150)은 상면에 형성된 퓨즈박스(124) 및 본딩패드(122)를 갖는다.
이때, 반도체 칩(150)은 그의 퓨즈박스(124) 및 본딩패드(122)가 기판(110)의 윈도우 형성영역(WA)과 마주보는 페이스-다운 타입(face-down type)으로 부착하는 것이 바람직하다. 상기 퓨즈박스(124) 및 본딩패드(122)는 윈도우 형성영역(WA)에 대응하도록 부착한다. 이때, 윈도우 형성영역(WA)의 일부분 상에 형성된 접착층(160)은 퓨즈박스(124)를 모두 가린다.
다음으로, 상기 기판(110)의 예비 윈도우부를 제거하여 본딩패드(122) 및 접착층(160)을 노출시키는 윈도우(142)를 형성한다.
본 실시예에서는 윈도우(142)의 형성 전에 미리 예비 윈도우가 형성된 상태이므로 펀칭 가공이나 기계적 충격을 가해 윈도우 형성영역(WA) 부분의 기판(110)을 손쉽게 제거할 수 있다. 이와 다르게, 윈도우(142)는 레이저 드릴링 공정 및 식 각 공정 중 적어도 하나 이상의 공정을 수행하는 것을 통해 형성될 수 있다.
도 1d 및 도 2d를 참조하면, 상기 기판(110)과 반도체 칩(150)을 연결부재(116)를 매개로 전기적으로 연결한다. 연결부재(116)는 일 예로 금속 와이어를 포함할 수 있다.
다음으로, 상기 반도체 칩(150)을 포함한 기판(110)의 상면(110a) 및 상기 연결부재(116)를 포함한 기판(110)의 윈도우(142)를 밀봉하는 몰딩부(170)를 형성한다.
몰딩부(170)는 EMC(epoxy molding compound)를 포함할 수 있다. 또한, 기판(110) 하면(110b)의 볼랜드(114)에 외부접속단자(190)를 부착하는 단계를 더 수행할 수 있다. 외부접속단자(190)는 일 예로 솔더볼을 포함할 수 있다.
지금까지, 본 실시예에서는 단위 기판을 이용한 반도체 패키지의 제조방법을 일 예로 도시하고 설명하였으나, 이와 다르게, 다수의 윈도우 형성영역과 다수의 접착층 형성영역을 갖는 스트립 기판을 이용하여 반도체 패키지를 제조할 수도 있다.
따라서, 본 실시예에서는 퓨즈박스가 하나의 물질, 즉 접착층과 맞닿도록 반도체 칩을 부착할 수 있으므로, 퓨즈박스 부분에서의 전단 응력이나 수분 침투에 따른 전기적 페일을 미연에 방지할 수 있다. 그러므로, 전기적 페일에 따른 생산 수율의 저하 문제를 개선할 수 있다.
한편, 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3을 참조하면, 반도체 칩(250)을 부착하는 단계와 몰딩부(280)를 형성하는 단계 사이에, 상기 반도체 칩(250) 상에 적어도 하나 이상의 추가 반도체 칩(252)들을 부착하는 단계를 더 수행할 수 있다. 반도체 칩(250) 상에 부착된 추가 반도체 칩(252)들은 관통전극(230) 및 접착부재(262)를 매개로 상호 전기적 및 물리적으로 부착될 수 있다.
이때, 추가 반도체 칩(252)들 중 최상부에 배치된 추가 반도체 칩(252)은 기판(110) 상면(110a)에 구비된 추가 본드핑거(213)와 추가 연결부재(218)를 매개로 전기적으로 연결될 수 있다. 추가 연결부재(218)는 일 예로 금속 와이어를 포함할 수 있다.
이와 다르게, 반도체 칩(250)과 추가 반도체 칩(252)들은 범프(도시안함)를 매개로 전기적으로 연결될 수 있다. 그 밖의 구성 요소는 실시예에 따른 반도체 패키지의 구성 요소와 동일한바, 중복 설명은 생략하도록 한다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 평면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
Claims (5)
- 윈도우 형성영역을 갖는 기판의 하면으로부터 상기 윈도우 형성영역의 일부 두께를 제거하여 예비 윈도우부를 형성하는 단계;상기 윈도우 형성영역의 일부분을 포함한 상기 기판의 상면에 접착층을 형성하는 단계;상기 접착층을 매개로 하여 상기 기판 상면에 퓨즈박스 및 본딩패드를 갖는 반도체 칩을 페이스-다운 타입으로 부착하는 단계; 및상기 기판의 예비 윈도우부를 제거하여 상기 반도체 칩의 본딩패드 및 접착층을 노출시키는 윈도우를 형성하는 단계;를 포함하는 반도체 패키지의 제조방법.
- 제 1 항에 있어서,상기 예비 윈도우부는 상기 윈도우 형성영역에 대응하여 적어도 하나 이상의 홈을 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
- 제 2 항에 있어서,상기 홈은 상기 기판 두께의 절반 이상이 제거되도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
- 제 1 항에 있어서,상기 반도체 칩은 그의 퓨즈박스 및 본딩패드가 상기 윈도우 형성영역에 배치되도록 부착되어 상기 퓨즈박스가 접착층에 모두 가려지는 것을 특징으로 하는 반도체 패키지의 제조방법.
- 제 1 항에 있어서,상기 윈도우를 형성하는 단계 이후,상기 기판과 반도체 칩을 연결부재로 연결하는 단계; 및상기 반도체 칩을 포함한 기판의 상면 및 상기 연결부재를 포함한 기판의 윈도우를 밀봉하는 몰딩부를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090135439A KR20110078590A (ko) | 2009-12-31 | 2009-12-31 | 반도체 패키지의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090135439A KR20110078590A (ko) | 2009-12-31 | 2009-12-31 | 반도체 패키지의 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20110078590A true KR20110078590A (ko) | 2011-07-07 |
Family
ID=44918045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090135439A KR20110078590A (ko) | 2009-12-31 | 2009-12-31 | 반도체 패키지의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20110078590A (ko) |
-
2009
- 2009-12-31 KR KR1020090135439A patent/KR20110078590A/ko not_active Application Discontinuation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20110057323A1 (en) | Packaging structure having embedded semiconductor element and method for fabricating the same | |
WO2007026392A1 (ja) | 半導体装置およびその製造方法 | |
CN107978569A (zh) | 芯片封装结构及其制造方法 | |
KR100825784B1 (ko) | 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법 | |
JP2008130701A (ja) | 配線基板とそれを用いた半導体装置及び半導体装置の製造方法 | |
KR101494814B1 (ko) | 팬 아웃 반도체 패키지 및 그 제조 방법 | |
KR101123805B1 (ko) | 스택 패키지 및 그 제조방법 | |
KR100871379B1 (ko) | 반도체 패키지의 제조방법 | |
JP3939707B2 (ja) | 樹脂封止型半導体パッケージおよびその製造方法 | |
KR100752665B1 (ko) | 도전성 접착층을 이용한 반도체 소자 및 그 제조 방법 | |
US9437457B2 (en) | Chip package having a patterned conducting plate and method for forming the same | |
KR20130050077A (ko) | 스택 패키지 및 이의 제조 방법 | |
KR20110078590A (ko) | 반도체 패키지의 제조방법 | |
KR20110030090A (ko) | 반도체 패키지 및 그 제조방법 | |
KR20110137060A (ko) | 반도체 패키지 | |
KR20110030089A (ko) | 반도체 패키지 및 그 제조방법 | |
US10074581B2 (en) | Chip package having a patterned conducting plate and a conducting pad with a recess | |
KR20070019359A (ko) | 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법 | |
KR100716867B1 (ko) | 반도체패키지 및 히트싱크의 그라운딩 방법 | |
US8222726B2 (en) | Semiconductor device package having a jumper chip and method of fabricating the same | |
JP2006237628A (ja) | 積層型半導体パッケージ用多層基板およびその製造方法 | |
KR20100078957A (ko) | 반도체 모듈 | |
KR20090076618A (ko) | 하이 핀 구조의 반도체 패키지 장치 및 그 제조 방법 | |
KR100800148B1 (ko) | Fbga 패키지 | |
KR20050003762A (ko) | 적층 패키지 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |