JP2001185845A - 電子部品の製造方法及び該電子部品 - Google Patents

電子部品の製造方法及び該電子部品

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JP2001185845A
JP2001185845A JP35523699A JP35523699A JP2001185845A JP 2001185845 A JP2001185845 A JP 2001185845A JP 35523699 A JP35523699 A JP 35523699A JP 35523699 A JP35523699 A JP 35523699A JP 2001185845 A JP2001185845 A JP 2001185845A
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JP
Japan
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insulating layer
photosensitive resin
layer
substrate
resin layer
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English (en)
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Kazuto Saito
和人 斉藤
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Original Assignee
International Business Machines Corp
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Publication date
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Abstract

(57)【要約】 （修正有） 【課題】 基板とその基板上に実装される部品との熱膨
脹差による接続信頼性の低下を改善する。 【解決手段】 基板１２上に回路１０を形成するステッ
プと、回路１０が形成された基板１２上に非感光性樹脂
層１６を形成するステップと、非感光性樹脂層１６の上
に感光性樹脂層１８を形成するステップと、感光性樹脂
層１８にフォトリソグラフィー法により開口パターン２
２を形成するステップと、非感光性樹脂層１８に穴２４
を開けるステップとを含んで電子部品の製造方法を構成
した。また、回路１０が形成された基板１２と、第１の
絶縁層１６と、穴２４が大きな穴２２の中に位置するよ
うに第１の絶縁層１６上に配置された、第２の絶縁層１
８と、導電性金属とを含み、電子部品を構成した。さら
に、基板１２、第１の絶縁層１６及び第２の絶縁層１８
の順にその熱膨脹係数が大きくなるように構成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置や配線基
板などの電子部品とその製造方法に関し、より詳しくは
絶縁層及び配線層の形成技術に関する。
【０００２】
【従来の技術】半導体装置や配線基板などの製造におい
て、多層配線を形成する場合、回路の形成された基板上
に感光性樹脂層を形成した後、その感光性樹脂層に露
光、現像の各工程を施してバイアホール（導通穴）とな
る穴を形成する。次いで、その穴の形成された感光性樹
脂層の上に銅層とフォトレジスト層を積層形成した後、
前述と同様にフォトレジスト層に露光、現像の各工程を
施して、フォトレジスト層をパターン化する。そして、
このパターン化したフォトレジスト層に基づいて銅層を
エッチングしてパターン化し、回路とバイアホールを形
成する。このようにして、２層から成る回路を形成して
いる。
【０００３】さらに、多層に回路を形成する場合は、前
述の各工程を繰り返して行なうことになる。このよう
に、１つの回路の層を形成するために、煩雑且つ複雑な
各工程を繰り返して行なわなければならないことから、
生産性を向上させるのが困難であり、製造コストが高く
なっていた。
【０００４】また、基板とその基板上に実装される部品
との熱膨脹差が大きいと、熱サイクルによって接続不良
を生ずるため、装置の信頼性が低下する。このため、基
板と実装された部品との間にアンダーフィル樹脂を充填
して、熱サイクルに対する信頼性を向上させている。と
ころが、技術の進歩とともに基板と部品との間が狭くな
り、アンダーフィル樹脂の充填が困難になり、それに伴
い充填不良が発生するようになってきた。そこで、アン
ダーフィル樹脂を充填しなくても、接続不良に対する信
頼性を確保し得るようにすることが望まれていた。
【０００５】さらに、従来のビルドアップ配線基板の製
造方法において、バイアホールを形成した絶縁層の上に
金属層から成る回路形成を行い、さらにその上にバイア
ホールを有する絶縁層を形成する場合がある。この場
合、バイアホールの直下にバイアホールが位置すると、
下層のバイアホールが金属で完全に埋められていない場
合は、下層のバイアホールの窪みに上層の絶縁樹脂が充
填され、上層の絶縁樹脂量が大きく影響を受ける。その
結果、上層の絶縁樹脂の表面に窪みが形成され、露光工
程で焦点がずれるため、目的とする径のバイアホールの
形成が困難となる。このため、仮に下層のバイアホール
の窪みを銅などの金属で完全に埋め込むことができれ
ば、上述の問題が生ずることはない。ところが、このよ
うな埋め込み処理を施すのは、工程上、現実的ではない
ばかりか、非常に困難である。
【０００６】バイアホール上にバイアホールを容易に形
成することができれば、上層のバイアホールや回路の形
成において、設計上の制約が少なくなるが、従来技術で
は困難であった。このように、バイアホールを自由に配
置することができないため、さらなる配線密度の向上が
難しく、基板の軽薄短小化の課題となっていた。
【０００７】
【発明が解決しようとする課題】本発明の第１の目的
は、材料基板から製造される各種の部品における絶縁層
と配線層の形成を容易にして生産性を向上させることに
ある。
【０００８】また、本発明の第２の目的は、基板の上に
積層される絶縁層の熱膨脹に着目し、基板とその基板上
に実装される部品との熱膨脹の大きな差による接続信頼
性の低下を根本的に改善することにある。
【０００９】
【課題を解決するための手段】本発明に係る電子部品の
製造方法は、基板上に回路を形成するステップと、該回
路が形成された基板上に非感光性樹脂層を形成するステ
ップと、該非感光性樹脂層の上に感光性樹脂層を形成す
るステップと、該感光性樹脂層にフォトリソグラフィー
法により開口パターンを形成するステップと、前記非感
光性樹脂層に穴を開けるステップとを含む。
【００１０】具体的には、まず、基板上に常法により回
路が形成される。基板として、たとえばエポキシ基板、
ガラスエポキシ基板、セラミック基板、液晶パネル用ガ
ラス基板、Ｓｉ基板等々を用いることができる。次に、
この回路が形成された基板の上に非感光性樹脂層が形成
される。非感光性樹脂層は、非感光性樹脂から成るシー
トを熱プレスして積層したり、あるいは非感光性樹脂の
溶液を塗布した後、熱処理して硬化させたりして、基板
上に形成される。次いで、この非感光性樹脂層の上に感
光性樹脂層が形成される。この感光性樹脂層について
も、前述の非感光性樹脂層と同様の手法により積層され
る。
【００１１】このようにして得られた非感光性樹脂層と
感光性樹脂層の二層構造において、最上層の感光性樹脂
層の表面は平坦な面が得られる。すなわち、回路の形成
された基板表面は、配線などによって凹凸を有している
が、非感光性樹脂層を形成することによりその凹凸が緩
和され、非感光性樹脂層の表面では凹凸がほとんど現れ
なくなり、次いで感光性樹脂層を形成することにより、
その感光性樹脂層の表面では一層平坦なものとなる。ま
た、非感光性樹脂層と感光性樹脂層との界面において
も、非感光性樹脂層の表面に何らの処理も施していない
ため、平坦な面が得られる。
【００１２】得られた二層構造の樹脂層について、まず
最上層の感光性樹脂層に露光・現像が施され、所定の開
口パターンが形成される。このとき、下層の非感光性樹
脂層は影響を受けることはない。次いで、感光性樹脂層
のパターン化によって露出させられた非感光性樹脂層に
ついて、所定の位置にレーザー加工を施し、バイアホー
ルなどが形成される。
【００１３】その後、メッキ法などによって金属がバイ
アホール及び開口パターンを含む表面領域上に被着させ
られる。そして次に、感光性樹脂層のパターン化されて
いない表面部分に被着している金属を研磨などにより除
去し、平坦化することによって、パターン化された金属
回路や金属バイアが形成される。またこのとき、金属バ
イアの上に金属バイアが同時に形成される。
【００１４】本発明に係る電子部品は、回路が形成され
た基板と、前記回路上の位置に小さな穴を有する、前記
基板上に形成された第１の絶縁層と、前記小さな穴より
も大きな穴を有し、前記小さな穴が該大きな穴の中に位
置するように前記第１の絶縁層上に配置された、前記第
１の絶縁層とは異なる材料からなる第２の絶縁層と、前
記小さな穴及び大きな穴を充填し、且つ前記第２の絶縁
層の表面と同じレベルの表面を有する導電性金属とを含
む。そしてさらに、熱膨脹係数が基板、第１の絶縁層及
び第２の絶縁層の順に大きくなる。
【００１５】本発明の電子部品によれば、第１の絶縁層
の小さな穴と第２の絶縁層の大きな穴とに充填された導
電性金属は、連続して形成されている。このため、小さ
な穴と大きな穴とに充填された導電性金属は接続不良を
生じることはない。また、基板内層から表層へ向かって
熱膨脹が大きくなるように、絶縁シートを積層するなど
により絶縁層が形成される。この構成により、熱膨脹係
数の小さい基板と熱膨脹係数の大きい表層側の絶縁層と
が熱膨脹あるいは熱収縮させられたとき、両者の中間に
位置する絶縁層はそれぞれ中間的な挙動を示し、層の接
合面で熱膨脹係数の差に伴う大きなズレが生ずることは
ない。このため、基板と絶縁層との界面に生ずる内部応
力が緩和され、金属バイアによる接続信頼性が確保され
る。
【００１６】また、基板が半導体チップである場合、半
導体チップの表面に形成された第１の絶縁層と第２の絶
縁層を介して、その第２の絶縁層の表面にバンプが形成
される。一方、この半導体チップが実装されるプリント
配線基板には、本発明によって形成された基板、あるい
は従来の製法によって形成された基板が用いられる。こ
の場合、プリント配線基板の最上層が半導体チップの第
２の絶縁層と材質が同じであるときは、共に同じ熱膨脹
・収縮を示す。また、プリント配線基板が従来の製法に
よって形成された基板であるとき、半導体チップと基板
はほぼ同じ熱膨脹・収縮を示す。したがって、プリント
配線基板に実装された半導体チップは、アンダーフィル
樹脂を充填しなくても、熱サイクルによって接続不良を
生ずることはない。
【００１７】
【発明の実施の形態】次に、本発明に係る電子部品の製
造方法及び電子部品の実施の形態を図面に基づいて詳し
く説明する。
【００１８】まず、プリント配線板とその製造方法を例
にして説明する。図１（ａ）に示すように、回路１０の
形成された基板１２が用いられる。基板１２として、た
とえばエポキシ基板、ガラスエポキシ基板、セラミック
基板などを挙げることができる。回路１０は銅などの薄
膜を常法によりパターン化して得られる。この回路１０
の表面に同図（ｂ）に示すように、酸化処理を施して粗
化１３させる。回路１０の表面を粗化させるのは、その
上に積層される絶縁層などとの密着性を向上させるため
である。酸化処理は、回路１０が銅で形成されている場
合、酸化剤としてたとえば亜塩素酸ナトリウム、次亜塩
素酸ナトリウム、塩素酸カリウム、過塩素酸カリウム、
過硫酸カリウムなどを用いて、浸漬したり噴霧したりし
て行なわれる。
【００１９】次いで、同図（ｃ）に示すように、基板１
２及び回路１０の上にアンダーコートとして密着促進剤
１４をコーティングする。密着促進剤１４は、後述する
絶縁層を基板１２及びその上の回路１０と密着させ、容
易に剥がれないようにするためのものである。密着促進
剤１４として、たとえばシランカップリング剤などを挙
げることができる。
【００２０】その後、同図（ｄ）に示すように、基板１
２の上に非感光性樹脂から成る絶縁シートを熱プレスに
よってラミネートして、非感光性樹脂層１６を形成す
る。このとき、熱プレスにより絶縁シートに回路１０を
押し込むようにして、得られた非感光性樹脂層１６の表
面が平坦になるようにされる。この絶縁シートの膜厚は
数μｍから数百μｍ程度のものを使用し得るが、回路１
０の膜厚よりも充分に厚いのが好ましい。
【００２１】続いて、同図（ｅ）に示すように、この非
感光性樹脂層１６の上に感光性樹脂から成る絶縁シート
を熱プレスによってラミネートして、感光性樹脂層１８
を形成し、二層構造の絶縁層２０が形成される。絶縁シ
ートをラミネートするとき、基板１２と絶縁シートとの
間、あるいは非感光性樹脂層１６と絶縁シートとの間
に、空気が残り、気泡が生じないように、真空下で行な
うのが好ましい。この絶縁シートの膜厚は、非感光性樹
脂から成る絶縁シートと同様数μｍから数百μｍ程度の
ものを使用し得るが、後述するように感光性樹脂層１８
の表面を若干研磨することになることと、回路の膜厚が
決まるため、それを考慮して設定されるのが好ましい。
【００２２】ここで、非感光性樹脂として、種々公知の
ものを使用することができ限定されないが、たとえば日
立化成工業（株）製、ビルドアップ配線板用絶縁フィル
ムＭＣＦ−６０００Ｅなどを挙げることができる。ま
た、感光性樹脂についても、種々公知のものを使用する
ことができ限定されないが、たとえば日立化成工業
（株）製、フォトバイアホール形成用絶縁フィルムＢＦ
−８０００などを挙げることができる。
【００２３】次に、図２（ａ）に示すように、フォトリ
ソグラフィー法により感光性樹脂層１８をフォトマスク
を通して露光した後、現像して、感光性樹脂層１８の一
部を除去し、開口パターン２２を形成する。下層の非感
光性樹脂層１６は感光性が無いため、上層の感光性樹脂
層１８に開口パターン２２を形成した後も、下層の非感
光性樹脂層１６はそのままなんらの影響も受けずに残る
ことになる。開口パターン２２は、非感光性樹脂層１６
の上に形成される導体の形状を定める。
【００２４】次いで、同図（ｂ）に示すように、開口パ
ターン２２によって露出させられた非感光性樹脂層１６
の所定位置にレーザーによって穴開けなどのパターン加
工を施して、バイアホール２４を形成する。レーザーに
よってバイアホール２４が形成される位置は、基板１２
に回路１０が形成された箇所であり、レーザーは回路１
０によって遮断され、それ以上にバイアホールが開くこ
とはない。レーザーの種類は特に限定されず、公知の装
置が用いられるが、非感光性樹脂層１６の材質との関係
で選定されるのが好ましい。その後、同図（ｃ）に示す
ように、感光性樹脂層１８及び非感光性樹脂層１６の全
表面に無電解銅めっきによって銅薄膜層２６を形成す
る。
【００２５】無電解銅めっきによって形成することので
きる銅薄膜層２６の厚みは薄いことから、次に図３
（ａ）に示すように、銅薄膜層２６を電極にして電解銅
めっきによって、感光性樹脂層１８の厚み以上に銅厚膜
層２８を形成する。すなわち、感光性樹脂層１８に形成
された開口パターン２２を銅で埋め込むことができる程
度に、銅厚膜層２８を形成する。銅厚膜層２８の表面
は、感光性樹脂層１８に形成された開口パターン２２に
よる凹凸がある。このため、同図（ｂ）に示すように、
銅厚膜層２８の低い部分に電着レジスト又はフィルムレ
ジストによってレジストパターン３０を残す。そして、
同図（ｃ）に示すように、ウェット式などによる銅エッ
チングを行い、銅厚膜層２８の水平高さを大まかに均一
化した後、レジストパターン３０を除去する。このよう
に、銅厚膜層２８の水平高さを大まかに均一化するの
は、機械的に銅厚膜層２８の表面を研磨するとき、平坦
に研磨できるようにするためである。したがって、研磨
装置の構成によっては、この大まかな平坦化を必要とし
ない。
【００２６】その後、同図（ｄ）に示すように、上層の
感光性樹脂層１８の表面が露出されるまで銅厚膜層２８
を平坦に研磨する。この平坦化により、感光性樹脂層１
８の表面の高さまで下側の開口パターン２２内とバイア
ホール２４内に埋め込まれた銅だけが残ることになる。
このようにして、基板１２上の回路１０と、非感光性樹
脂層１６に形成された導通性バイア２５と、その上層の
感光性樹脂層１８の開口パターン２２内の回路３２が同
時に形成できることになる。回路１０及び３２と導通性
バイア２５の平面的な構成の１例を図４に示す。同図に
示す構成は単純化したものであるが、複雑なパターンを
した回路３２を形成することができるのは言うまでもな
い。回路３２の線幅は感光性樹脂層１８に形成される開
口パターン２２の線幅によって定まり、μｍのオーダー
で形成することができる。
【００２７】以上、説明したところから明らかなよう
に、多層配線基板を製造するのに際して、バイアホール
及び回路の形成に要する露光・現像工程は１回のみであ
り、しかも、パターニングのために金属層をエッチング
する工程はなく、生産性が向上する。なお、さらに多層
の回路を形成する場合、上述の工程を繰り返すことによ
り、容易に多層配線を形成することができる。また、バ
イアホールの上にバイアホールを形成することも容易に
できる。さらに、この製造方法によって製造された電子
部品においては、二層構造の絶縁層２０における非感光
性樹脂層１６と感光性樹脂層１８との界面は、平坦なも
のとして得られる。
【００２８】本発明に係る電子部品とその製造方法の一
例を説明したが、本発明は上述の例示に限定されるもの
ではない。
【００２９】たとえば、無電解銅めっき法によって銅薄
膜層２６を形成していたが、蒸着法や溶射法などによっ
て金属層を開口パターン２２及びバイアホール２４内な
どに被着させるようにしてもよい。なお、銅薄膜層２６
又は銅厚膜層２８は、銅以外の導電性に優れた金属を用
いて構成することも可能である。
【００３０】銅薄膜層２６により、充分に電気的導通を
確保できる場合、その上に銅厚膜層２８を必ずしも形成
する必要はない。この場合、前記図２（ｃ）に示すよう
に、銅薄膜層２６の形成後、感光性樹脂層１８の表面上
の銅薄膜層２６を研磨などにより除去して、図５に示す
ように、開口パターン２２内に残った銅薄膜層２６から
成る回路３４や導通性バイア２５を構成することができ
る。
【００３１】さらに、上述の実施形態では非感光性樹脂
層１６又は感光性樹脂層１８をそれぞれ非感光性樹脂シ
ート又は感光性樹脂シートを熱プレスにより貼り合わせ
ていた。しかし、このシートの貼り合わせに代えて、液
体状の樹脂をたとえばコーター塗布するようにしてもよ
い。
【００３２】次に、本発明を半導体ウエハーへの配線の
形成に適用した実施形態について説明する。本実施形態
においては、図６（ａ）に示すようなワイヤーボンディ
ング仕様の製品ウエハー３６を用いるものとする。この
製品ウエハー３６はその内部に図示しない回路などが形
成された半導体ウエハーを備え、この半導体ウエハーは
ガラス膜又は樹脂膜３８により覆われるとともに、ガラ
ス膜又は樹脂膜３８の表面にアルミニウムなどから成る
ボンディング・パッド４０が形成され、さらにボンディ
ング・パッド４０の周囲を含むガラス膜又は樹脂膜３８
の表面は表面保護膜４２によって覆われている。
【００３３】まず、この製品ウエハー３６のアルミニウ
ムから成るボンディング・パッド４０上に、同図（ｂ）
に示すように、無電解めっき法によってニッケルと金を
順次析出させ、金属層４４を形成してアルミ製のパッド
４０の表面を保護する。このときのアルミ表面の処理方
法は、ジンケート処理（亜鉛酸塩処理）やその他の一般
的な処理でも可能である。また、ニッケル／金に代え
て、銅のめっき析出でも可能である。なお、以下の図面
においては、金属層４４の図示を省略する。
【００３４】次いで、製品ウエハー３６上に密着促進剤
をスプレーなどで塗布した後、同図（ｃ）に示すよう
に、コーターなどによって液状タイプの感光性絶縁材料
を製品ウエハー３６上に塗布し、硬化させて層４６を成
すように形成する。そして、同図（ｄ）に示すように、
常法によりフォトマスクを通して露光した後、現象し
て、バイアホール４８を形成する。このバイアホール４
８は、ボンディング・パッド４０の位置に合わせ、その
開口寸法はボンディング・パッド４０よりもやや小さ
く、形状は円又は正方形とするのが好ましい。この後、
感光性樹脂層４６を加熱して硬化させた後、その感光性
樹脂層４６の表面を研磨する。次いで、洗浄液などを使
用して汚れを取り除いた後、その表面を粗化する。
【００３５】この後、図７（ａ）に示すように、感光性
樹脂層４６の表面に銅薄膜層５０を形成する。この銅薄
膜層５０は無電解銅めっき法によって形成するのが好ま
しいが、その他前述と同様に、蒸着などの手法によって
形成することも可能である。また、銅以外の電気的に良
導体である金属によって薄膜層５０を形成することも可
能である。次に、同図（ｂ）に示すように、この銅薄膜
層５０を導電層として、電解銅めっきによって銅の厚膜
層５２を形成する。銅厚膜層５２の膜厚は、感光性樹脂
層４６に形成したバイアホール４８を銅によって埋め込
むことができるように、感光性樹脂層４６の膜厚以上で
あることが望ましい。なお、この銅厚膜層５２について
も、銅以外の電気的に良導体である金属によって形成す
ることも可能である。
【００３６】銅厚膜層５２の形成後、同図（ｃ）に示す
ように、その表面を研磨して、絶縁層である感光性樹脂
層４６に達する位置まで研磨する。この銅厚膜層５２の
研磨によって、感光性樹脂層４６に形成したバイアホー
ル４８にのみ導電性金属である銅を埋め込んで、下層回
路４９を完成する。銅厚膜層５２の研磨後、同図（ｄ）
に示すように、感光性樹脂層４６などの表面にアンダー
コートとして密着促進剤５４をコーティングする。密着
促進剤５４は公知のものを使用することができ、特に限
定されない。
【００３７】コーティングした密着促進剤５４を乾燥さ
せた後、図８（ａ）に示すように、絶縁性の非感光性樹
脂シートをロールを用いてラミネートし、非感光性樹脂
層５６を形成する。そしてさらに、同図（ｂ）に示すよ
うに、非感光性樹脂層５６の上に絶縁性の感光性樹脂シ
ートを真空下でラミネートし、感光性樹脂層５８を形成
して、二層から成る絶縁層６０を形成する。非感光性樹
脂あるいは感光性樹脂としては、前述の実施形態で用い
たものを使用することができる。
【００３８】次いで、前述の実施形態と同様に、同図
（ｃ）に示すように、フォトリソグラフィー法により感
光性樹脂層５８をフォトマスクを通して露光した後、現
像して、感光性樹脂層５８の一部を除去し、開口パター
ン６２を形成する。下層の非感光性樹脂層５６は感光性
が無いため、上層の感光性樹脂層５８に開口パターン６
２を形成した後も、下層の非感光性樹脂層５６はそのま
まなんらの影響も受けずに残ることになる。開口パター
ン６２は、非感光性樹脂層５６の上に形成される導体の
形状を定めている。
【００３９】次に、同図（ｄ）に示すように、開口パタ
ーン６２によって露出させられた非感光性樹脂層５６の
所定位置にレーザーによって穴開けなどのパターン加工
を施して、バイアホール６４を形成する。レーザーによ
ってバイアホール６４が形成される位置は、製品ウエハ
ー３６のボンディング・パッド４０上であり、銅バイア
４８が形成された箇所である。レーザーによるバイアホ
ール６４の形成後、洗浄液などを使用して汚れを取り除
いた後、その表面を粗化する。
【００４０】その後前述同様に、図９（ａ）に示すよう
に、感光性樹脂層５８及び非感光性樹脂層５６の全表面
に無電解銅めっきによって銅薄膜層６６を形成する。無
電解銅めっきによって形成することのできる銅薄膜層６
６の厚みは薄いことから、同図（ｂ）に示すように、銅
薄膜層６６を電極にして電解銅めっきによって、感光性
樹脂層５８の高さ以上に銅厚膜層６８を形成する。すな
わち、感光性樹脂層５８に形成された開口パターン６２
に銅を埋め込むことができる程度に、銅厚膜層６８を形
成するのである。銅厚膜層６８の表面は、感光性樹脂層
５８に形成された開口パターン６２による凹凸がある。
【００４１】このため、同図（ｃ）に示すように、銅厚
膜層６８の低い部分に電着レジスト又はフィルムレジス
トによってレジストパターン７０を残す。そして、同図
（ｄ）に示すように、ウェット式などによる銅エッチン
グを行い、銅厚膜層６８の水平高さを大まかに平坦化し
た後、レジストパターン７０を除去する。このように、
エッチングにより銅厚膜層６８の水平高さを大まかに平
坦化するのは、機械的に銅厚膜層６８の表面を研磨する
とき、平坦に研磨できるようにするためである。したが
って、研磨装置の構成によっては、この大まかな平坦化
を必要としない。
【００４２】その後、図１０（ａ）に示すように、上層
の感光性樹脂層５８の表面が露出されるまで銅厚膜層６
８を平坦に研磨する。この平坦化により、ボンディング
・パッド４０上のバイアホール４８による下層回路４９
と、その下層回路４９と接続された導電性バイア６５
と、その導電性バイア６５と接続された開口６２内の上
層回路７２が同時に形成できることになる。
【００４３】以上の操作を繰り返して行なうことによ
り、必要とする多層配線を得ることができる。そして、
最終の上層回路７２のパッドに半田製のボールバンプが
付けられ、ＢＧＡ( ball grid array ) が形成される。
このボールバンプ付けは、まず同図１０（ｂ）に示すよ
うに、上層回路７２の表面に酸化処理を施して、粗化７
４させる。この処理は後述するソルダーレジストを上層
回路７２のパッドと強固に接合させるための処理であ
り、公知の手法が用いられる。次いで、同図（ｃ）に示
すように、ソルダーレジスト７６を塗布し、ボールバン
プを形成すべき箇所を除いてソルダーレジスト７６によ
り被覆する。次いで、ソルダーレジスト７６が除去され
て露出させられた上層回路７２のパッドの表面を公知の
手法で清浄化処理する。
【００４４】最後に図１１に示すように、上層回路７２
のパッドにボールバンプ７８を形成して、ＢＧＡを完成
させる。上層回路７２とそのパッド、導電性バイア６
５、及びボンディング・パッド４０などの位置関係の一
例を図１２に示す。上層回路７２の形状を種々選定する
ことにより、ボールバンプ７８の配置を任意に設定する
ことができる。
【００４５】以上、本発明に係る電子部品の製造方法の
他の実施形態を説明したが、この実施形態においても上
述の説明に限定されるものではない。
【００４６】たとえば、図８（ｄ）に示す非感光性樹脂
層５６のバイアホールの形成は、レーザーによるのが最
も好ましい。その他、エッチングでバイアホールを形成
することも可能である。
【００４７】また、前記図９（ａ）及び図１３（ａ）に
示すように、感光性樹脂層５８に形成された開口パター
ン６２及び非感光性樹脂層５６に形成されたバイアホー
ル６４を含む表面に銅薄膜層６６被着させた後、前述の
実施形態と同様に、同図１３（ｂ）に示すように、感光
性樹脂層５８の表面上の銅薄膜層６６を研磨などにより
除去する。この場合、開口６２内に残った銅薄膜層６６
によって回路８０を形成し、バイアホール６４内に残っ
た銅薄膜層６６によって導電性バイア６５を形成する。
なお、銅薄膜層６６は、銅以外の導電性に優れた金属を
用いて構成することもできる。
【００４８】さらに、非感光性樹脂層５６又は感光性樹
脂層５８をそれぞれ非感光性樹脂シート又は感光性樹脂
シートに代えて、液体状の樹脂をたとえばコーター塗布
することにより形成するようにしてもよい。
【００４９】以上説明したように、本発明に係る電子部
品とその製造方法は、プリント配線基板に限らず、ＢＧ
Ａなどの各種の電子部品の製造にも適用し得るものであ
る。その製造において、フォトリソグラフィー工程を繰
り返す必要がなく、生産性が向上する。
【００５０】次に、本発明に係る電子部品のさらなる実
施形態を説明する。本実施形態のプリント配線基板は、
図１４に示すように、回路１０が形成された基板１２
と、その基板１２上に積層された絶縁層８２と、その絶
縁層８２に形成された回路８４とを含むプリント配線基
板８６において、絶縁層８２が基板１２側の第１の絶縁
層８８と最上層側の第２の絶縁層９０とから構成され、
それらの熱膨脹係数が基板１２、第１の絶縁層８８及び
第２の絶縁層９０の順に大きくなるように構成される。
【００５１】このプリント配線基板８６によれば、基板
１２から第１の絶縁層８８及び第２の絶縁層９０の順に
熱膨脹が大きくなるように、熱膨脹係数の異なる絶縁シ
ートを積層したり、あるいは絶縁樹脂溶液を塗布して積
層するなどにより、絶縁層８２が形成される。この構成
により、熱膨脹係数の小さい基板１２と熱膨脹係数の大
きい表層側の第２の絶縁層９０とが熱膨脹あるいは熱収
縮させられたとき、両者の中間に位置する第１の絶縁層
８８はそれぞれ中間的な挙動を示し、層の接合面で熱膨
脹係数の差に伴う大きなズレが生ずることはない。この
ため、基板１２と第１の絶縁層８８及び第１の絶縁層８
８と第２の絶縁層９０との間に生ずる内部応力が緩和さ
れる。
【００５２】このようなプリント配線基板８６の構成と
して、基板１２の熱膨脹係数が約１５〜約２０×１０-6
／℃であり、第１の絶縁層８８の熱膨脹係数が約３０〜
約４０×１０-6／℃であり、第２の絶縁層９０の熱膨脹
係数が約６０×１０-6／℃以上であるのが好ましい。熱
膨脹係数の値を段階的に並べることにより、内部応力の
発生を極力抑えることができ、したがって、接続不良の
発生を抑えることができる。
【００５３】絶縁層８２として第１の絶縁層８８と第２
の絶縁層９０の２層に限定されるものではなく、さらに
複数の層によって構成することも可能である。この場合
においても、熱膨脹係数の異なる順に絶縁シートを貼り
合わせたり、樹脂溶液を塗布することなどにより、実現
できる。このようにして、表層へ向かって熱膨脹係数が
段階的・連続的に大きくなる層構成を実現できる。この
層構成によって熱によって発生する基板応力に対して柔
軟に対応でき、上下の配線層の接続信頼性を高く維持で
きることになる。
【００５４】また、このような構成に係るプリント配線
基板８６を製造するのにあたり、第１の絶縁層８８とし
て非感光性樹脂層、第２の絶縁層９０として感光性樹脂
層により、構成するのが好ましい。本例においても、基
板１２の熱膨脹係数が約１５〜約２０×１０-6／℃であ
り、第１の絶縁層８８である非感光性樹脂層の熱膨脹係
数が約３０〜約４０×１０-6／℃であり、第２の絶縁層
９０である感光性樹脂層の熱膨脹係数が約６０×１０-6
／℃以上であるのが好ましい。このような基板１２とし
てエポキシ樹脂基板、ガラスポリイミド樹脂基板、シア
ネート樹脂基板などの中から選定される。また、第１の
絶縁層８８である非感光性樹脂層としてポリイミド系樹
脂、エポキシ系樹脂などの中から選定され、さらに、第
２の絶縁層９０である感光性樹脂層として感光性を有す
るポリイミド系樹脂、エポキシ系樹脂などの中から選定
される。
【００５５】次に、図１５に示すように、プリント配線
基板と半導体チップのそれぞれに本発明を適用した例を
示す。プリント配線基板は、前記図１４において説明し
たのと同様に、絶縁層８２が基板１２側の第１の絶縁層
８８と最上層側の第２の絶縁層９０とから構成され、そ
れらの熱膨脹係数が基板１２、第１の絶縁層８８及び第
２の絶縁層９０の順に大きくなるように構成される。一
方、半導体チップ９２は、従来の半導体チップ９４に第
１の絶縁層９６と第２の絶縁層９８とを積層して構成さ
れ、さらにこの第２の絶縁層９８の面にバンプ１００が
形成されている。そして、半導体チップ９２の熱膨脹係
数が半導体チップ９４、第１の絶縁層９６及び第２の絶
縁層９８の順に大きくなるように構成される。
【００５６】このプリント配線基板８２とそれに表面実
装された半導体チップ９２が熱サイクルにより熱膨脹あ
るいは熱収縮させられたとき、プリント配線基板８２の
表層側の第２の絶縁層９０と半導体チップ９２の第２の
絶縁層９８はほぼ同様に熱膨脹あるいは熱収縮させられ
る。このため、プリント配線基板８２と半導体チップ９
２とを接続するバンプ１００に熱膨脹差による剪断応力
が作用することはなく、接続不良が発生することはな
い。したがって、半導体チップとプリント配線基板との
間にアンダーフィル樹脂を充填しなくても、接続信頼性
が確保される。
【００５７】また、半導体チップ９２を上述のように構
成し、その半導体チップ９２を従来のプリント配線基板
に実装したとき、半導体チップ９２の第２の絶縁層９８
はプリント配線基板の表面とほぼ同程度に熱膨張・熱収
縮する。このため、半導体チップ９２とプリント配線基
板との間に大きな熱膨脹差は生じないため、バンプ部で
接続不良が発生することはない。したがって、半導体チ
ップとプリント配線基板との間にアンダーフィル樹脂を
充填しなくても、接続信頼性が確保される。
【００５８】上述の第１の絶縁層と第２の絶縁層とし
て、それぞれ非感光性樹脂と感光性樹脂を用いるのが好
ましく、この構成の場合、上述の製造方法が採用され
る。しかし、本発明においては、この構成に限定される
ものではなく、第１の絶縁層と第２の絶縁層の熱膨脹係
数が順に大きくなれば、いずれも非感光性樹脂あるいは
感光性樹脂であって、熱膨脹係数の異なる材質によって
構成してもよい。この場合、従来の製造方法が採用され
る。
【００５９】次に、本発明の電子部品の製造方法は、回
路が形成された基板上に、第１の絶縁層と第２の絶縁層
とを含む積層絶縁層を形成するように構成してもよい。
ここで、第１の絶縁層は、基板の回路上の位置に小さな
穴を有する。また、第２の絶縁層は、第１の絶縁層の小
さな穴よりも大きな穴を有し、その小さな穴が大きな穴
の中に位置するように第１の絶縁層上に配置される。こ
れら第１の絶縁層と第２の絶縁層は、異なる材料からな
る。そして、基板上に積層絶縁層を形成した後、第１の
絶縁層と第２の絶縁層の少なくとも小さな穴及び大きな
穴に、導電性金属を埋め込み、その大きな穴に埋め込ま
れた導電性金属を除いて、第２の絶縁層の表面に付着し
た導電性金属を除去し平坦化する工程を含んで構成され
る。
【００６０】この製造方法によって、上述のプリント配
線基板あるいは半導体チップなどの電子部品を製造する
ことができ、同様の効果が得られる。
【００６１】なお、上述の各種の本発明方法を、両面プ
リント配線基板に適用すれば、反りのない基板が得られ
る。
【００６２】以上説明したように、本発明に係る電子部
品は、エポキシ基板、セラミック基板、液晶パネル用ガ
ラス基板、Ｓｉ基板等々の材料基板から製造される各種
のプリント配線基板のほか、半導体チップや、液晶パネ
ル、チップキャリア等々の電子部品を含むものである。
その他、本発明はその趣旨を逸脱しない範囲内で、当業
者の知識に基づき種々なる改良、修正、変形を加えた態
様で実施し得るものである。
【００６３】
【発明の効果】本発明に係る電子部品の製造方法は、回
路が形成された基板に非感光性樹脂層と感光性樹脂層と
を形成した後、感光性樹脂層にフォトリソグラフィー法
により溝状のパターンを形成し、次いで非感光性樹脂層
にバイアホールを形成している。この発明方法は、煩雑
な工程を要するフォトリソグラフィー法は１回で済むだ
けでなく、回路を形成するための金属層をエッチングす
る工程がなく、しかも、絶縁層と配線層の形成を容易に
するため、生産性が飛躍的に向上する。
【００６４】さらに、本発明に係る電子部品の製造方法
によれば、非感光性樹脂層と感光性樹脂層の同じ位置に
バイアホールを形成することが容易にできるため、回路
の設計上、制約がなくなり、配線密度を向上させること
が可能となる。
【００６５】また、本発明に係る電子部品は、熱膨脹係
数が基板、第１の絶縁層及び第２の絶縁層の順に大きく
なるように構成することにより、基板に表面実装された
半導体チップが熱膨脹あるいは熱収縮させられるのにつ
れて、基板の表層側もほぼ同程度に熱膨脹あるいは熱収
縮させられることになる。このため、基板と絶縁層に生
ずる内部応力が緩和されるとともに、熱膨脹係数の大き
な半導体チップを実装しても熱膨脹係数の差に伴う断線
が生ずることはなく、信頼性の高い実装を実現すること
ができる。
【図面の簡単な説明】
【図１】（ａ）から（ｅ）は、本発明に係る電子部品の
製造方法における１実施形態の各工程を示す拡大断面図
である。
【図２】（ａ）から（ｃ）は、図１に示す電子部品の製
造方法における実施形態の各工程の続きを示す拡大断面
図である。
【図３】（ａ）から（ｄ）は、図１及び図２に示す電子
部品の製造方法における実施形態の各工程の続きを示す
拡大断面図である。
【図４】図１乃至図３に示す電子部品の製造方法におけ
る実施形態の最終工程のパターンを示す要部拡大平面図
である。
【図５】本発明に係る電子部品の製造方法における他の
実施形態を示す拡大断面図である。
【図６】（ａ）から（ｄ）は、本発明に係る電子部品の
製造方法における他の実施形態の各工程を示す拡大断面
図である。
【図７】（ａ）から（ｄ）は、図６に示す電子部品の製
造方法における実施形態の各工程の続きを示す拡大断面
図である。
【図８】（ａ）から（ｄ）は、図６及び図７に示す電子
部品の製造方法における実施形態の各工程の続きを示す
拡大断面図である。
【図９】（ａ）から（ｄ）は、図６乃至図８に示す電子
部品の製造方法における実施形態の各工程の続きを示す
拡大断面図である。
【図１０】（ａ）から（ｃ）は、図６乃至図９に示す電
子部品の製造方法における実施形態の各工程の続きを示
す拡大断面図である。
【図１１】図６乃至図１０に示す電子部品の製造方法に
より製造されたボ−ルバンプを示す拡大断面図である。
【図１２】図１１に示す電子部品の要部拡大平面図であ
る。
【図１３】（ａ）及び（ｂ）は、本発明に係る電子部品
の製造方法における他の実施形態の各工程を示す拡大断
面図である。
【図１４】本発明に係る電子部品における他の実施形態
を示す拡大断面図である。
【図１５】本発明に係る電子部品における他の実施形態
を示す拡大図である。
【符号の説明】
１０，３２，３４，８０，８４：回路 １２：基板 １６，５６：非感光性樹脂層 １８，４６，５８：感光性樹脂層 ２０，６０，８２：絶縁層 ２２，４８，６２：開口パターン ２４，６４：バイアホール ２５，６５：導通性バイア ２６，５０，６６：銅薄膜層 ２８，５２，６８：銅厚膜層 ３６：製品ウエハー ４０：ボンディング・パッド ４４：金属層 ７２：上層回路 ７８：バンプ ８６：プリント配線基板 ８８：第１の絶縁層 ９０：第２の絶縁層
フロントページの続き (72)発明者 斉藤 和人 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5E317 AA24 BB02 BB04 BB12 CC32 CC33 CC51 CD01 CD05 CD12 CD15 CD18 CD27 CD32 GG03 GG09 GG20

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 基板上に回路を形成するステップと、 該回路が形成された基板上に非感光性樹脂層を形成する
    ステップと、 該非感光性樹脂層の上に感光性樹脂層を形成するステッ
    プと、 該感光性樹脂層にフォトリソグラフィー法により開口パ
    ターンを形成するステップと、 前記非感光性樹脂層に穴を開けるステップとを含む電子
    部品の製造方法。
  2. 【請求項２】 前記非感光性樹脂層を形成するステップ
    が、非感光性樹脂シートを基板上にラミネートするステ
    ップである請求項１に記載する電子部品の製造方法。
  3. 【請求項３】 前記非感光性樹脂層を形成するステップ
    が、非感光性樹脂溶液を基板上に塗布するステップと、
    該塗布された非感光性樹脂溶液を硬化させるステップと
    を含む請求項１に記載する電子部品の製造方法。
  4. 【請求項４】 前記感光性樹脂層を形成するステップ
    が、感光性樹脂シートを非感光性樹脂層の上にラミネー
    トするステップである請求項１乃至請求項３のいずれか
    に記載する電子部品の製造方法。
  5. 【請求項５】 前記感光性樹脂層を形成するステップ
    が、感光性樹脂溶液を非感光性樹脂層の上に塗布するス
    テップと、該塗布された感光性樹脂溶液を硬化させるス
    テップとを含む請求項１乃至請求項３のいずれかに記載
    する電子部品の製造方法。
  6. 【請求項６】 前記穴を開けるステップに続いて、 金属層を施すステップと、 前記感光性樹脂層の平坦な上表面に被着した金属層を除
    去し、該感光性樹脂層の開口パターン内及び非感光性樹
    脂層の穴内の金属層のみを残すステップとを含む請求項
    １乃至請求項５のいずれかに記載する電子部品の製造方
    法。
  7. 【請求項７】 前記金属層を施すステップは、 無電解金属メッキを施すステップと、 電解金属メッキを施すステップとを含む請求項６に記載
    する電子部品の製造方法。
  8. 【請求項８】 前記基板、第１の絶縁層及び第２の絶縁
    層の順に該熱膨脹係数が大きくなる請求項１に記載の電
    子部品の製造方法。
  9. 【請求項９】 前記基板の熱膨脹係数が約１５〜約２０
    ×１０-6／℃であり、第１の絶縁層の熱膨脹係数が約３
    ０〜約４０×１０-6／℃であり、第２の絶縁層の熱膨脹
    係数が約６０×１０-6／℃以上である請求項８に記載の
    電子部品の製造方法。
  10. 【請求項１０】 基板上に回路を形成するステップと、 前記回路上の位置に小さな穴を有する第１の絶縁層と、
    前記小さな穴よりも大きな穴を有し、前記小さな穴が該
    大きな穴の中に位置するように前記第１の絶縁層上に配
    置された、前記第１の絶縁層とは異なる材料からなる第
    ２の絶縁層とを含む積層絶縁層を前記基板上に形成する
    ステップと、 少なくとも前記小さな穴及び大きな穴に導電性金属を埋
    め込むステップと、 前記大きな穴に埋め込まれた導電性金属を除き、第２の
    絶縁層の表面に付着した導電性金属を除去し平坦化する
    ステップとを含む電子部品の製造方法。
  11. 【請求項１１】 前記第１の絶縁層が非感光性樹脂層で
    あり、第２の絶縁層が感光性樹脂層である請求項１０に
    記載の電子部品の製造方法。
  12. 【請求項１２】 前記基板、第１の絶縁層及び第２の絶
    縁層の順に該熱膨脹係数が大きくなる請求項１０又は請
    求項１１に記載の電子部品の製造方法。
  13. 【請求項１３】 前記基板の熱膨脹係数が約１５〜約２
    ０×１０-6／℃であり、第１の絶縁層の熱膨脹係数が約
    ３０〜約４０×１０-6／℃であり、第２の絶縁層の熱膨
    脹係数が約６０×１０-6／℃以上である請求項１２に記
    載の電子部品の製造方法。
  14. 【請求項１４】 基板上に回路を形成するステップと、 該回路が形成された基板上に該基板より大きな熱膨脹係
    数を有する第１の絶縁層を形成するステップと、 該第１の絶縁層の上に該第１の絶縁層より大きな熱膨脹
    係数を有する第２の絶縁層を形成するステップと、 前記第１の絶縁層に、小さな穴を形成するステップと、 前記第２の絶縁層に、前記小さな穴より大きな穴を、該
    小さな穴が該大きな穴の中に位置するように形成するス
    テップとを含む電子部品の製造方法。
  15. 【請求項１５】 前記第１の絶縁層が非感光性樹脂層で
    あり、第２の絶縁層が感光性樹脂層である請求項１４に
    記載の電子部品の製造方法。
  16. 【請求項１６】 前記第１の絶縁層の熱膨脹係数が約３
    ０〜約４０×１０-6／℃であり、第２の絶縁層の熱膨脹
    係数が約６０×１０-6／℃以上である請求項１４又は請
    求項１５に記載の電子部品の製造方法。
  17. 【請求項１７】 前記回路が形成された基板が、半導体
    チップである請求項１４乃至請求項１６のいずれかに記
    載の電子部品の製造方法。
  18. 【請求項１８】 回路が形成された基板と、 前記回路上の位置に小さな穴を有する、前記基板上に形
    成された第１の絶縁層と、 前記小さな穴よりも大きな穴を有し、前記小さな穴が該
    大きな穴の中に位置するように前記第１の絶縁層上に配
    置された、前記第１の絶縁層とは異なる材料からなる第
    ２の絶縁層と、 前記小さな穴及び大きな穴を充填し、且つ前記第２の絶
    縁層の表面と同じレベルの表面を有する導電性金属とを
    含む電子部品。
  19. 【請求項１９】 前記第１の絶縁層が非感光性樹脂層で
    あり、第２の絶縁層が感光性樹脂層である請求項１８に
    記載の電子部品。
  20. 【請求項２０】 前記第１の絶縁層と第２の絶縁層との
    界面が平坦である請求項１８又は請求項１９に記載の電
    子部品。
  21. 【請求項２１】 前記基板、第１の絶縁層及び第２の絶
    縁層の順に該熱膨脹係数が大きくなる請求項１８乃至請
    求項２０のいずれかに記載の電子部品。
  22. 【請求項２２】 前記第１の絶縁層の熱膨脹係数が約３
    ０〜約４０×１０-6／℃であり、第２の絶縁層の熱膨脹
    係数が約６０×１０-6／℃以上である請求項２１に記載
    の電子部品。
  23. 【請求項２３】 前記回路が形成された基板が、半導体
    チップである請求項１８乃至請求項２２のいずれかに記
    載の電子部品。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049804A (ja) * 2004-07-07 2006-02-16 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2006344671A (ja) * 2005-06-07 2006-12-21 Fujitsu Ltd 多層回路基板及びその製造方法
WO2010004841A1 (ja) * 2008-07-07 2010-01-14 イビデン株式会社 プリント配線板及びその製造方法
JP2016018858A (ja) * 2014-07-07 2016-02-01 新光電気工業株式会社 配線基板、半導体パッケージ
JPWO2015118951A1 (ja) * 2014-02-07 2017-03-23 株式会社村田製作所 樹脂多層基板および部品モジュール
JP2018190971A (ja) * 2017-04-27 2018-11-29 京セラ株式会社 回路基板、プローブカードおよび回路基板用樹脂シートならびに回路基板の製造方法。
US11276807B2 (en) 2018-09-25 2022-03-15 Nichia Corporation Light-emitting device manufacturing method including filling conductive material in groove structure formed by irradiating with laser light

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2385465A (en) * 1999-11-04 2003-08-20 Nec Corp Flip-chip stress aborbing layers and connections
JP3450238B2 (ja) 1999-11-04 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US20020160597A1 (en) * 2001-04-30 2002-10-31 Wen-Kun Yang Wafer level package and the process of the same
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
TWI253714B (en) * 2004-12-21 2006-04-21 Phoenix Prec Technology Corp Method for fabricating a multi-layer circuit board with fine pitch
KR20070009760A (ko) * 2005-07-14 2007-01-19 삼성전자주식회사 액정표시장치의 제조장치와 액정표시장치의 제조방법
CN101193502B (zh) * 2006-11-22 2012-07-04 欣兴电子股份有限公司 电路板结构的制作方法
TWI316381B (en) * 2007-01-24 2009-10-21 Phoenix Prec Technology Corp Circuit board and fabrication method thereof
WO2008093531A1 (ja) * 2007-01-29 2008-08-07 Nec Corporation 半導体装置及びその製造方法
US20090154127A1 (en) * 2007-12-18 2009-06-18 Ting-Hao Lin PCB Embedded Electronic Elements Structure And Method Thereof
JP4828515B2 (ja) * 2007-12-27 2011-11-30 新光電気工業株式会社 半導体装置の製造方法
CN101567356B (zh) * 2008-04-23 2010-12-08 全懋精密科技股份有限公司 电路板结构及其制造方法
JP5532744B2 (ja) * 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
US20110057307A1 (en) * 2009-09-10 2011-03-10 Topacio Roden R Semiconductor Chip with Stair Arrangement Bump Structures
KR101070022B1 (ko) * 2009-09-16 2011-10-04 삼성전기주식회사 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈
JP5927520B2 (ja) * 2011-11-16 2016-06-01 株式会社Ｊｏｌｅｄ 表示パネルの製造方法
US9067831B2 (en) * 2012-11-29 2015-06-30 Corning Incorporated Honeycomb structure comprising a multilayer cement skin
US10483132B2 (en) * 2012-12-28 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
US12051622B2 (en) * 2020-05-27 2024-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation layer and planarization layer and method of forming the same
US12009272B2 (en) * 2021-11-15 2024-06-11 Texas Instruments Incorporated Integral redistribution layer for WCSP

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4090851A (en) * 1976-10-15 1978-05-23 Rca Corporation Si3 N4 Coated crucible and die means for growing single crystalline silicon sheets
US4862237A (en) * 1983-01-10 1989-08-29 Seiko Epson Corporation Solid state image sensor
JPH0612789B2 (ja) * 1986-04-28 1994-02-16 株式会社日立製作所 半導体装置
US5068714A (en) * 1989-04-05 1991-11-26 Robert Bosch Gmbh Method of electrically and mechanically connecting a semiconductor to a substrate using an electrically conductive tacky adhesive and the device so made
US5374469A (en) * 1991-09-19 1994-12-20 Nitto Denko Corporation Flexible printed substrate
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
US5960306A (en) * 1995-12-15 1999-09-28 Motorola, Inc. Process for forming a semiconductor device
US6528736B1 (en) * 1997-01-21 2003-03-04 Visteon Global Technologies, Inc. Multi-layer printed circuit board and method of making same
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
US6071809A (en) * 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049804A (ja) * 2004-07-07 2006-02-16 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2006344671A (ja) * 2005-06-07 2006-12-21 Fujitsu Ltd 多層回路基板及びその製造方法
WO2010004841A1 (ja) * 2008-07-07 2010-01-14 イビデン株式会社 プリント配線板及びその製造方法
JPWO2015118951A1 (ja) * 2014-02-07 2017-03-23 株式会社村田製作所 樹脂多層基板および部品モジュール
JP2016018858A (ja) * 2014-07-07 2016-02-01 新光電気工業株式会社 配線基板、半導体パッケージ
US10028393B2 (en) 2014-07-07 2018-07-17 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor package
JP2018190971A (ja) * 2017-04-27 2018-11-29 京セラ株式会社 回路基板、プローブカードおよび回路基板用樹脂シートならびに回路基板の製造方法。
JP7071201B2 (ja) 2017-04-27 2022-05-18 京セラ株式会社 回路基板、プローブカードおよび回路基板の製造方法
US11276807B2 (en) 2018-09-25 2022-03-15 Nichia Corporation Light-emitting device manufacturing method including filling conductive material in groove structure formed by irradiating with laser light
US11652198B2 (en) 2018-09-25 2023-05-16 Nichia Corporation Light-emitting device including wirings in groove structure

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Publication number Publication date
US20010004134A1 (en) 2001-06-21
US6731004B2 (en) 2004-05-04

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