KR101070022B1 - 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈 - Google Patents

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Abstract

본 발명은 복수의 세라믹층이 적층되어 이루어지며 상기 복수의 세라믹층 각각에 형성된 도전성 비아와 도전성 패턴으로 이루어진 층간회로를 갖는 세라믹 본체와, 상기 복수의 세라믹층 표면에 인접한 적어도 하나의 표층 세라믹층에 형성되며 상부를 향해 경사진 측벽을 갖는 범프 수용부와, 상기 범프 수용부의 경사진 측벽과 저면에 형성되며 상기 층간회로에 연결된 본딩패드를 포함하는 다층 세라믹 회로 기판을 제공한다.

Description

다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈 {MULTI-LAYER CERAMIC CIRCUIT BOARD, FABRICATION METHOD OF THE SAME AND ELECTRIC DEVICE MODULE}
본 발명은 다층 세라믹 회로 기판에 관한 것으로서, 특히, 플립칩 또는 볼 그리드 어레이(BGA) IC칩과 같이 범프를 갖는 칩이 실장하기 위한 다층 세라믹 회로 기판과, 그 제조방법 및 이를 이용한 전자디바이스 모듈에 관한 것이다.
저온동시소성 세라믹 기판과 같은 다층 세라믹 회로 기판은 능동 및 수동소자의 표면 실장 패키지용 기판으로 주로 사용된다. 이러한 패키지 장치의 소형화, 고정밀도화, 고신뢰성화, 및 박막화 등의 요구가 지속적으로 증가되고 있다.
특히, 실장될 IC가 차지하는 면적이 가장 크므로, IC의 사이즈 및 높이를 줄이기 위하여 플립 칩(flip-chip) 또는 볼 그리드 어레이(ball grid array, BGA) 형태로 패키지를 구성하는 것이 일반화되어 있다.
이러한 플립 칩 및 BGA 형태의 IC칩는 통상 UBM(under bump metallurgy: UBM)과 솔더볼와 같은 도전성 범프로 구성되며, 패키지용 기판 상에 마련된 본딩 패드와 접합된다. 이 때에, 상기 칩의 도전성 범프와 패키지용 기판 상의 본딩 패드간 접착강도 및 신뢰성이 매우 중요하다.
플립 칩 또는 BGA IC칩을 위한 패키지의 경우에, 칩의 UBM층에 솔더 범프와 같은 도전성 범프가 형성되고, 그 도전성 범프는 LTCC와 같은 세라믹 기판 상에 마련된 본딩패드의 표면에 2차원적으로 접합된다. 이러한 평면적인 접합형태는 도전성 범프와 본딩패드 사의 견고한 접합을 보장하기 어렵다.
특히, 칩과 기판 사이의 열팽창계수 차이로 접합강도 열화는 패키지 신뢰성에 크게 낮추는 문제가 있다. 이러한 신뢰성을 개선하기 위해서 상기 칩의 도전성 범프를 기판의 본딩패드에 접합시킨 후에, 추가적인 공정으로서, 칩과 기판의 사이의 공간에 충전하여 견고한 접합을 보장하기 위한 언더필(under-fill)공정이 요구되어 왔다.
본 발명은, 상기한 종래 기술의 문제를 해결하기 위한 것으로서, 일 목적은 플립 칩 또는 BGA형 IC을 탑재하는데 있어서, 그 도전성 범프와 본딩패드의 접촉면적을 최대화하여 높은 접착강도를 보장할 수 있는 다층 세라믹 회로 기판을 제공하는데 있다.
본 발명의 다른 목적은 표면에 실장될 칩의 도전성 범프와의 접속될 본딩패드의 접촉면적을 최대화함으로써 높은 접착강도를 보장할 수 있는 다층 세라믹 회로 기판의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 표면에 실장될 칩의 도전성 범프와의 접속될 본딩패드의 접촉면적을 최대화함으로써 높은 접착강도를 보장하면서, 나아가 패키지 높이를 낮추어 언더필 공정을 생략하여 공정을 간소화할 수 있는 전자 디바이스 모듈을 제공하는데 있다.
상기 기술적 과제를 실현하기 위해서, 본 발명의 일 측면은
복수의 세라믹층이 적층되어 이루어지며 상기 복수의 세라믹층 각각에 형성된 도전성 비아와 도전성 패턴으로 이루어진 층간회로를 갖는 세라믹 본체와, 상기 복수의 세라믹층 표면에 인접한 적어도 하나의 표층 세라믹층에 형성되며 상부를 향해 경사진 측벽을 갖는 범프 수용부와, 상기 범프 수용부의 경사진 측벽과 저면 에 형성되며 상기 층간회로에 연결된 본딩패드를 포함하는 다층 세라믹 회로 기판을 제공한다.
바람직한 실시형태에서, 상기 복수의 세라믹층 중 상기 범프 수용부의 저면을 제공하는 세라믹층 상면에서 상기 범프 수용부의 대응되는 영역에 형성된 캐치 패드를 더 포함한다. 이 경우에, 상기 캐치 패드는 상기 범프 수용부 저면의 면적보다 큰 면적을 갖는 것이 바람직하다.
바람직하게, 상기 본딩패드는, 상기 범프 수용부의 경사진 측벽에 형성된 제1 전극층과, 상기 제1 전극층의 표면과 상기 범프 수용부의 저면에 노출된 층간회로영역 또는 캐치패드영역에 형성된 제2 전극층을 포함할 수 있다.
이 경우에, 상기 제1 전극층은 상기 층간회로를 형성하는 물질과 동일하며, 상기 제2 전극층은 도금층일 수 있다.
본 발명의 다른 측면은, 적어도 하나의 제1 세라믹 그린시트에서 본딩패드가 형성될 위치에 상부를 향해 경사진 측벽을 갖는 적어도 하나의 관통구를 형성하는 단계와, 상기 관통구의 경사진 측벽에 도전성 페이스트로 제1 전극층을 형성하는 단계와, 복수의 제2 세라믹 그린시트에 도전성 페이스트로 층간회로를 이루기 위한 도전성 패드와 도전성 비아를 형성하는 단계와, 상기 적어도 하나의 제1 세라믹 그린시트가 표면에 위치하도록 상기 제1 세라믹 그린시트와 상기 복수의 제2 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계와, 상기 세라믹 적층체를 소성한 후에, 범프 수용부로 제공될 상기 관통구의 측벽과 저면에 제2 전극층을 형성하여 상기 제1 및 제2 전극층으로 이루어진 본딩패드를 제공하는 단계를 포함하는 다층 세라믹 회로 기판 제조방법을 제공한다.
상기 복수의 제2 세라믹 그린시트에 도전성 패드와 도전성 비아를 형성하는 단계는, 상기 복수의 제2 세라믹층 중 상기 범프 수용부의 저면을 제공하는 세라믹층 상면에서 상기 범프 수용부의 대응되는 영역에 도전성 페이스트로 캐치 패드를 형성하는 단계를 포함할 수 있다.
상기 본딩패드를 제공하는 단계는, 상기 관통구의 측벽에 형성된 제1 전극층 및 상기 관통구의 저면에 노출된 캐치패드영역에 제2 전극층을 도금하는 단계를 포함할 수 있다.
상기 제1 전극층을 형성하기 위한 도전성 페이스트는 상기 층간회로를 형성하기 위한 도전성 페이스트와 동일한 것일 수 있다.
본 발명의 또 다른 측면은, 복수의 세라믹층이 적층되어 이루어지며 상기 복수의 세라믹층 각각에 형성된 도전성 비아와 도전성 패턴으로 이루어진 층간회로를 갖는 세라믹 본체와, 상기 복수의 세라믹층 표면에 인접한 적어도 하나의 표층 세 라믹층에 형성되며 상부를 향해 경사진 측벽을 갖는 복수의 범프 수용부와, 상기 복수의 범프 수용부의 경사진 측벽과 저면에 각각 형성되며 상기 층간회로에 연결된 복수의 본딩패드를 포함하는 다층 세라믹 회로 기판과, 하면에 복수의 도전성 범프를 가지며, 상기 복수의 도전성 범프가 각각 상기 복수의 범프 수용부에 위치하도록 상기 다층 세라믹 회로 기판 상에 탑재된 전자디바이스를 포함하는 전자 다바이스 모듈을 제공한다.
바람직하게, 상기 전자 디바이스의 도전성 범프는 상기 범프 수용부 저면에 위치한 영역과 함께 상기 범프 수용부의 측벽에 위치한 영역과 접하도록 상기 본딩패드와 접속될 수 있다.
바람직하게, 언더필공정이 생략될 수 있도록, 상기 전자 디바이스의 하면은 상기 다층 세라믹 회로 기판 상면과 거의 접할 수 있다.
본 발명의 패키지용 다층 세라믹 회로 기판에 따르면, 플립 칩 또는 BGA형 IC와 같은 도전성 범프를 갖는 칩을 표면 실장할 때에, 상기 칩의 도전성 범프를 본딩패드가 마련된 오목부 형상의 범프 수용부에 수용시킴으로써 높은 접착강도를 보장할 수 있다. 특히, 상기 범프 수용부의 측벽을 경사지도록 형성하여 도전성 범프와 접합면적을 효과적으로 넓힘으로써 높은 접착강도를 최대화할 수 있다.
또한, 본 발명에 따른 전자 디바이스 모듈에서는, 도전성 범프가 수용부 내 에 위치하는 높이만큼 낮아지므로, 패키지 높이를 낮출 수 있으며, 나아가 언더필 공정을 생략하여 공정을 간소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명하기로 한다.
도1은 본 발명의 일 실시형태에 따른 전자디바이스 모듈(100)을 나타내는 단면도이다.
도1을 참조하면, 전자 디바이스 모듈(100)은, 복수의 전자 디바이스(20,26,27)와, 상기 복수의 전자 디바이스(20,26,27)가 탑재된 다층 세라믹 회로 기판(11)을 포함한다.
본 실시형태는, BGA형 전자 디바이스(20) 외에도 추가적으로 필요한 수동소자(26,27)를 포함할 수 있다. 상기 BGA형 전자 디바이스(20)는 솔더볼과 같은 복수의 도전성 범프(25)가 형성된 하면을 갖는다. 상기 수동소자(26,27)로는 도1에 도시된 바와 같이, 상기 기판(11) 상면에 표면 실장된 MLCC(26)과 상기 기판(11) 하면에 형성된 필름형 저항소자(27)가 있다.
상기 다층 세라믹 회로 기판(10)은 복수의 세라믹층(11a-11d)이 적층되어 이루어진 세라믹 본체(11)와 상기 세라믹 본체(11)에 형성된 층간회로를 포함한다. 상기 층간회로는 상기 복수의 세라믹층(11a-11d) 각각에 형성된 도전성 비아(12)와 도전성 패턴(13)으로 형성될 수 있다.
본 실시형태에 채용된 다층 세라믹 회로 기판(10)은 표층 세라믹층(11a)에 형성되며 상부를 향해 경사진 측벽을 갖는 복수의 범프 수용부(16)를 포함한다. 상기 복수의 범프 수용부(16)의 경사진 측벽과 저면에는 상기 층간회로(도전성 비아 또는 도전성 패턴)에 전기적으로 연결된 복수의 본딩패드(17)를 포함한다.
상기 복수의 세라믹층(11a-11d) 중 상기 범프 수용부의 저면을 제공하는 세라믹층(11b) 상면에 상기 범프 수용부(16)의 대응되는 영역에 형성된 캐치 패드(15)를 더 포함할 수 있다. 상기 캐치 패드(15)는 상기 본딩패드(17)와 상기 층간회로의 연결이 용이하도록 상기 범프 수용부(16)의 저면에 위치한 본딩패드(17) 영역보다 큰 면적을 갖도록 형성하는 것이 바람직하다. 추가적으로, 본딩패드와 연결될 도전성 비아(12)의 직경보다 크게 구성되거나 본딩패드와 연결될 도전성 패턴(13)의 선폭보다 큰 폭을 갖도록 구성되어 상기 본딩패드(17)와 층간회로의 안정적인 연결을 도모할 수 있다.
상기 BGA형 전자 디바이스(20)는 각 도전성 범프(25)가 상기 복수의 범프 수용부(16)에 위치할 수 있도록 상기 다층 세라믹 회로 기판(10) 상면에 탑재된다. 상기 도전성 범프(25)는 상기 다층 세라믹 회로 기판(10)의 본딩패드(17)에 각각 접속된다. 특히, 본 발명에 채용된 범프 수용부(16)는 경사진 측벽을 가지므로, 상기 도전성 범프(25)가 상기 본딩패드(17) 중 저면영역은 물론, 측벽영역까지 쉽게 접속될 수 있다. 이와 같이 본딩패드는 종전의 2차원 형태의 패드(14)보다 상대적으로 상기 도전성 범프(25)와 큰 접속면적을 가질 수 있으므로, 높은 접합강도를 보장할 수 있다.
또한, 상기 범프 수용부(17)의 깊이만큼 그 범프 수용부(17) 내에 상기 BGA형 전자 디바이스(20)의 도전성 범프(25)가 수용되므로, BGA형 전자 디바이스(20)의 하면은 상기 다층 세라믹 회로 기판(10)의 상면(즉, 실장면)에 가까이 위치할 수 있으며, 본 실시형태와 같이, 상기 전자 디바이스(20)의 하면은 상기 다층 세라믹 회로 기판(10) 상면과 접할 수 있다. 이에 대해서는 도2을 참조하여 보다 상세히 설명한다.
이와 같이, 상기 BGA형 전자 디바이스(20)의 하면이 상기 다층 세라믹 회로 기판(10) 상면에 접하거나 거의 틈이 발생되지 않을 경우에는 언더필 형성공정을 생략할 수 있는 부가적인 장점을 제공한다.
본 실시형태에서는, IC칩과 유사한 BGA형 전자디바이스를 예시하여 설명하였으나, 솔더볼과 유사한 범프구조를 갖는 다양한 형태의 플립 칩도 본 발명에 적용될 수 있다.
도2a 내지 도2c는 본 발명의 특정 실시형태에 따른 다층 세라믹 회로 기판을 나타내는 단면도이다.
도2a를 참조하면, 본 실시형태에 따른 다층 세라믹 회로 기판(30)은, 복수의 세라믹층(31a,31b)이 적층되어 이루어진 세라믹 본체(31)와, 상기 복수의 세라믹층 중 내층 세라믹층(31b)에 형성된 도전성 비아(32)를 갖는다.
상기 다층 세라믹 회로 기판(30)은 상기 복수의 세라믹층 표면에 인접한 표층 세라믹층(31a)에는 형성된 범프 수용부(36)를 포함한다. 상기 범프 수용부(36)는 상부를 향해 경사진 측벽과 저면을 갖는다. 상기 범프 수용부(36)의 경사진 측벽과 저면에는 본딩패드(37)가 형성된다.
본 실시형태와 같이, 상기 본딩패드(37)는 상기 범프 수용부(36)의 경사진 측벽에 형성된 제1 전극층(37a)과, 상기 제1 전극층(37a)의 표면과 상기 범프 수용부(36)의 저면에 노출된 캐치패드(35)영역에 형성된 제2 전극층(37b)을 포함할 수 있다. 이 경우에, 상기 제1 전극층(37a)은 Ag와 같은 상기 층간회로를 형성하는 물질과 동일하며, 상기 제2 전극층(37b)은 Ni, Au, Ni/Au와 같은 도금층일 수 있다.
상기 본딩패드(37)는 층간회로를 구성하는 도전성 비아(32)와 전기적으로 연결된다. 본 실시형태와 같이, 상기 캐치 패드(35)는 상대적으로 넓은 면적을 제공하여 도전성 비아(32)와 본딩 패드(37)의 저면의 연결을 안정적으로 보장할 수 있다.
도1에서 설명된 바와 같이, 전자 디바이스(40)의 하면이 거의 다층 세라믹 회로 기판(30) 상면에 접하도록 형성되는 것이 바람직하다. 이를 위해서, 상기 범프 수용부(36)의 깊이(d)는 상기 도전성 범프(45)의 높이(h)를 고려하여 형성하는 것이 바람직하다. 실제 리플로우 공정을 고려하여 도전성 범프(45)의 높이(h)보다는 상기 범프 수용부(36)의 깊이(d)를 다소 작게 형성하는 것이 바람직하다.
즉, 도2b와 같이, 전자 디바이스(40)의 도전성 범프(45)를 다층 세라믹 회로 기판(31)의 범프 수용부(36)에 위치하도록 상기 전자 디바이스(40)를 상기 다층 세라믹 회로 기판(30) 상에 배치한다. 상기 전자 디바이스(40)는 상기 다층 세라믹 회로 기판(30) 상면보다 다소 들뜬 상태에 위치할 수 있다.
이어, 도2c와 같이, 고온의 리플로우 공정을 통해서, 상기 도전성 범프(45)는 리플로우되어 범프 수용부(36)의 본딩패드(37) 저면뿐만 아니라 측벽영역까지 접속되도록 형성되며 전자 디바이스(40)의 하면과 다층 세라믹 회로 기판(30) 상면에 거의 접할 수 있으며, 이로써, 언더필 공정을 생략할 수 있다.
물론, 본 발명은 도전성 범프(45)의 높이와 범프 수용부(36)의 깊이에 대한 조건으로 한정되지는 않는다. 예를 들어, 도2b의 단계에서 거의 기판에 접하도록 상기 도전성 범프(45)의 높이와 범프 수용부(36)의 깊이를 거의 동일하도록 형성할 수도 있다.
도3a 및 도3b는 도2에 도시된 다층 세라믹 회로 기판의 표층 세라믹시트를 제조하는 공정을 설명하기 위한 공정별 단면도이다.
도3a에 도시된 바와 같이, 표층용 세라믹 그린시트(31ㅁ)에서 본딩패드가 형성될 위치에 상부를 향해 경사진 측벽을 갖는 적어도 하나의 관통구(R)를 형성한다. 본 공정은 레이저 조사를 이용함으로써 원하는 경사진 측벽을 갖도록 용이하게 형성될 수 있다.
이어, 도3b에 도시된 바와 같이, 상기 관통구(R)의 경사진 측벽에 도전성 페이스트로 제1 전극층(37a)을 형성한다. 본 공정은 통상의 쓰루필(through fill)공정을 이용하여 형성될 수 있다. 상기 제1 전극층(37a)을 위한 도전성 페이스트는 Ag 페이스트와 같이, 다른 층간회로를 구성하는 물질과 동일한 물질일 수 있다.
본 실시형태에서는, 하나의 표층 세라믹층(31a)을 이용하는 공정으로 예시하였으나, 2개의 세라믹 시트의 상면을 이용하여 형성될 수 있다. 이 경우에, 경사진 측벽 구조를 갖도록 형성하기 위해서, 보다 표층에 가까운 세라믹시트일수록 관통구의 직경을 크게 형성하여 계단식 측벽을 형성할 수도 있다.
도4a 내지 도4c는 도2에 도시된 다층 세라믹 회로 기판의 표층 세라믹시트와 인접한 내부 세라믹시트를 제조하는 공정을 설명하기 위한 공정별 단면도이다.
도4a에 도시된 바와 같이, 내층 세라믹 그린시트(31b)에 도전성 비아를 형성 하기 위한 비아(v)를 형성한다.
이어, 도4b에 도시된 바와 같이, 내층 세라믹 그린시트(31b)에 도전성 페이스트로 도전성 비아(32)를 형성한다. 상기 도전성 비아(32)는 공지된 비아필(via fill)공정으로 형성될 수 있다. 본 공정에 사용되는 도전성 페이스트는 Ag 페이스트와 같은 공지된 물질일 수 있다.
다음으로, 도4c에 도시된 바와 같이, 내층 세라믹 그린스트(31b) 상에 도전성 페이스트를 이용하여 캐치 패드(35)를 형성할 수 있다. 본 공정은 통상의 인쇄공정으로 형성될 수 있다. 본 공정에서 동일한 도전성 페이스트를 이용하여 도전성 패턴(미도시)을 함께 형성할 수도 있다.
도5a 내지 도5c는 도3에 도시된 표층 세라믹시트와 도4에 도시된 내부 세라믹시트를 사용하는 다층 세라믹 회로 기판 제조공정을 설명하기 위한 공정별 단면도이다.
도5a에 도시된 바와 같이, 표층 세라믹 그린시트(31a)가 표면에 위치하도록 상기 표층 세라믹 그린시트(31a)와 다른 세라믹 그린시트(31b)를 적층하여 세라믹 적층체(31)를 형성한다.
이어, 도5b에 도시된 바와 같이, 상기 세라믹 적층체(31)를 소성한다. 이 때에 도전성 페이스트로 형성된 도전성 비아(32), 캐치패드(35), 본딩패드의 제1 전극층(37a)이 함께 소성될 수 있다.
다음으로, 도5c에 도시된 바와 같이, 범프 수용부(36)로 제공될 상기 관통구의 측벽과 저면에 제2 전극층(37b)을 형성하여 상기 제1 및 제2 전극층(37a,37b)으로 이루어진 본딩패드(37)를 제공한다. 상기 제2 전극층은 Ni, Au, Ni/Au와 같은 도금층일 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도1은 본 발명의 일 실시형태에 따른 전자디바이스 모듈을 나타내는 단면도이다.
도2는 본 발명의 특정 실시형태에 따른 다층 세라믹 회로 기판을 나타내는 단면도이다.
도3은 도2에 도시된 다층 세라믹 회로 기판의 표층 세라믹시트를 제조하는 공정을 설명하기 위한 공정별 단면도이다.
도4는 도2에 도시된 다층 세라믹 회로 기판의 표층 세라믹시트와 인접한 내부 세라믹시트를 제조하는 공정을 설명하기 위한 공정별 단면도이다.
도5는 도3에 도시된 표층 세라믹시트와 도4에 도시된 내부 세라믹시트를 사용하는 다층 세라믹 회로 기판 제조공정을 설명하기 위한 공정별 단면도이다.

Claims (17)

  1. 복수의 세라믹층이 적층되어 이루어지며 상기 복수의 세라믹층 각각에 형성된 도전성 비아와 도전성 패턴으로 이루어진 층간회로를 갖는 세라믹 본체;
    상기 복수의 세라믹층 표면에 인접한 적어도 하나의 표층 세라믹층에 형성되며 상부를 향해 경사진 측벽을 갖는 범프 수용부; 및
    상기 범프 수용부의 경사진 측벽에 형성된 제1 전극층과 상기 제1 전극층의 표면과 상기 범프 수용부의 저면에 노출된 층간회로 영역에 형성된 제2 전극층을 포함하는 본딩패드를 포함하는 다층 세라믹 회로 기판.
  2. 제1항에 있어서,
    상기 복수의 세라믹층 중 상기 범프 수용부의 저면을 제공하는 세라믹층 상면에서 상기 범프 수용부의 대응되는 영역에 형성된 캐치 패드를 더 포함하는 것을 특징으로 하는 다층 세라믹 회로 기판.
  3. 제2항에 있어서,
    상기 캐치 패드의 면적은 상기 범프 수용부 저면의 면적보다 큰 것을 특징으로 하는 다층 세라믹 회로 기판.
  4. 제2항 또는 제3항에 있어서,
    상기 본딩패드는, 상기 범프 수용부의 경사진 측벽에 형성된 제1 전극층과 상기 제1 전극층의 표면과, 상기 범프 수용부의 저면에 노출된 캐치패드영역에 형성된 제2 전극층을 포함하는 것을 특징으로 하는 다층 세라믹 회로 기판.
  5. 제4항에 있어서,
    상기 제1 전극층은 상기 층간회로를 형성하는 물질과 동일하며, 상기 제2 전극층은 도금층인 것을 특징으로 하는 다층 세라믹 회로 기판.
  6. 적어도 하나의 제1 세라믹 그린시트에서 본딩패드가 형성될 위치에 상부를 향해 경사진 측벽을 갖는 적어도 하나의 관통구를 형성하는 단계;
    상기 관통구의 경사진 측벽에 도전성 페이스트로 제1 전극층을 형성하는 단계;
    복수의 제2 세라믹 그린시트에 도전성 페이스트로 층간회로를 이루기 위한 도전성 패드와 도전성 비아를 형성하는 단계;
    상기 적어도 하나의 제1 세라믹 그린시트가 표면에 위치하도록 상기 제1 세라믹 그린시트와 상기 복수의 제2 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
    상기 세라믹 적층체를 소성한 후에, 범프 수용부로 제공될 상기 관통구의 측벽과 저면에 제2 전극층을 형성하여 상기 제1 및 제2 전극층으로 이루어진 본딩패드를 제공하는 단계를 포함하는 다층 세라믹 회로 기판 제조방법.
  7. 제6항에 있어서,
    상기 복수의 제2 세라믹 그린시트에 도전성 패드와 도전성 비아를 형성하는 단계는, 상기 복수의 제2 세라믹층 중 상기 범프 수용부의 저면을 제공하는 세라믹층 상면에서 상기 범프 수용부의 대응되는 영역에 도전성 페이스트로 캐치 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 다층 세라믹 회로 기판 제조방법.
  8. 제7항에 있어서,
    상기 캐치 패드의 면적은 상기 범프 수용부 저면의 면적보다 큰 것을 특징으로 하는 다층 세라믹 회로 기판 제조방법.
  9. 제7항 또는 제8항에 있어서, 상기 본딩패드를 제공하는 단계는,
    상기 관통구의 측벽에 형성된 제1 전극층 및 상기 관통구의 저면에 노출된 캐치패드영역에 제2 전극층을 도금하는 단계를 포함하는 것을 특징으로 하는 다층 세라믹 회로 기판 제조방법.
  10. 제6항에 있어서,
    상기 제1 전극층을 형성하기 위한 도전성 페이스트는 상기 층간회로를 형성하기 위한 도전성 페이스트와 동일한 것을 특징으로 하는 다층 세라믹 회로 기판 제조방법.
  11. 복수의 세라믹층이 적층되어 이루어지며 상기 복수의 세라믹층 각각에 형성된 도전성 비아와 도전성 패턴으로 이루어진 층간회로를 갖는 세라믹 본체와, 상기 복수의 세라믹층 표면에 인접한 적어도 하나의 표층 세라믹층에 형성되며 상부를 향해 경사진 측벽을 갖는 복수의 범프 수용부와, 상기 복수의 범프 수용부의 경사진 측벽에 형성된 제1 전극층과 상기 제1 전극층의 표면과 상기 범프 수용부의 저면에 노출된 층간회로 영역에 형성된 제2 전극층을 포함하는 복수의 본딩패드를 포함하는 다층 세라믹 회로 기판; 및
    하면에 복수의 도전성 범프를 가지며, 상기 복수의 도전성 범프가 각각 상기 복수의 범프 수용부에 위치하도록 상기 다층 세라믹 회로 기판 상에 탑재된 전자디바이스를 포함하며, 상기 전자 디바이스의 하면은 상기 다층 세라믹 회로 기판 상면과 접하는 전자 다바이스 모듈.
  12. 제11항에 있어서,
    상기 복수의 세라믹층 중 상기 범프 수용부의 저면을 제공하는 세라믹층 상면에서 상기 범프 수용부의 대응되는 영역에 형성된 캐치 패드를 더 포함하는 것을 특징으로 하는 전자 다바이스 모듈.
  13. 제12항에 있어서,
    상기 캐치 패드의 면적은 상기 범프 수용부 저면의 면적보다 큰 것을 특징으로 하는 전자 다바이스 모듈.
  14. 제12항 또는 제13항에 있어서,
    상기 본딩패드는, 상기 범프 수용부의 경사진 측벽에 형성된 제1 전극층과 상기 제1 전극층의 표면과, 상기 범프 수용부의 저면에 노출된 캐치패드영역에 형성된 제2 전극층을 포함하는 것을 특징으로 하는 전자 다바이스 모듈.
  15. 제14항에 있어서,
    상기 제1 전극층은 상기 층간회로를 형성하는 물질과 동일하며, 상기 제2 전극층은 도금층인 것을 특징으로 하는 전자 다바이스 모듈.
  16. 제11항에 있어서,
    상기 전자 디바이스의 도전성 범프는 상기 범프 수용부 저면에 위치한 영역과 함께 상기 범프 수용부의 측벽에 위치한 영역과 접하도록 상기 본딩패드와 접속된 것을 특징으로 하는 전자 디바이스 모듈.
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