JP3429734B2 - 配線基板、多層配線基板、回路部品実装体及び、配線基板の製造方法 - Google Patents
配線基板、多層配線基板、回路部品実装体及び、配線基板の製造方法Info
- Publication number
- JP3429734B2 JP3429734B2 JP2000175838A JP2000175838A JP3429734B2 JP 3429734 B2 JP3429734 B2 JP 3429734B2 JP 2000175838 A JP2000175838 A JP 2000175838A JP 2000175838 A JP2000175838 A JP 2000175838A JP 3429734 B2 JP3429734 B2 JP 3429734B2
- Authority
- JP
- Japan
- Prior art keywords
- via hole
- wiring board
- wiring
- layer
- filled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3478—Applying solder preforms; Transferring prefabricated solder patterns
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
- H05K3/4658—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern characterized by laminating a prefabricated metal foil pattern, e.g. by transfer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09509—Blind vias, i.e. vias having one side closed
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09563—Metal filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/01—Tools for processing; Objects used during processing
- H05K2203/0147—Carriers and holders
- H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49345—Catalytic device making
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
線基板、回路部品実装体及び、配線基板の製造方法に関
する。
産業用にとどまらず広く民生用機器の分野においても、
LSI等の半導体チップを高密度に実装でき、しかも安
価な多層配線回路基板が強く要望されてきている。この
ような多層配線回路基板では、各層の微細な配線ピッチ
の配線パターンを層同士で電気的に信頼性高く接続でき
ることが重要である。
積層板のエッチングや、めっき加工による従来のプリン
ト配線基板の製造方法ではもはやこれらの要求を満足さ
せることは極めて困難となり、新しい構造を備えたプリ
ント配線基板が開発されつつある。
次に掲げる。
板をコアー基板とし、より小さなバイアホールを有する
絶縁層やよりファインな配線層を積層してゆくビルドア
ップ製法と呼ばれているものがある(本多進”ビルドア
ップ多層配線基板技術の現状と課題”、回路実装学界
誌、Vol.11、No.7、P462-468 (1996))。
ある絶縁層には、感光性の絶縁材料や化学エッチ可能な
材料を用いてフォトエッチ法やケミカルエッチ法によ
り、小さなあなを形成する。最近ではプラズマあるい
は、レーザで絶縁層に穴を開ける方法も開発されてい
る。レーザの場合は、材料に感光性や化学エッチング特
性を付加する必要がなく絶縁性の材料の選択肢が広がり
都合がよい。
有するプリプレーグに銅箔を積層してゆくスタック製法
がある(岡野裕幸”全層IVH構造を有する樹脂多層基
板”'95マイクロエレクトロニクスシンポジウム、p163
(1995))(一般的にはビルドアップ多層配線基板として
分類されることが多い)。プリプレーグの代わりに接着
剤付きのフィルムを使ったものも研究されている(竹ノ
内啓一他”ポリイミド多層基板の開発”第10回回路実
装学術講演大会、講演論文集、p81-82(1996)。
のビルドアップ方法と類似している。これは、従来のセ
ラミック多層基板をコアー基板としその表面に、無機あ
るいは有機の絶縁層と、鍍金(メッキ)とフォトエッチ
等によりパターン化した導体配線層とを、積層した薄膜
多層基板である。この方法は、薄膜技術を使うために現
在では最も高密度の配線基板の製造方法となっている。
絶縁層に感光性のポリイミドを用いた例がもっとも多
い。
れの配線基板の製造方法には欠点がある。
来の低密度であるガラスエポキシ多層基板を用いるため
に、より高密度の配線基板が得にくい。 また、より高
密度の配線基板を得るにはビルドアップする絶縁層と配
線層を増やす必要があり、平坦化などが技術的に困難に
なる、あるいはコストが高くなる等の問題がある。
にはある厚みのプリプレーグあるいはフィルム(基材)
に、小さい穴を低コストで開ける困難性を抱えている。
のであり、コスト的に高価である。
例えば、低コストで、高密度配線が得られ、しかも製法
が容易であり、さらに、できるだけ大きなワークサイズ
のコアー基板を用いることのできる配線基板、多層配線
基板、回路部品実装体及び、配線基板の製造方法を提供
することを目的とする。
に本発明の配線基板においては、第1のバイアホールを
有する基材層と、前記基材層の少なくとも一面に設けら
れた第2のバイアホールを有する絶縁層とを備え、前記
第1及び第2のバイアホールが導電性材料で充填されて
おり、前記第2のバイアホールの断面積が前記第1のバ
イアホールの断面積より小さく、かつ前記第2のバイア
ホールに充填された導電性材料の一部が前記第1のバイ
アホールに埋めこまれている。このようにすることによ
り大きなワークサイズでファインな配線とファインなバ
イアホール接続が可能となり、低コストの配線基板や電
子部品が得られる。
バイアホールを有する基材層と、前記基材層の少なくと
も一面に設けられた第2のバイアホールを有する絶縁層
とを備え、前記第1及び第2のバイアホールが導電性材
料で充填されており、前記第2のバイアホールの断面積
が前記第1のバイアホールの断面積より小さく、かつ前
記第2のバイアホールに充填された導電性材料の一部が
前記第1のバイアホールに埋めこまれていることを特徴
とする配線基板であり、第1のバイアホールが大きいに
も関わらずファインな配線とバイアホール接続が可能と
なる。
求項1において第1のバイアホールと第2のバイアホー
ルに充填された導電性材料が異なることを特徴としてお
り、小さい第2のバイアホールの電気的接続の信頼性を
確保しやすい構成となっている。
求項1において第1のバイアホールと第2のバイアホー
ルに充填された導電性材料が同一であることを特徴とし
ており、製造が簡単である。
バイアホールの断面積より小さいビアパッドが第2のバ
イアホール上に設けられていることを特徴とする第1の
バイアホールと第2のバイアホールに充填された導電性
材料が異なることを特徴としており、第1のバイアホー
ルが大きいにも関わらずこのバイアホールに邪魔されず
にファインな配線の配線基板が実現できる。
バイアホールを有する基材層と前記基材層の少なくとも
一面に設けられる第2のバイアホールを有する絶縁層と
があり、前記第2のバイアホールの断面積が前記第1の
バイアホールの断面積より小さく、前記第1及び第2の
バイアホールが導電性材料で充填されている配線層を複
数枚重ねたことを特徴としており、各配線層を電気的に
接続する第1のバイアホールは大きいにも関わらず、配
線層はファインな構造を保つことができるため、大変高
密度な多層配線基板になる。
バイアホールを有する基材層と前記基材層の少なくとも
一面に設けられる第2のバイアホールを有する絶縁層と
があり、前記第2のバイアホールの断面積が前記第1の
バイアホールの断面積より小さく、前記第1及び第2の
バイアホールが導電性材料で充填されている配線層を有
する両面配線基板あるいは多層配線基板と該配線基板上
に実装された回路部品とを備えた回路部品実装体であ
り、高密度の実装体を得ることができる。
材料が充填された第2のバイアホールを有する絶縁層を
形成する第1の工程と、断面積が前記第2のバイアホー
ルの断面積よりも大きい第1のバイアホールを有する基
材層を形成する第2の工程と、前記第1のバイアホール
に前記第2のバイアホールに充填された導電性材料が埋
めこまれるように前記絶縁層を転写する第3の工程とを
備えたことを特徴とする配線基板の製造方法である。
て図面を用いて説明する。
態における両面配線基板の断面図である。第1のバイア
ホール103を有する基材層101があり、この基材層
101の両面に第1のバイアホールよりも断面積が小さ
い第2のバイアホール105を有する絶縁層104を設
けてある。そのバイアホール105の上にはビアパッド
106がある。107は配線であり、ビアパッドととも
に配線層を形成している。上下の配線層107,107
は第1のバイアホール103と第2のバイアホール10
5によって電気的に接合され、全体として両面配線基板
を形成している。
ホール105の断面積を小さく作ることができる。
成されているが、第2のバイアホール105の大きさが
小さいので、そのビアパッド106も小さくでき、その
結果、第1のバイアホール103の断面積がたとえ大き
くても、それに関係なくファインに(高密度に)作るこ
とができる。
一、第二バイアホール103,105と短絡する心配が
ない。
03の断面積を大きくできるので、配線基板の製造が容
易になる。
板としての機械的強度も兼ね備えていることが好まし
い。
めたガラスエポキシ基板や、アラミド繊維を補強材にし
てエポキシ樹脂で固めたアラミドエポキシ基板でもよ
い。プリント回路基板用として開発された公知の樹脂が
利用できる。
ホール105からなるバイアホール102には導電性材
料が充填されている。
に混ぜ込んだ導電性ペーストを硬化したものや、あるい
は金、銀、銅、鉛等や、それらの合金で出来た金属でも
よい。
電性材料と、第2のバイアホール105に充填されたそ
れとは同一であってもよいしあるいは異なっていてもよ
い。
の熱膨張係数の相違を利用して反り等を矯正する事が可
能となる。
側に形成してあるが、図2のように更に図1の両面基板
201の外側に絶縁層202を設け、それによって配線
層107を全体の絶縁層(絶縁層104と絶縁層202
とからなる)の内部に配置させることも可能である。
効であり、表面に開けた穴203は更に上層あるいは下
層へ接続のためのバイアホールとなる。その穴203の
断面積の大きさは自由である。表層に使う場合には絶縁
層202はソルダーレジストになる。
法は後述する。
にのみ設けた実施の形態を示す。303は第1のバイア
ホールであり、305が断面積の小さい第2のバイアホ
ールである。ビアパッド306と配線307は配線層を
形成していて絶縁層304により配線307は大きい第
1のバイアホール303に短絡しないためにファインな
配線が可能となる。
は配線をファインにすることができるほかに配線307
の接着強度を確保するうえでも有力な手段である。
配線基板(4層配線板)の断面図を示す。2枚の両面配
線基板401は図2で説明したものと同じである。2枚
の両面配線基板401,401がバイアホール403の
ある基材402を介して機械的且つ電気的に接合されて
いる。バイアホール403は、基材402に設けた第1
のバイアホール404と、絶縁層406に設けた第1の
バイアホール404よりも断面積の小さなバイアホール
405からなっている。基材並びにバイアホールの材料
は図1で説明したものと同じものが使える。
明に関連する技術の構造の両面配線基板を用いる必要は
ない。例えば、図6に2枚の従来の両面配線基板に本実
施の形態の配線基板の構造を適用した4層配線基板の断
面図をあげる。501は従来のバイアホールガラスエポ
キシ両面配線基板である。バイアホール511により両
面の配線512を電気的に接続している。通常バイアホ
ールのなか510は中空であるがここでは樹脂を埋め込
んである。2枚の従来型両面基板501がバイアホール
403のある基材502を介して機械的且つ電気的に接
合されている。バイアホール503は、基材502に設
けた第1のバイアホール504と、絶縁層506に設け
た第1のバイアホール504よりも断面積の小さなバイ
アホール505とからなっている。基材並びにバイアホ
ールの材料は図1で説明したものと同じものが使える。
いて説明したが、本発明に関連する技術はこれに限られ
ないことは容易に理解できる。同様の構造でより多くの
層を重ねてゆくことが出きる。
形態の配線基板の製造方法について説明する。
明する。この方法は図7のような転写媒体を用いる。剥
離可能なように表面を処理した支持体601の表面に、
ビアパッド106を含む配線107等の配線層が形成さ
れる。その形成は、鍍金や蒸着並びにフォトプロセスを
用いた配線形成プロセスで作る。その配線層の上に第2
のバイアホールとなるべき穴602を有する絶縁層10
4を形成する。このような転写媒体603を用意する。
具体的にはステンレス支持体の上に鍍金により形成した
銅パターンを形成する。
し、図8のように、第1のビアとなるべき穴に導電性ペ
ースト702を埋めた未硬化基材701を間に挟んで、
真空中で加圧加熱し(図8の(A))、導電性ペースト
並びに基材を硬化し一体化した後、支持体を剥離する
(図8の(A))。未硬化基材701は例えばアラミド
不織布にエポキシ樹脂を含浸したアラミドエポキシプリ
プレグを用いることが出きる。導電性ペーストには銅ペ
ーストを用いることができる。穴はレーザで開けてもよ
いし、機械的にドリルで開けてもよい。大きさは未硬化
基材の厚さが150μぐらいの場合は100から300
μぐらいが作りやすい。アラミドエポキシプリプレグは
内部に空隙が多くあり、加熱加圧すると圧縮されて図8
(B)の様に基材の厚さは薄くなる。このとき銅ペース
トは第1のバイアホールとともに第2のバイアホールを
形成する。現実には図8(B)の703の部分で銅ペー
ストがはみ出ることがある。導電性ペースト702をプ
リプレーグの表面から突き出るようすることも可能であ
る。
状の突起を下側の第2のバイアホール上に形成し、この
突起状導電体で、軟化した樹脂の基材を貫通し、上側の
第2のバイアホールに接続する方法もある。
ポキシプリプレグを用いたがこれに限られない。例えば
絶縁性のフィルムに接着剤を塗布したシートでもよい
し、シート状の未硬化接着剤でもよい。導電性ペースト
も銅ペーストに限られることはない。例えば金、銀ある
いはカーボン等の導電ペーストも使える。
ーストである必要もない。例えば、金属ボールを穴に埋
め込んで、第2のバイアホール内に入れた導電性ペース
トにより電気的接合をとってもよい。
ァインな物が必要な場合はアディティブ法によって形成
してもよい。即ち鍍金の前に支持体601の表面にパタ
ーン化した鍍金レジスト層を形成し導電性の支持体の露
出したところに鍍金膜を析出してゆく。この方法による
とファインで膜厚の厚いパターンが得られる。配線やビ
アパッドを導電ペーストを印刷して作ってもよく、これ
は非常に簡便な方法である。また、転写時に加圧加熱す
る場合は、導電率が加熱だけで硬化したものよりも上昇
する。
1のバイアホールと第2のバイアホールの電気的な接続
が確実になる。
発明の一実施の形態について説明する。
ルに充填された導電性ペーストである。この801は印
刷で作ることができる。勿論鍍金や他の導電性の膜の形
成技術とパターニング技術を用いて形成してもよい。即
ち図7の転写媒体に比較して、小さな第2のバイアホー
ルへの導電性ペーストの流れ込み不良を防止できる。図
10は図9の転写媒体を用いた結果できた両面配線基板
の断面図を示している。この場合は第1のバイアホール
と第2のバイアホールの導電性材料は異なるが勿論同一
でもよい。図10において両面配線基板の上下のパター
ンをずらして描いたが、これは本実施の形態においては
上下のパターンの位置合わせはラフでよ良いことを示し
ている。つまり、大きな第1のバイアホールを本発明で
は作れるので、少々ずれても接続性はよい。そして、こ
のように少々ずれてもかまわないから、ワークサイズの
大きなものを作り、最後に分割して製品を得ることが可
能となる(ワークサイズの大きなものは、ビアホール同
士ずれが起こりがちであるから、本発明のようにずれが
少々あっても確実に接続できるものなら、ワークサイズ
を十分大きくとれることになる)。このようにして本発
明ではファインなパターンとバイアホールであるにも関
わらず、大きなワークサイズで製造できるという長所を
発揮する。
一つとしての、張り付けフィルム工法について説明す
る。図11に絶縁層1001と配線1002とからなる
フレキシブル配線基板を示す。絶縁層1001はフィル
ムであり、よく使われるのはポリイミドフィルムであ
る。配線1002は銅箔をフォトエッチでパターン化し
たものである。1003の穴は第2のバイアホールとな
るべき穴である。エキシマレーザで開けると簡単であ
る。このような構成のものは穴のおおきさは別にして従
来からTABテープとしてよく知られている。図12にこ
のフレキシブル配線基板を用いた本実施の形態である両
面配線基板の断面図を示す。
製造方法の一つとしての、基材の上に順次積層してゆく
ビルドアップ工法を示す。この工法においては既に硬化
した第1のバイアホール1202を有する既に硬化した
基材1201を用いる。基材1201の上下面に第2の
バイアホール1203を有する絶縁層1204を形成
し、鍍金あるいは他の導電膜形成方法によって配線12
05を作る。この場合第2のバイアホールに充填される
導電性材料は第1のバイアホール内の導電性材料と異な
る。
良くにているが工程の順序が異なる。図14のように、
銅箔1301に第2のバイアホールとなるべき穴130
2を有する絶縁層1303を上下2枚用意し、その間
に、第1のバイアホールとなるべき穴に未硬化の導電性
ペーストを充填した未硬化の基材を介在させて、加圧加
熱し硬化一体化する(図15の工程(A))。さらに、
表面の銅箔をエッチングによりパターン化して両面基板
を得る(図15の工程(B))。
第2図で説明したような両面配線基板1501を2枚を
用意し、第1のビアとなるべき穴に導電性ペーストを埋
めた未硬化基材1502を、あいだに挟んで真空中で加
圧加熱し(図16の(A))、導電性ペースト並びに基
材を硬化一体化する(図16の(B))。このようにし
て4層配線基板が出来上がる。より多層化は容易であ
り、両面になる。両面配線基板をもう一層重ねれば6層
配線基板になり、2枚の4層配線基板を重ねれば8層配
線基板になる。
面配線基板を作成するのに有効な転写媒体である。支持
体1601の表面に離型処理を施し、その上に絶縁層1
602を作り、必要な穴1606を開け導電体膜からな
る配線1603を積層し、更に、第2のバイアホールと
なるべき穴1605をあけて転写媒体を作る。このよう
な転写媒体を2枚用意し、第7図で説明した方法と同じ
ように両面配線基板を作ると、図18のような物が出来
上がる。但し、出来上がった両面基板の表面は平坦であ
る。
る技術による基板を用いた回路部品実装体である。ここ
に407はベアーチップ、408はバンプ、409はア
ンダーフィル、410は図4の多層配線基板である。こ
の回路部品実装体は、配線基板の表面が平坦で、半田ブ
リッジが少なくて歩留まりの良いため高密度小型である
にも関わらず安価である。特に、裸のLSIを本発明に関
連する技術による配線基板の上にフリップチップ実装し
た回路部品実装体は小型高速且つ安価であるという特徴
を有する。
の形態である半導体チップなどの電子部品のパッケージ
の断面図を示している。片面に銅箔パッド1706のあ
る第1のバイアホール1707を有する基材層1704
と、前記基材層1704の別の片面に設けられる第2の
バイアホール1708を有する絶縁層1703と、第2
のバイアホール1708の位置に対応して電極1702
を有する半導体チップ1701とが、上下に積層されて
いる。前記第2のバイアホール1708の断面積が前記
第1のバイアホール1707の断面積より小さく、前記
第1及び第2のバイアホールが導電性材料1705で充
填されている。入出力パッド(電極)1702は半導体
チップの場合は通常アルミ電極である。基材層1704
は絶縁性樹脂からなる。絶縁層兼保護膜1703は半導
体チップ上の絶縁層兼保護膜であり、チッ化シリコンが
一般的である。チッ化シリコン膜の上にポリイミドのコ
ーティングを施したものも最近多い。
脂が知られている。エポキシ樹脂が広くこの分野では使
われている。穴を開けるために感光性をもたせた樹脂も
ある。穴を開けるために最近はレーザを用いることがで
きるために樹脂の選択の幅は広がった。電子部品に用い
られる樹脂として吸湿の少ないことが望まれる。そのよ
うな樹脂も多く開発されている。また、半導体に接触す
る樹脂としては不純物の含有量が少ないものが好まし
い。また、熱膨張係数もシリコンのそれに近いものが望
ましいが、単独でそのような材料はないために、充填剤
を混入させることが多い。
接続はアルミ電極の表面の酸化膜を除去しておく必要が
ある。導電性ペーストをアルミ電極に接触させる前に逆
スパッタあるいは還元処理によりアルミ表面の酸化膜を
除去する。
ズと同じサイズのパッケージであり小型であるとともに
製法が簡単であるので低コストでもある。導電性材料に
は銀あるいは銅ペーストが使用可能であるが、銅ペース
トが好ましい。
性ペースト1705が半田付けできるタイプである場合
は図21の状態でプリント配線板に実装できるパッケー
ジとして扱える。図20は図19の配線基板を底面側か
ら見た斜視図である。
しては銅紛と樹脂ならびに硬化剤よりなり、その銅紛の
含有率が85重量%以上が好ましい。硬化した後何も処
理しないで半田付け可能な導電性ペーストも市販されて
いる。通常の銅ペーストでも、硬化後表面の樹脂を機械
的にあるいは化学的に取り除くことによりハンダ付けが
可能になる。簡単な方法としては、表面を機械的に研磨
することによりハンダ付けが可能になる。
最近、鉛公害の防止のために半田を使わずに、導電性ペ
ーストで電子部品をプリント配線板に搭載組立しようと
する試みが盛んである。このパッケージはこのような傾
向にも適合するものである。
の簡単な製造方法は、絶縁性樹脂シートに電子部品の電
極に対応する位置に貫通穴を開け、この穴に導電性ペー
ストを埋め込み加熱加圧して樹脂ならびに導電性ペース
トを硬化接着する方法がある。このとき、絶縁性樹脂シ
ートにアラミド不織布を補強材にしたプリプレーグを用
いると、その圧縮性により加熱加圧時に導電性ペースト
が圧縮され硬化後の導電率が大きくなる特質がある。絶
縁性樹脂シートとして樹脂単体を用いてももちろん良
い。加熱加圧時に樹脂が流動し、圧縮性の絶縁性樹脂シ
ートと同様の効果がある。加圧プロセスが大切である。
また、この加圧プロセスによりアルミ電極の酸化膜を破
ることも可能であり、前以て行う酸化膜除去のプロセス
を省くこともできる。この効果を積極的に利用するため
に、導電性ペーストの中に研磨材を混入することも好ま
しい。
のパッケージはチップ単位ではなくウエファー単位で処
理できる。ウエファーをチップに分割する前に前記処理
を行い、後に分割すればよい。したがって、パッケージ
コストは大幅に削減される。本発明の構造は記述した製
造方法に限られないことは明らかである。他の製造方法
が多く考えられる。例えば、半導体ウエファーに絶縁性
樹脂をコーティングし、加熱硬化した後にエキシマレー
ザで絶縁背樹脂に貫通穴を開けアルミ電極を露出し、導
電性ペーストを穴に埋め込んで加熱硬化した後表面を研
磨すると言う方法もある。
て、第1の発明は、第1のバイアホールを有する基材層
と前記基材層の少なくとも一面に設けられる第2のバイ
アホールを有する絶縁層とがあり、前記第2のバイアホ
ールの断面積が前記第1のバイアホールの断面積より小
さく、前記第1及び第2のバイアホールが導電性材料で
充填されていることを特徴とする配線基板であり、第1
のバイアホールが大きいにも関わらずよりファインな配
線とバイアホール接続が可能となる。
いて導電性材料が導電性ペーストであることを特徴とし
ており、これにより上記第1の発明の構成は容易に実現
できる。
いて第1のバイアホールと第2のバイアホールに充填さ
れた導電性材料が同一であることを特徴としており、製
造が簡単である。
と第2のバイアホールに充填された導電性材料が異なる
ことを特徴としており、小さい第2のバイアホールの電
気的接続の信頼性を確保しやすい構成となっている。
面に設けられたことを特徴としており、第1のバイアホ
ールが大きいにも関わらずこのバイアホールに邪魔され
ずにファインな配線の両面基板が実現できる。
配線部を設けたことを特徴としており表層に使うと有効
である。
配線層を設けたことを特徴としており、多層配線基板を
作るのに有効である。
層からなることを特徴としており、絶縁層の内部に配線
層を閉じ込める簡単な構成を示している。
を有する基材層と前記基材層の少なくとも一面に設けら
れる第2のバイアホールを有する絶縁層とがあり、前記
第2のバイアホールの断面積が前記第1のバイアホール
の断面積より小さく、前記第1及び第2のバイアホール
が導電性材料で充填されている配線層を複数枚重ねたこ
とを特徴としており、各配線層を電気的に接続する第1
のバイアホールは大きいにも関わらず、配線層はファイ
ンな構造を保つことができるため、大変高密度な多層配
線基板になる。
ルを有する基材層と前記基材層の少なくとも一面に設け
られる第2のバイアホールを有する絶縁層とがあり、前
記第2のバイアホールの断面積が前記第1のバイアホー
ルの断面積より小さく、前記第1及び第2のバイアホー
ルが導電性材料で充填されている配線層を有する両面配
線基板あるいは多層配線基板と該配線基板上に実装され
た回路部品とを備えた回路部品実装体であり、高密度の
実装体を得ることができる。
ICを含むことを特徴とする回路部品実装体であり、高密
度で安価なMCMを実現できる。
の電子部品のパッケージであり低コストの小型パッケー
ジを提供する。
子部品のパッケージを提供する。
しやすい電子部品にも適用できるパッケージを提供す
る。
トのパッケージを提供する。
る基板への搭載の際にも応力を吸収できる接続信頼性の
高いパッケージを提供する。
いアルミ電極を有する電子部品のパッケージを供給す
る。
線基板においては、第1のバイアホールを有する基材層
と前記基材層の少なくとも一面に設けられる第2のバイ
アホールを有する絶縁層とがあり、前記第2のバイアホ
ールの断面積が前記第1のバイアホールの断面積より小
さく、前記第1及び第2のバイアホールが導電性材料で
充填されている。このようにすることにより大きなワー
クサイズでファインな配線とファインなバイアホール接
続が可能となり、低コストの配線基板や電子部品が得ら
れる。
単位で処理できるために安価なパーッケージが得られ
る。
に、本発明は、例えば、第1のバイアホールを有する基
材層と前記基材層の少なくとも一面に設けられる第2の
バイアホールを有する絶縁層とからなっており、前記第
2のバイアホールの断面積が前記第1のバイアホールの
断面積より小さく作ってあるために、第1のバイアホー
ルが大きいにも関わらずファインな配線パターンを形成
することが出来るとともにワークサイズを大きくできる
ために安価な基板を提供する。
両面配線基板の断面図
る、配線層を絶縁層の内部に設けた両面配線基板の断面
図
る、絶縁層を基材の片面にのみ設けた配線基板の断面図
層配線基板(4層は緯線板)の断面図
施の形態の基板を用いた回路部品実装体を説明するため
の図
施の形態を説明するための図
体の一例を説明するための図
法の一例を説明するための図
するための図
図
るフレキシブル配線基板を示す図
する技術の一実施の形態の両面基板の断面図
ドアップ工法の一例を説明するための図
る絶縁層付き銅箔を説明するための図
配線基板の製造法の一例を説明するための図
媒体を示す図
配線基板を作ったものを示す図
体チップなどの小型パッケージの一例を示す図
体チップなどの別の小型パッケージの一例を示す図
Claims (7)
- 【請求項1】 第1のバイアホールを有する基材層と、 前記基材層の少なくとも一面に設けられた第2のバイア
ホールを有する絶縁層とを備え、 前記第1及び第2のバイアホールが導電性材料で充填さ
れており、 前記第2のバイアホールの断面積が前記第1のバイアホ
ールの断面積より小さく、 かつ前記第2のバイアホールに充填された導電性材料の
一部が前記第1のバイアホールに埋めこまれていること
を特徴とする配線基板。 - 【請求項2】 前記第1のバイアホールに充填された導
電性材料と、前記第2のバイアホールに充填された導電
性材料とが異なることを特徴とする請求項1に記載の配
線基板。 - 【請求項3】 前記第1のバイアホールに充填された導
電性材料と、前記第2のバイアホールに充填された導電
性材料とが同一であることを特徴とする請求項1に記載
の配線基板。 - 【請求項4】 第1のバイアホールの断面積より小さい
ビアパッドが第2のバイアホール上に設けられているこ
とを特徴とする請求項1に記載の配線基板。 - 【請求項5】 請求項1〜4のいずれかに記載の配線基
板が複数枚重ねられていることを特徴とする多層配線基
板。 - 【請求項6】 請求項1〜4のいずれかに記載の配線基
板の最外層の配線部に、又は請求項5に記載の多層配線
基板の最外層の配線部に、回路部品が実装されたを備え
たことを特徴とする回路部品実装体。 - 【請求項7】 導電性材料が充填された第2のバイアホ
ールを有する絶縁層を形成する第1の工程と、 断面積が前記第2のバイアホールの断面積よりも大きい
第1のバイアホールを有する基材層を形成する第2の工
程と、 前記第1のバイアホールに前記第2のバイアホールに充
填された導電性材料が埋めこまれるように前記絶縁層を
転写する第3の工程とを備えたことを特徴とする配線基
板の製造方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34728296 | 1996-12-26 | ||
JP8-347282 | 1997-04-30 | ||
JP11317497 | 1997-04-30 | ||
JP9-113174 | 1997-04-30 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09361027A Division JP3107535B2 (ja) | 1996-12-26 | 1997-12-26 | 配線基板、回路部品実装体、および配線基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001028483A JP2001028483A (ja) | 2001-01-30 |
JP3429734B2 true JP3429734B2 (ja) | 2003-07-22 |
Family
ID=26452190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000175838A Expired - Lifetime JP3429734B2 (ja) | 1996-12-26 | 2000-06-12 | 配線基板、多層配線基板、回路部品実装体及び、配線基板の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6192581B1 (ja) |
EP (2) | EP0851724B1 (ja) |
JP (1) | JP3429734B2 (ja) |
KR (1) | KR100338908B1 (ja) |
CN (1) | CN1116790C (ja) |
DE (2) | DE69730629T2 (ja) |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000100985A (ja) * | 1998-09-17 | 2000-04-07 | Nitto Denko Corp | 半導体素子実装用基板およびその製造方法と用途 |
US6828510B1 (en) * | 1999-06-02 | 2004-12-07 | Ibiden Co., Ltd. | Multilayer printed wiring board and method of manufacturing multilayer printed wiring board |
DE19929179A1 (de) * | 1999-06-25 | 2001-01-11 | Siemens Ag | Flexible Leiterplatte mit beidseitigem Zugriff |
JP3238380B2 (ja) * | 1999-07-02 | 2001-12-10 | 日本メクトロン株式会社 | 回路基板の微細スル−ホ−ル導通部の形成法 |
DE60030743T2 (de) | 1999-07-12 | 2007-09-06 | Ibiden Co., Ltd., Ogaki | Verfahren zum Herstellen einer Leiterplatte |
JP2001124961A (ja) * | 1999-10-29 | 2001-05-11 | Kyocera Corp | 光部品実装用基板及びその製造方法 |
TW512653B (en) * | 1999-11-26 | 2002-12-01 | Ibiden Co Ltd | Multilayer circuit board and semiconductor device |
CN1444839A (zh) * | 2000-05-31 | 2003-09-24 | Ttm先进电路公司 | 填充方法 |
US6454154B1 (en) | 2000-05-31 | 2002-09-24 | Honeywell Advanced Circuits, Inc. | Filling device |
US6800232B2 (en) | 2000-05-31 | 2004-10-05 | Ttm Advanced Circuits, Inc. | PCB support plate method for PCB via fill |
WO2001093648A2 (en) | 2000-05-31 | 2001-12-06 | Honeywell International Inc. | Filling device |
US6855385B2 (en) * | 2000-05-31 | 2005-02-15 | Ttm Advanced Circuits, Inc. | PCB support plate for PCB via fill |
US6506332B2 (en) | 2000-05-31 | 2003-01-14 | Honeywell International Inc. | Filling method |
US6484397B1 (en) * | 2000-07-11 | 2002-11-26 | Corning Incorporated | Method of assembling a catalytic converter for use in an internal combustion engine |
US6507118B1 (en) * | 2000-07-14 | 2003-01-14 | 3M Innovative Properties Company | Multi-metal layer circuit |
US6734369B1 (en) * | 2000-08-31 | 2004-05-11 | International Business Machines Corporation | Surface laminar circuit board having pad disposed within a through hole |
JP3778003B2 (ja) * | 2001-05-21 | 2006-05-24 | 日本電気株式会社 | 多層配線基板設計方法 |
WO2002101730A2 (en) | 2001-06-08 | 2002-12-19 | Seagate Technology Llc | Attachment of a head-gimbal assembly to a printed circuit board actuator arm using z-axis conductive adhesive film |
JP4025177B2 (ja) | 2001-11-26 | 2007-12-19 | 三井金属鉱業株式会社 | 絶縁層付銅箔の製造方法 |
JP2003198113A (ja) * | 2001-12-28 | 2003-07-11 | Toshiba Corp | プリント配線板、プリント配線板を有する回路モジュールおよび回路モジュールを搭載した電子機器 |
AU2003214547A1 (en) * | 2002-04-16 | 2003-10-27 | Koninklijke Philips Electronics N.V. | Module for a data carrier with improved bump counterparts |
JP4210171B2 (ja) * | 2003-02-25 | 2009-01-14 | 京セラ株式会社 | フリップチップ型icの製造方法 |
US7377032B2 (en) * | 2003-11-21 | 2008-05-27 | Mitsui Mining & Smelting Co., Ltd. | Process for producing a printed wiring board for mounting electronic components |
CN100468706C (zh) * | 2003-12-04 | 2009-03-11 | 松下电器产业株式会社 | 电路基板及其制造方法、半导体封装及部件内置模块 |
JP4850392B2 (ja) * | 2004-02-17 | 2012-01-11 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP4443379B2 (ja) * | 2004-10-26 | 2010-03-31 | 三洋電機株式会社 | 半導体装置の製造方法 |
TWI303864B (en) * | 2004-10-26 | 2008-12-01 | Sanyo Electric Co | Semiconductor device and method for making the same |
JP4873517B2 (ja) * | 2004-10-28 | 2012-02-08 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
TWI280084B (en) * | 2005-02-04 | 2007-04-21 | Phoenix Prec Technology Corp | Thin circuit board |
US7485967B2 (en) * | 2005-03-10 | 2009-02-03 | Sanyo Electric Co., Ltd. | Semiconductor device with via hole for electric connection |
US8084863B2 (en) * | 2005-03-23 | 2011-12-27 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with continuous thermoplastic support film dielectric layers |
KR100733253B1 (ko) * | 2005-11-18 | 2007-06-27 | 삼성전기주식회사 | 고밀도 인쇄회로기판 및 그 제조방법 |
JP4945167B2 (ja) * | 2006-05-12 | 2012-06-06 | スタンレー電気株式会社 | 半導体発光素子の製造方法及び該製造方法により製造された半導体発光素子の実装方法 |
US7750650B2 (en) * | 2006-10-26 | 2010-07-06 | Verigy (Singapore) Pte. Ltd. | Solid high aspect ratio via hole used for burn-in boards, wafer sort probe cards, and package test load boards with electronic circuitry |
KR101241690B1 (ko) * | 2006-11-17 | 2013-03-08 | 엘지이노텍 주식회사 | 인쇄 회로기판의 제조방법 및 인쇄 회로기판의 제조 방법에의해 제조된 인쇄 회로기판 |
WO2008105867A1 (en) | 2007-01-02 | 2008-09-04 | Ormet Circuits, Inc. | Methods to produce high density, multilayer printed wiring boards from parallel-fabricated circuits and filled vias |
TW200847882A (en) * | 2007-05-25 | 2008-12-01 | Princo Corp | A surface finish structure of multi-layer substrate and manufacturing method thereof. |
US9098646B2 (en) * | 2007-08-10 | 2015-08-04 | Kyocera Corporation | Printed circuit board design system and method |
KR101022903B1 (ko) * | 2008-11-26 | 2011-03-16 | 삼성전기주식회사 | 매립패턴을 갖는 인쇄회로기판 및 그 제조방법 |
TWI384925B (zh) * | 2009-03-17 | 2013-02-01 | Advanced Semiconductor Eng | 內埋式線路基板之結構及其製造方法 |
US9583453B2 (en) | 2012-05-30 | 2017-02-28 | Ormet Circuits, Inc. | Semiconductor packaging containing sintering die-attach material |
US12053934B2 (en) | 2012-06-18 | 2024-08-06 | Ormet Circuits, Inc. | Conductive film adhesive |
US9005330B2 (en) | 2012-08-09 | 2015-04-14 | Ormet Circuits, Inc. | Electrically conductive compositions comprising non-eutectic solder alloys |
US9466578B2 (en) * | 2013-12-20 | 2016-10-11 | Qualcomm Incorporated | Substrate comprising improved via pad placement in bump area |
US9603247B2 (en) * | 2014-08-11 | 2017-03-21 | Intel Corporation | Electronic package with narrow-factor via including finish layer |
US9357640B2 (en) * | 2014-09-22 | 2016-05-31 | Oce'-Technologies B.V. | Method of manufacturing a multi-layer printed circuit board |
US10204889B2 (en) | 2016-11-28 | 2019-02-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of forming thereof |
TWI711133B (zh) * | 2019-07-26 | 2020-11-21 | 大陸商上海兆芯集成電路有限公司 | 電子結構及其製造方法 |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2864156A (en) * | 1953-04-17 | 1958-12-16 | Donald K Cardy | Method of forming a printed circuit |
GB1032679A (en) * | 1961-05-26 | 1966-06-15 | Richard Laurence Olson | Improvements in spring devices incorporating multi-closed cell deformable spring masses |
GB2072707B (en) * | 1980-03-31 | 1984-01-25 | Hitachi Chemical Co Ltd | Electroconductive paste and process for producing electroconductive metallized ceramics using the same |
JPS6047495A (ja) * | 1983-08-25 | 1985-03-14 | 株式会社日立製作所 | セラミツク配線基板 |
US4640010A (en) * | 1985-04-29 | 1987-02-03 | Advanced Micro Devices, Inc. | Method of making a package utilizing a self-aligning photoexposure process |
JPS62277754A (ja) * | 1986-05-27 | 1987-12-02 | Hitachi Chem Co Ltd | 半導体装置の製造方法 |
JPS6457789A (en) * | 1987-08-28 | 1989-03-06 | Mitsubishi Electric Corp | Electronic component mounting structure |
JPH01124296A (ja) * | 1987-11-09 | 1989-05-17 | Hitachi Chem Co Ltd | 配線板の製造法 |
JPH01207938A (ja) * | 1988-02-15 | 1989-08-21 | Nec Corp | 半導体装置 |
JPH088417B2 (ja) * | 1988-11-17 | 1996-01-29 | イビデン株式会社 | 多層プリント配線板 |
JP2633366B2 (ja) | 1989-11-24 | 1997-07-23 | 株式会社日立製作所 | 計算機モジュール用リードレスチップキャリア |
JPH0493096A (ja) | 1990-08-08 | 1992-03-25 | Shinko Electric Ind Co Ltd | 多層セラミック基板 |
US5086558A (en) * | 1990-09-13 | 1992-02-11 | International Business Machines Corporation | Direct attachment of semiconductor chips to a substrate with a substrate with a thermoplastic interposer |
US5156997A (en) * | 1991-02-11 | 1992-10-20 | Microelectronics And Computer Technology Corporation | Method of making semiconductor bonding bumps using metal cluster ion deposition |
JPH04283993A (ja) * | 1991-03-12 | 1992-10-08 | Fujitsu Ltd | 薄膜多層基板の製造方法 |
DE69218319T2 (de) * | 1991-07-26 | 1997-07-10 | Nec Corp., Tokio/Tokyo | Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung |
JP2524278B2 (ja) | 1992-01-31 | 1996-08-14 | タツタ電線株式会社 | プリント配線基板 |
JP2748768B2 (ja) * | 1992-03-19 | 1998-05-13 | 株式会社日立製作所 | 薄膜多層配線基板およびその製造方法 |
JP3179564B2 (ja) * | 1992-04-22 | 2001-06-25 | 日本シイエムケイ株式会社 | 多層プリント配線板およびその製造方法 |
US5473120A (en) * | 1992-04-27 | 1995-12-05 | Tokuyama Corporation | Multilayer board and fabrication method thereof |
JP2601128B2 (ja) * | 1992-05-06 | 1997-04-16 | 松下電器産業株式会社 | 回路形成用基板の製造方法および回路形成用基板 |
JPH0621619A (ja) | 1992-07-03 | 1994-01-28 | Matsushita Electric Ind Co Ltd | プリント配線板およびその形成方法 |
US5727310A (en) * | 1993-01-08 | 1998-03-17 | Sheldahl, Inc. | Method of manufacturing a multilayer electronic circuit |
DE59409539D1 (de) * | 1993-07-07 | 2000-11-02 | Heinze Dyconex Patente | Strukturierte leiterplatten und folienleiterplatten und verfahren zu deren herstellung |
US5527998A (en) * | 1993-10-22 | 1996-06-18 | Sheldahl, Inc. | Flexible multilayer printed circuit boards and methods of manufacture |
DE69417684T2 (de) * | 1993-10-29 | 1999-09-09 | Dai-Ichi Kogyo Seiyaku Co. | Leitfähige Pastenzusammensetzung zum Füllen von Kontaktlöchern, Leiterplatte unter Anwendung dieser leifähigen Paste und Verfahren zur Herstellung |
US5456004A (en) * | 1994-01-04 | 1995-10-10 | Dell Usa, L.P. | Anisotropic interconnect methodology for cost effective manufacture of high density printed circuit boards |
US5543585A (en) | 1994-02-02 | 1996-08-06 | International Business Machines Corporation | Direct chip attachment (DCA) with electrically conductive adhesives |
JPH0832239A (ja) | 1994-07-11 | 1996-02-02 | Oki Electric Ind Co Ltd | 多層配線基板の製造方法 |
JP2581017B2 (ja) * | 1994-09-30 | 1997-02-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JPH08139450A (ja) * | 1994-11-07 | 1996-05-31 | Toshiba Corp | 印刷配線板の製造方法 |
JP3102287B2 (ja) * | 1994-12-19 | 2000-10-23 | 住友金属工業株式会社 | セラミックス多層基板 |
US5699613A (en) * | 1995-09-25 | 1997-12-23 | International Business Machines Corporation | Fine dimension stacked vias for a multiple layer circuit board structure |
US5848466A (en) * | 1996-11-19 | 1998-12-15 | Motorola, Inc. | Method for forming a microelectronic assembly |
JPH1188079A (ja) | 1997-09-11 | 1999-03-30 | Hitachi Ltd | 分布型増幅器 |
-
1997
- 1997-12-23 US US08/997,624 patent/US6192581B1/en not_active Expired - Lifetime
- 1997-12-23 EP EP97122824A patent/EP0851724B1/en not_active Expired - Lifetime
- 1997-12-23 DE DE69730629T patent/DE69730629T2/de not_active Expired - Lifetime
- 1997-12-23 DE DE69725689T patent/DE69725689T2/de not_active Expired - Lifetime
- 1997-12-23 EP EP02013314A patent/EP1250033B1/en not_active Expired - Lifetime
- 1997-12-26 KR KR1019970073891A patent/KR100338908B1/ko not_active IP Right Cessation
- 1997-12-26 CN CN97126319A patent/CN1116790C/zh not_active Expired - Lifetime
-
1999
- 1999-08-10 US US09/371,603 patent/US6281448B1/en not_active Expired - Lifetime
-
2000
- 2000-06-12 JP JP2000175838A patent/JP3429734B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100338908B1 (ko) | 2002-11-30 |
EP0851724B1 (en) | 2003-10-22 |
CN1189760A (zh) | 1998-08-05 |
US6192581B1 (en) | 2001-02-27 |
DE69730629D1 (de) | 2004-10-14 |
EP1250033B1 (en) | 2004-09-08 |
EP1250033A2 (en) | 2002-10-16 |
JP2001028483A (ja) | 2001-01-30 |
US6281448B1 (en) | 2001-08-28 |
DE69725689T2 (de) | 2004-04-29 |
DE69730629T2 (de) | 2005-02-03 |
EP0851724A2 (en) | 1998-07-01 |
EP1250033A3 (en) | 2003-01-02 |
DE69725689D1 (de) | 2003-11-27 |
EP0851724A3 (en) | 2000-09-27 |
KR19980064661A (ko) | 1998-10-07 |
CN1116790C (zh) | 2003-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3429734B2 (ja) | 配線基板、多層配線基板、回路部品実装体及び、配線基板の製造方法 | |
JP4279893B2 (ja) | 回路部品内蔵モジュールの製造方法 | |
US7849591B2 (en) | Method of manufacturing a printed wiring board | |
JP3375555B2 (ja) | 回路部品内蔵モジュールおよびその製造方法 | |
KR100232414B1 (ko) | 다층회로기판 및 그 제조방법 | |
WO2007126090A1 (ja) | 回路基板、電子デバイス装置及び回路基板の製造方法 | |
JP2003124429A (ja) | モジュール部品 | |
JP4201436B2 (ja) | 多層配線基板の製造方法 | |
JP2001044641A (ja) | 半導体素子内蔵配線基板およびその製造方法 | |
KR100257926B1 (ko) | 회로기판형성용다층필름 및 이를 사용한 다층회로기판 및 반도체장치용패키지 | |
JP4694007B2 (ja) | 三次元実装パッケージの製造方法 | |
JP2000261141A (ja) | 多層配線基板及びその製造方法並びに半導体装置 | |
JP2003110240A (ja) | 複合配線基板及びその製造方法 | |
JP2002151853A (ja) | 多層配線基板とその製造方法 | |
JP3107535B2 (ja) | 配線基板、回路部品実装体、および配線基板の製造方法 | |
KR20060134512A (ko) | 임베디드 인쇄회로기판 제조방법 | |
JP2002246745A (ja) | 三次元実装パッケージ及びその製造方法、三次元実装パッケージ製造用接着材 | |
JP2004356219A (ja) | 配線基板及びその製造方法 | |
JP2003298213A (ja) | プリント配線板とその製造方法 | |
JP3429743B2 (ja) | 配線基板 | |
JP3247888B2 (ja) | 電子部品パッケージ及び、電子部品のパッケージの製造方法 | |
JP2002009440A (ja) | 複合配線基板 | |
JPH0982835A (ja) | 回路基板および多層回路基板 | |
JP3922350B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
JPH11233917A (ja) | 積層基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080516 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term |