KR100338908B1 - 인쇄회로기판및그의제조방법과전자구성부품패키지및그의제조방법 - Google Patents

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Abstract

본 발명의 인쇄 회로 기판은, 제 1 바이어 홀을 갖는 기재층과, 제 2 바이어 홀을 갖고 또한 상기 기재층의 한쪽 면 위에 형성된 절연층을 구비하며, 상기 제 2 바이어 홀의 단면적이 상기 제 1 바이어 홀의 단면적보다 작고, 제 1 및 제 2 바이어 홀은 도전성 재료로 충진되는 것을 특징으로 한다.

Description

인쇄 회로 기판 및 그의 제조 방법과 전자 구성 부품 패키지 및 그의 제조 방법{PRINTED CIRCUIT BOARD AND ELECTRONIC COMPONENTS}
본 발명은 2층 이상의 인쇄 회로 기판 및 전자 구성 부품에 관한 것이다.
최근, 전자 장치가 소형 고밀도화됨에 따라, LSI 등의 반도체 칩이 고밀도로 실장되고 가격이 저렴한 다층의 인쇄 회로 기판이 산업용 장치의 분야뿐만 아니라가정용 장치의 분야에서도 강하게 요구되고 있다. 이와 같은 다층의 인쇄 회로 기판에서는, 층 위의 미세 피치의 상호 접속 패턴이 높은 정도의 신뢰성을 갖고 층들 사이에 전기적으로 접속되는 것이 중요하다.
이와 같은 요구에 대해서, 드릴 가공과, 동점 적층판의 에칭이나 도금을 사용하는 종래의 인쇄 회로 기판 제조 방법의 이용에 의해서 이 요구를 만족시키기가 대단히 어렵고, 따라서 새로운 구조를 갖는 인쇄 회로 기판이 개발되고 있다.
현재 고밀도 인쇄 회로 기판의 대표예로서는 다음의 것을 포함한다.
제 1 예로서는, 종래의 양면 인쇄 회로 기판 또는 다층 인쇄 회로 기판이 코어 기판으로 사용되고, 또한 바이어 홀이 작은 절연층과 미세한 배선층이 그 위에 적층된 빌트업(buklt-up) 공정으로 칭하는 방법이 있다(스스무 혼다(Susumu Honda) : "Current State and Problems of Built-up Multilayer Printed Circuit Board Tecnology", Magazine of Japan Institute for Interconnecting and Packaging Electronic Circuits, Vol. 11, No.7, pp. 462∼468(1996)). 이 방법에 의하면, 보다 작은 바이어 홀을 위한 구멍이 감광 절연 재료 또는 화학 에칭 가능한 재료를 사용하여 감광 에칭이나 화학 에칭에 의해, 절연층에 형성된다. 최근, 절연층에 구멍을 형성하기 위해 플라스마 또는 레이저를 사용하는 방법이 개발되었다. 레이저가 사용되는 경우, 재료가 감광성이나 화학 에칭 가능한 특성을 갖는 것이 불필요하고, 따라서 절연 재료가 넓은 범위에서 선택되어도 된다.
제 2 예로서는, 구멍이 도전성 페이스트로 충진된 프리프레그(Prepreg) 위에 동박이 적층되는 적층 공정이 있다(히로유키 오카노(Hiroyuki Okano), "ResinMultilayer Circuit Board with All Layers Having IVH structure", 1995 Microelectronics Symposium, P.163(1995))(일반적으로, 이 타입의 인쇄 회로 기판은 빌트업 다층 인쇄 회로 기판으로 흔히 분류됨). 프리프레그 대신에 접착성을 갖는 막을 사용한 인쇄 회로 기판에 대한 연구를 행하였다(게이이치 다케노우치 등(Keiich Takenouchi et al.) "Develompent of Polyimide Multilayer Circuit Board", Papers Presented at Tenth Lecture Meetig on Interconnecting and Packaging Electronic Circuits, pp. 81∼82(1996)).
제 3 예로서는, 다층의 박막을 사용하고 또한 제 1 예로서 설명한 빌트업 공정과 마찬가지인 방법이 있다. 이것은, 종래의 세라믹 다층 인쇄 회로 기판이 코어 기판으로 사용되고 그 표면에 무기 또는 유기 절연층 및 도금이나 포토 에칭 등에 의해 패터닝된 도전성 배선층을 작층한 박막 다층 인쇄 회로 기판이다. 현재에는, 박막 기술을 사용하는 이 방법은 최고밀도의 인쇄 회로 기판이 제조되는 방법이다.
그러나, 이들의 배선기판의 제조 기판은 다음과 같은 결점을 갖는다.
빌트업 공정에 의하면, 종래의 저밀도 유리 에폭시 다층 인쇄 회로 기판이 내부층의 코어로서 사용되기 때문에 고밀도의 인쇄 회로 기판을 얻는 것이 어렵다. 또한, 최고밀도의 인쇄 회로 기판을 얻기 위해서는, 빌트업된 절연층과 배선층의 수를 증가시킬 필요가 있고, 따라서 인쇄 회로 기판의 표면을 평탄화하는 것이 기술적으로 어렵고, 따라서 비용이 상승한다.
적층 공정에 의하면, 저렴한 비용으로 프리프레그에 작은 구멍을 형성하거나또는 고밀도를 위한 두께의 막(기재)을 형성하는 것이 어렵다.
박막 공정을 사용하는 박막 다층 방법에 의하면, 비용이 고가로 된다.
본 발명의 목적은, 종래의 다층 인쇄 회로 기판의 제조 방법의 상기 문제점을 고려하여, 고밀도 인쇄 회로 기판이 저렴한 가격으로 용이하게 제조되고 또한 최대 작업 크기를 갖는 코어 기판이 사용될 수 있는 인쇄 회로 기판의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해, 본 발명에 의한 인쇄 회로 기판은, 제 1 바이어 홀을 갖는 기재층과, 제 2 바이어 홀을 가지고 또한 상기 기재층의 적어도 한쪽면 위에 형성된 절연층을 구비하고, 상기 제 2 바이어 홀의 단면적은 상기 제 1 바이어 홀의 단면적보다 작으며, 또한 상기 제 1 및 제 2 바이어 홀은 도전성 재료로 충진되어 있는 것을 특징으로 한다. 이들 특징에 의해, 큰 작업 크기를 갖는 인쇄 회로 기판에 미세한 배선과 미세한 바이어 홀의 접속이 가능하고, 따라서 저렴한 인쇄 회로 기판과 전자 구성 부품을 얻는다.
제 1 측면의 따른 본 발명의 인쇄 회로 기판은, 제 1 바이어 홀을 갖는 기재층과, 제 2 바이어 홀을 갖고 또한 상기 기재층의 적어도 한쪽 면에 형성된 절연층을 구비한 인쇄 회로 기판에 있어서, 상기 제 2 바이어 홀의 단면적은 상기 제 1 바이어 홀의 단면적보다 작고, 상기 제 1 및 제 2 바이어 홀은, 도전성 재료로 충진되어 있는 것을 특징으로 한다.
제 2 측면에 따른 본 발명의 인쇄 회로 기판은, 상기 제 1 측면에 따른 인쇄 회로 기판에 있어서, 상기 도전성 재료는 도전성 페이스트인 것을 특징으로 한다.
제 3 측면에 따른 본 발명의 인쇄 회로 기판은, 상기 제 2 측면에 따른 인쇄 회로 기판에 있어서, 상기 제 1 바이어 홀에 충진된 상기 도전성 재료와 상기 제 2 바이어 홀에 충진된 상기 도전성 재료는 동일한 것을 특징으로 한다.
본 발명의 제 4 측면에 따른 인쇄 회로 기판은, 본 발명의 제 2 측면에 따른 인쇄 회로 기판에 있어서, 상기 제 1 바이어 홀에 충진된 상기 도전성 재료와 상기 제 2 바이어 홀에 충진된 상기 도전성 재료는 상이한 것을 특징으로 한다.
본 발명의 제 5 측면에 따른 인쇄 회로 기판은, 본 발명의 제 1 측면에 따른 인쇄 회로 기판에 있어서, 상기 절연층은 상기 기재층의 양쪽 표면 위에 형성되는 것을 특징으로 한다.
본 발명의 제 6 측면에 따른 인쇄 회로 기판은, 본 발명의 제 1 측면에 따른 인쇄 회로 기판에 있어서, 배선부는 상기 절연층의 외측에 형성되는 것을 특징으로 한다.
본 발명의 제 7 측면에 따른 인쇄 회로 기판은, 본 발명의 제 1 측면에 따른 인쇄 회로 기판에 있어서, 배선부는 상기 절연층의 내측에 형성되는 것을 특징으로 한다.
본 발명의 제 8 측면에 따른 인쇄 회로 기판은, 본 발명의 제 7 측면에 따른 인쇄 회로 기판에 있어서, 상기 절연층은 복수의 층으로 이루어지는 것을 특징으로 한다.
본 발명의 제 9 측면에 따른 다층 인쇄 회로 기판은, 본 발명의 상기 제 1 측면 내지 상기 제 8 측면중 어느 한 측면에 따른 복수의 인쇄 회로 기판이 적층되는 것을 특징으로 한다.
본 발명의 제 10 측면에 따른 회로 구성 부품 실장 유닛은, 상기 제 1 측면 내지 상기 제 8 측면중 어느 한 측면에 따른 인쇄 회로 기판의 최외층 위의 상기 배선부에 접속되거나, 또는 상기 제 9 측면에 따른 다층 인쇄 회로 기판의 최외층 위의 배선부에 접속된 회로 구성 부품이 실장되는 것을 특징으로 한다.
본 발명의 제 11 측면에 따른 회로 구성 부품 실장 유닛은, 상기 제 10 측면에 따른 회로 구성 부품 실장 유닛에 있어서, 상기 회로 구성 부품은 베어 집적 회로(bare integrated circuit)를 포함하는 것을 특징으로 한다.
본 발명의 제 12 측면에 따른 전자 구성 부품 패키지는, 제 1 바이어 홀을 갖고 또한 기재층의 한쪽 면에 부착된 동박 패드를 갖는 기재층과, 제 2 바이어 홀을 갖고 또한 상기 기재층의 다른쪽 표면 위에 형성된 절연층과, 상기 제 2 바이어 홀의 위치에 대응하도록 전극을 갖는 전자 구성 부품을 구비한 전자 구성 부품 패키지에 있어서, 상기 제 2 바이어 홀의 단면적은 상기 제 1 바이어 홀의 단면적보다 작고, 또한 상기 제 1 및 제 2 바이어 홀은 도전성 재료로 충진되어 있는 것을 특징으로 한다.
본 발명의 제 13 측면에 따른 전자 구성 부품 패키지는, 제 12 측면에 따른 전자 구성 부품에 있어서, 상기 도전성 재료는 동 페이스트인 것을 특징으로 한다.
본 발명의 제 14 측면에 따른 전자 구성 부품 패키지는, 상기 제 12 측면 또는 상기 제 13 측면에 따른 전자 구성 부품 패키지에 있어서, 상기 도전성 페이스트는 연마제를 포함하는 것을 특징으로 한다.
본 발명의 제 15 측면에 따른 전자 구성 부품 패키지는, 상기 제 12 측면 내지 상기 제 14 측면중 어느 한 쪽면에 따른 전자 구성 부품 패키지에 있어서, 상기 동박 패드는 존재하지 않고, 또한 제 1 및 제 2 바이어 홀에 충진된 상기 도전성 재료는 납땜 가능한 것을 특징으로 한다.
본 발명의 제 16 측면에 따른 전자 구성 부품 패키지는, 상기 제 12 측면 내지 제 15 측면중 어느 한 측면에 따른 전자 구성 부품 패키지에 있어서, 상기 절연층과 상기 도전성 재료는 가요성을 갖는 것을 특징으로 한다.
본 발명이 제 17 측면에 따른 전자 구성 부품 패키지는, 상기 제 12 측면 내지 제 16 측면중 어느 한 측면에 따른 전자 구성 부품 패키지에 있어서, 상기 전자 구성 부품의 상기 전극은 알루미늄 전극인 것을 특징으로 한다.
본 발명의 제 18 측면에 따른 인쇄 회로 기판의 제조 방법은, 제 2 바이어 홀을 갖는 절연층 위에 배선층을 형성하는 제 1 단계와, 상기 도전성 재료가 충진되고 또한 상기 제 2 바이어 홀의 단면적보다 넓은 단면적을 갖는 제 1 바이어 홀을 갖는 기재층 위에 상기 배선층과 상기 절연층을 전사하는 제 2 단계로 이루어진 것을 특징으로 한다.
본 발명의 제 19 측면에 따른 인쇄 회로 기판의 제조 방법은, 제 18 측면에 따른 인쇄 회로 기판의 제조 방법에 있어서, 상기 제 2 바이어 홀은 도전성 페이스트로 충진되어 있는 것을 특징으로 한다.
본 발명의 제 20 측면에 따른 인쇄 회로 기판의 제조 방법은, 기재층 위에 절연층을 적층하는 단계와, 상기 절연층 위에 배선층을 형성하는 단계로 이루어지고, 제 1 바이어 홀을 갖는 상기 기재층은 도전성 재료가 충진되며, 또한 상기 절연층은 상기 제 1 바이어 홀을 단면적보다 작은 단면적을 갖는 제 2 바이어 홀을 갖는 것을 특징으로 한다.
본 발명의 제 21 측면에 따른 전자 구성 부품 패키지의 제조 방법은, 전자 구성 부품의 표면에 소정의 전극을 갖는 전자 구성 부품의 표면에 절연층을 형성하는 단계와, 상기 전극의 위치에 대응하도록 상기 절연 수지층에 관통 구멍을 형성하는 단계와, 상기 관통 구멍에 도전성 페이스트로 메우는 단계와, 상기 도전성 페이스트가 충진된 상기 절연 수지층을 가열, 가압하고, 이에 의해 상기 절연 수지층에 상기 전자 구성 부품을 붙이는 단계로 이루어진 것을 특징으로 한다.
본 발명의 제 22 측면에 따른 본 발명의 전자 구성 부품 패키지의 제조 방법은, 제 21 측면에 따른 제조 방법에 있어서, 상기 도전성 페이스트는 동 페이스트인 것을 특징으로 한다.
본 발명의 제 23 측면에 따른 본 발명의 전자 구성 부품 패키지의 제조 방법은, 상기 제 21 측면 또는 상기 제 22 측면에 따른 제조 방법에 있어서, 상기 도전성 페이스트는 연마제를 포함하는 것을 특징으로 한다.
도 1은 본 발명의 실시예에 따른 양면 인쇄 회로 기판의 단면도,
도 2는 본 발명의 실시예에서 배선층이 절연층의 내측에 형성된 양면 인쇄 회로 기판의 단면도,
도 3은 본 발명의 실시예에서 기재의 한쪽 면에만 절연층이 형성된 실시예를 도시한 도면,
도 4는 본 발명의 실시예에 따른 다층 인쇄 회로 기판(4층 인쇄 회로 기판)의 단면도,
도 5는 본 발명의 실시예의 인쇄 회로 기판을 사용하여 전사 공정에 의해 제조된 회로 구성 부품의 실장 유닛,
도 6은 본 발명의 다층 인쇄 회로 기판의 다른 실시예를 도시한 도면,
도 7은 본 발명의 실시예에 따른 전사 매체의 일례를 도시한 도면,
도 8은 본 발명의 실시예에 따른 전사 공정의 일례를 도시한 도면,
도 9는 본 발명의 실시예에 따른 전사 매체의 일례를 도시한 도면,
도 10은 도 9의 전사 매체를 사용함으로써 제조된 양면 인쇄 회로 기판의 단면도,
도 11은 본 발명의 실시예를 위해 사용된 가요성 인쇄 회로 기판,
도 12는 본 발명의 실시예에 따른 가요성 인쇄 회로 기판을 사용한 양면 인쇄 회로 기판의 단면도,
도 13은 본 발명의 실시예에 따른 빌트업(built up) 공정의 일례를 도시한 도면,
도 14는 본 발명의 실시예에 사용된 절연층을 가진 동박을 도시한 도면,
도 15는 도 14의 동박을 사용한 공정을 도시한 도면,
도 16은 본 발명의 실시예에 따른 다층 인쇄 회로 기판의 제조 방법의 일례를 도시한 도면,
도 17은 본 발명의 실시예에 따른 전사 매체를 도시한 도면,
도 18은 도 17에 도시한 두 개의 전사 매체를 준비함으로써 제조된 양면 인쇄 회로 기판을 도시한 도면,
도 19는 본 발명의 일실시예에 따른 반도체 칩 등의 소형 크기의 패키지의 일례를 도시한 도면,
도 20은 도 19의 패키지의 사시도,
도 21은 본 발명의 실시예에 따른 반도체 칩 등의 소형 크기의 패키지의 다른 예를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
101, 301, 402, 502, 701, 1201, 1704 : 기재층
102, 403, 503, 510, 511 : 바이어 홀
103, 303, 404, 504, 801, 1202, 1707 : 제 1 바이어 홀
104, 202, 304, 406, 506, 1001, 1204, 1303, 1602, 1703 : 절연층
105, 305, 405, 505, 1203, 1708 : 제 2 바이어 홀
106, 306 : 바이어 패드
107, 307, 1002, 1205, 1603 : 배선
201, 401, 1501 : 양면 기판
203, 602, 1003, 1302, 1605, 1606 : 구멍
407 : 베어 칩 408 : 범프
409 : 언더힐 410 : 다층 인쇄 회로 기판
501 : 유리 에폭시 양면 인쇄 회로 기판
601, 1601 : 지지판 603 : 전사 매체
702, 1705 : 도전성 페이스트
1301 : 동박 1701 : 반도체 칩
1702 : 전극 1706 : 동박 패드
본 발명의 실시예에 대하여 도면을 참조하면서 이하 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 양면 인쇄 회로 기판의 단면도이다. 제 1 바이어 홀(103)을 갖는 기재층(101)이 형성되어 있고, 또한 제 1 바이어 홀의 단면적보다 작은 단면적을 갖는 제 2 바이어 홀(105)을 갖는 절연층이 기재층(101)의 각 표면 위에 형성되어 있다. 바이어 홀(105)의 상부에는 바이어 패드(106)가 형성되어 있다. (107)은 배선을 나타내고, 이 배선과 바이어 패드는 배선층을 구성한다. 상부 및 하부 배선층(107)은, 제 1 및 제 2 바이어 홀(103, 105)에 의해 전기적으로 접속되고 또한 전체로서 양면 인쇄 회로 기판을 구성한다.
인쇄 회로 기판은 이와 같은 구조를 가지므로, 제 2 바이어 홀(105)의 단면적은 적어도 된다. 더욱이, 배선(107)은 절연층(104) 위에 형성되어 있지만, 제 2 바이어 홀(105)은 소형의 크기로 되어 있으므로, 그 바이어 패드(106)는 작게 해도 되고, 따라서 제 1 바이어 홀(103)이 큰 단면적을 갖는 경우에도, 미세한(고밀도의) 인쇄 회로 기판은, 제 1 바이어 홀(103)의 단면적에 관계없이 얻어진다. 따라서, 인쇄 회로 기판 간격(108)을 좁게 해도, 제 1 및 제 2 바이어 홀(103, 105)과 단락이 발생하지 않는다. 또한, 제 1 바이어 홀(103)의 단면적이 상기한 바와 같이 크게 되어도, 인쇄 회로 기판의 제조가 용이하다.
기재층(101)이 전기적으로 절연성이 있고 또한 기판으로서 필요한 기계적 강도를 갖는 것이 바람직하다. 유리 파이버를 보강재로서 갖는 경화된 에폭시 수지로 이루어진 유리 에폭시 기판 또는 아라미드 파이버(aramid fiber)를 보강재로서 갖는 경화된 에폭시 수지로 이루어진 아라미드 에폭시 기판이 사용되어도 된다.
제 1 바이어 홀(103)과 제 2 바이어 홀(105)로 이루어진 바이어 홀(102)은 도전성 재료로 충진된다. 도전성 재료로서, 구리 분말이나 은 분말에 수지를 혼하한 경화된 도전성 페이스트, 또는 금, 은, 동, 납 등이나 또는 이들의 합금을 사용하여도 된다.
제 1 바이어 홀(103)에 충진된 도전성 재료와 제 2 바이어 홀(105)에 충진된 도전성 재료는 동일하여도 되고 또한 상이하여도 된다. 서로 상이한 직경을 갖는 바이어 구멍을 충진하기 위해서는 상이한 재료가 바람직하다.
배선층(107)은 도 1의 절연층(104)의 외측에 형성되지만, 도 2에 도시한 바와 같이, 절연층(104)과 절연층(202)으로 이루어진 전체 절연층의 내측에 배선층(107)이 위치하도록 절연층(202)은 도 1의 양면 기판(201)의 외측에 형성되어도 된다. 도 1에 표시된 구조는, 다층 인쇄 회로 기판이 제조되는 경우에, 효과적이다. 표면에 형성된 구멍(203)은 상층 및 하층을 접속하기 위한 바이어 홀로서 기능한다. 홀(203)의 단면적은 임의로 결정되어도 된다. 절연층이 표면층으로 사용되는 경우, 절연층(202)은 땜납 레지스트층으로 된다. 도 1, 도 2의 구조의 인쇄 회로 기판을 제조하는 방법에 대해서는 나중에 설명한다.
도 3은 기재층(301)의 한쪽 면에만 절연층(304)이 형성된 실시예를 도시한다. (303)은 제 1 바이어 홀을 나타낸다. (305)는 단면적이 작은 제 2 바이어 홀을 나타낸다. 바이어 패드(306)와 배선은 배선층을 구성한다. 단면적이 큰 제 1 바이어 홀(303)과 배선(307)이 단락되는 것을 절연층(304)에 의해 방지하기 때문에, 미세한 배선이 가능하다.
상기한 예에서의 절연층 등을 형성함으로써 미세한 배선이 가능할 뿐만 아니라 배선(307)의 접착 강도를 보장하는 데 효과적이다.
도 4는 본 발명에 따른 다층 인쇄 회로 기판(4층 인쇄 회로 기판)의 단면도를 도시한다. 양면 인쇄 회로 기판(401)에 대하여 도 2를 참조하면서 설명한 것과 동일하다. 양면 인쇄 회로 기판(401)은, 바이어 홀(403)을 갖는 기재(402)를 통하여 기계적으로 또한 전기적으로 접속된다. 바이어 홀(403)은, 기재(402)에 형성된 제 1 바이어 홀(404)과, 절연층(406)에 형성되고 또한 제 1 바이어 홀(404)보다 작은 단면적을 갖는 바이어 홀(405)로 이루어진다. 기재의 재로는, 바이어 홀의 재료로서, 도 1을 참조하면서 설명한 것과 동일한 재료가 사용되어도 된다.
상부 및 하부 양면 인쇄 회로 기판(401)으로서, 본 발명에 따른 구조의 양면 인쇄 회로 기판을 사용하는 것이 반드시 필요한 것은 아니다. 일례로서, 도 6은 본 실시예에 따른 인쇄 회로 기판이 두 개의 종래의 양면 인쇄 회로 기판에 적용되는 4층 인쇄 회로 기판의 단면도를 도시한다. (501)은 종래의 바이어 홀 유리 에폭시 양면 인쇄 회로 기판을 도시한다. 양면 위의 배선(512)은 바이어 홀(511)에 의해 전기적으로 접속된다. 바이어 홀의 내부(510)는 전형적으로 비어 있지만, 본 실시예에서는 바이어 홀(511)이 수지로 충진되어 있다. 두 개의 종래의 양면 인쇄 회로 기판(501)은 바이어 홀(503)을 갖는 기재(502)를 통하여 전기적으로 기계적으로 접속된다. 바이어 홀(503)은, 기재(502)에 형성된 제 1 바이어 홀(504)과, 절연층(506)에 형성되고 제 1 바이어 홀(504)의 단면적보다 작은 단면적을 갖는 바이어 홀(505)로 구성된다. 기재의 재료는 바이어 홀의 재료로서, 도 1을 참조하면서 설명한 것과 동일한 재료를 사용하여도 된다.
도 4와 도 6을 참조하면서 4층 인쇄 회로 기판에 대하여 설명하였지만, 본 발명은 이에 제한되지 않는 것으로 이해되어야 한다. 보다 많은 층이 마찬가지의구조로 적층되어도 된다.
본 발명의 상기한 실시예에 따른 인쇄 회로 기판의 제조 방법에 대해서 설명한다.
우선, 전사 기술을 사용한 제조 방법에 대하여 이하 설명한다. 이 방법은 도 7에 도시된 바와 같은 전사 매체를 사용한다. 박리 가능하게 표면이 처리된 지지판(601)의 표면 위에, 바이어 패드(106)를 포함한 배선(107) 등의 배선층이 형성된다. 도금, 증착 및 사진 처리를 사용하는 배선 형성 처리를 통하여 배선층의 형성을 행한다. 배선층 위에, 제 2 바이어 홀로서 기능하도록 되어 있는 구멍(602)을 갖는 절연층(104)을 형성한다. 이와 같이 형성된 전사 매체(603)를 준비한다. 특히, 도금에 의해 형성된 동 패턴이 스테인레스강으로 제조된 지지판 위에 형성된다.
이와 같은 두 개의 전사 매체는, 제 1 바이어 홀로서 기능하도록 되어 있고, 또한 도전성 페이스트(702)로 충진된 구멍을 갖는 미경화 기재(701)는 도 8에 도시한 바와 같이 전사 매체 사이에 샌드위치된다. 다음에, 진공에서 적층을 가압 가열하여(도 8A), 도전성 페이스트와 기재를 경화하여 일체화한다. 다음에, 지지판은 박리된다(도 8B). 미경화된 기재(701)로서, 예를 들면, 아라미드 에폭시 프리프레그(aramid epoxy prepreg)가 사용되고, 이 아라미드 에폭시 프리프레그는 아라미드 부직포에 에폭시 수지를 함침한 것이다. 도전성 페이스트로서, 동 페이스트가 사용되어도 된다. 구멍은 레이저에 의해서 형성되어도 되고 또는 드릴에 의해 기계적으로 형성되어도 된다. 구멍의 크기에 대해서는, 미경화된 기재는 두께가 대략 150㎛이고, 대략 100㎛ 내지 300㎛의 구멍이 용이하게 형성된다. 내부에 다수의 캐비티를 갖는 아라미드 에폭시 프리프레그는, 가압, 가열할 때에, 압축되고, 따라서 기재는 도 8B에 표시한 바와 같이 두께가 감소된다. 이 때에, 동 페이스트와 제 1 바이어 홀은 제 2 바이어 홀을 구성한다. 실제로, 동 페이스트가 도 8의 부분(703)에서 압착된다. 도전성 페이스트(702)는 프리프레그의 표면으로부터 돌출하도록 하는 것이 가능하다.
경화된 도전성 페이스트로 이루어진 원추 형상의 돌기가 하부측의 제 2 바이어 홀 위에 형성되고, 또한 돌기된 도체는, 연화된 수지로 이루어진 기재를 관통하는 상부측 제 2 바이어 홀과 접속된다.
아라미드 에폭시 프리프레그는 상기한 실시예에서는 미경화된 기재로서 사용되지만, 본 발명은 이에 제한되는 것은 아니다. 예를 들면, 접착제로 도포된 절연층으로 이루어진 시트를 사용하여도 되고, 또는 시트 형상의 미경화 접착제를 사용하여도 된다. 도전성 페이스트는 동 페이스트에 제한되는 것은 아니다. 예를 들면, 금, 은 또는 탄소 등의 도전성 페이스트를 사용하여도 된다.
더욱이, 제 1 바이어 홀이 도전성 페이스트만으로 충진되는 것은 필요하지 않다. 예를 들면, 금속성의 볼(ball)이 구멍에 메워져, 제 2 바이어 홀에 충진된 도전성 페이스트에 의해 전기 접속을 행하도록 하여도 된다.
도 7의 배선(107)과 바이어 패드(106)는 필연적으로 미세한 경우, 이들은 부가 공정에 의해 형성되어도 된다. 즉, 패터닝된 도금 레지스트층이 도금 전에 지지판(601)의 표면 위에 형성되고, 도금막이 도전성 지지판의 노출 부분 위에 퇴적된다. 이 방법에 의하면, 미세하고 막 두께가 두꺼운 패턴을 얻는다. 배선과 바이어 패드는 도전성 페이스트를 프린트함으로써 형성되어도 된다. 이것은 매우 용이한 방법이다. 전사시에 가압 가열이 행해지는 경우의 도전성은, 가열에 의해서만 경화를 행하는 경우에 비해서 높다.
도 9에 도시한 바와 같이 전사 매체를 사용함으로써, 제 1 바이어 홀과 제 2 바이어 홀 사이의 전기 접속이 보장된다. (801)은 제 2 바이어 홀에 충진된 도전성 페이스트를 나타낸다. 도전성 페이스트(801)는 프린팅에 의해 형성되어도 된다. 도금과 패터닝 기술을 사용하여 형성하여도 됨은 물론이다. 도 9에 도시한 바 같이 전사 매체를 사용하는 경우에, 도전성 페이스트가 작은 제 2 바이어 홀로 유입되는 곤란성이, 도 7의 전사 매체에 비해서 한층 더 제거된다. 도 10은 도 9의 전사 매체를 사용하여 양면 인쇄 기판의 단면도이다. 제 1 바이어 홀의 도전성 재료와 제 2 바이어 홀의 도전성 재료는 이 인쇄 기판에서 상이하지만, 이들 재료는 동일하여도 됨은 물론이다. 도 10에서, 양면 인쇄 기판 위의 상하 패턴은 위치가 서로 다르게 이동된다. 이것은 상하 패턴의 위치 정렬이 본 실시예에서 제대로 되지 않음을 나타낸다. 즉, 본 실시예에서는 대형의 제 1 바이어 홀이 형성되므로, 패턴의 위치가 서로 다소 이동되어도 접속의 조건은 양호하다. 패턴의 위치가 서로 다소 이동되므로, 대형의 작업 크기를 갖는 인쇄 회로 기판을 형성하는 것이 가능하고, 또한 인쇄 회로 기판을 최종의 장소로 분할함으로써 제품을 얻는 것이 가능하다(바이어 홀은 대형의 작업 크기를 갖는 인쇄 회로 기판의 위치가 서로 이동하는 경향이 있으므로, 본 실시예에서와 같이 바이어 홀의 위치가 서로 다소 이동하는 경우에도접속을 보장하는 회로 기판이 충분히 큰 작업 크기로 형성될 수 있음). 따라서, 본 발명은 패턴과 바이어 홀이 미세하여도 작업 크기가 큰 인쇄 회로 기판이 제조될 수 있는 이점이 있다.
다음에, 본 발명에 따른 또 다른 제조 방법으로서 가요성 인쇄 회로 기판의 제조 방법에 대하여 설명한다. 도 11은 절연층(1001)과 배선(1002)으로 이루어진 가요성 인쇄 회로 기판을 도시한다. 절연층(1001)은 막으로 이루어지고, 폴리이미드막은 이 절연층을 위해 상당히 자주 사용된다. 배선(1002)은 포토 에칭에 의해 피터닝된 동박으로 이루어진다. 홀(1003)은 제 2 바이어 홀로서 기능하는 것이다. 이 구멍은 엑시머 레이저를 사용함으로써 용이하게 형성된다. 이 구조의 인쇄 회로 기판은 구멍의 크기를 제외하고 TAB 테이프로서 잘 알려져 있다. 도 12는 가요성 인쇄 회로 기판을 사용하여 본 실시예에 따른 양면 인쇄 회로 기판의 단면도를 도시한다.
다음에, 도 13은 본 발명에 따른 제조 방법으로서 빌트업 공정을 도시하고, 여기서 층은 기재 위에 연속적으로 적층된다. 이 공정에서, 이미 경화된 제 1 바이어 홀(1202)을 갖고 또한 이미 경화된 기재(1201)가 사용된다. 제 2 바이어 홀(1203)을 갖는 절연층(1204)은 기재(1201)의 상하 표면 위의 각각에 형성되고, 또한 배선은 도금 또는 별도의 도전막 형성 방법에 의해 형성된다. 이 구조에서, 제 2 바이어 홀이 충진된 도전성 재료는 제 1 바이어 홀에 충진된 도전성 재료와 상이하다.
도 14 및 도 15에 도시된 공정은 가요성 인쇄 회로 방법과 유사하지만, 제조공정의 순서가 상이하다. 도 14에 도시한 바와 같이, 제 2 바이어 홀로 기능하도록 되어 있는 구멍을 각각 갖는 상부 및 하부 절연층(1303)은 동박(1301) 위에 형성되고, 또한 제 1 바이어 홀로서 기능하도록 되어 있는 구멍이 미경화된 도전성 페이스트로 충진된 미경화 기재는 그 사이에 기재되어 있다. 적층이 가압, 가열되고, 이에 의해 기재와 도전성 페이스트를 경화하여 일체화된다(도 15A). 다음에, 표면 위의 동박은 에칭에 의해 패터닝되어 양면 인쇄 회로 기판을 얻는다(도 15B).
도 16은 다층의 인쇄 회로 기판의 제조 방법을 표시한다. 도 2를 참조하면서 설명한 바와 같은 2개의 양면 인쇄 회로 기판(1501)을 준비하고, 또한 제 1 바이어 홀로서 기능하도록 되어 있는 구멍이 도전성 페이스트로 충진되는 미경화 기재(1502)가 그 사이애 샌드위치된다. 적층은 진공에서 가압, 가열되어(도 16A), 도전성 페이스트와 기재는 경화하여 일체화된다(도 16B). 따라서, 4층 인쇄 회로 기판이 제조된다. 다수의 층으로 이루어진 인쇄 회로 기판을 제조하는 것은 용이하고, 인쇄 회로 기판은 양면으로 된다. 양면 인쇄 회로 기판의 1개 이상의 층을 각 표면 위에 적층함으로써, 6층 인쇄 회로 기판이 실현되고, 또한 2개의 4층 인쇄 회로 기판을 적층함으로써, 8층 인쇄 회로 기판이 실현된다.
도 17에 도시된 전사 매체는 별도의 모드에 따른 양면 인쇄 회로 기판을 제조하는데 효과적인 전사 매체이다. 지지판(1610)의 표면에 몰드 해제 처리를 적용하여 절연층(1602)이 표면 위에 형성된다. 다음에, 필요한 구멍(1606)이 형성되고 또한 도전막으로 이루어진 배선(1603)이 적층된다. 다음에, 제 2 바이어 홀로서 기능하도록 되어 있는 구멍(1605)이 형성된다. 전사 매체는 이와 같이 형성된다. 이와같은 2개의 전사 매체를 준비하고 또한 도 7을 참조하면서 설명한 것과 마찬가지 방식으로 양면 인쇄 회로 기판을 제조함으로써, 도 18에 도시한 바와 같은 것이 실현된다.
도 5는 본 발명에 의한 인쇄 회로 기판을 사용하여 전사 처리에 의해 제조된 회로 구성 부품 실장 유닛을 도시한다. (407)은 베어 칩(bare chip)이고, (408)은 범프이며, (409)는 언더필(under fill)이고, (410)은 도 4의 다층 인쇄 회로 기판이다. 인쇄 회로 기판의 표면이 평탄하기 때문에 밀도가 높고 크기가 작지만 회로 구성 부품 실장 유닛은 저렴하고, 또한 땜납 브리지(solder bridge)가 없고 수율이 양호하다. 특히, 본 발명에 따른 인쇄 회로 기판 위에 베어 LSI가 플립 칩 본딩되는 회로 구성 부품 실장 유닛은, 크기가 작고 속도가 높고 가격이 저렴하다.
도 19는 본 발명의 다른 실시예에 따른 반도체 칩 등의 전자 구성 부품의 패키지의 단면도이다. 기재층의 한 표면 위에 동박 패드(1706)를 갖고 또한 제 1 바이어 홀(1707)을 갖는 기재층(1704)과, 제 2 바이어 홀(1708)을 갖고 기재층(1704)의 다른 표면 위에 형성된 절연층(1703)과, 제 2 바이어 홀(1708)의 위치에 대응하도록 전극(1702)을 갖는 전자 구성 부품으로서의 반도체 칩(1701)을, 상부로부터 하부까지 적층한다. 제 2 바이어 홀(1708)의 단면적은 제 1 바이어 홀(1707)의 단면적보다 작다. 제 1 및 제 2 바이어 홀은 도전성 재료(1705)로 충진된다. 입출력 패드(전극)(1702)는 반도체 칩인 경우에, 전형적으로 알루미늄 전극이다. 기재층(1704)은 절연성 수지로 구성된다. 절연막겸 보호막(insulating-com-protective film)(1703)은, 반도체 칩 위의 절연막겸 보호막이고 또한 전형적으로질화실리콘으로 구성된다. 최근에는 폴리이미드로 도포된 질화실리콘막이 자주 사용되었다.
기재층용 절연 수지로서는 다수의 수지가 지금 알려져 있다. 이 분야에서는 에폭시 수지가 널리 사용된다. 홀을 형성하기 위해 몇몇의 수지가 감광성으로 제공된다. 홀을 형성하기 위해 레이저가 지금 사용될 수 있기 때문에 수지의 선택 범위가 확장되었다. 전자 구성 부품으로 사용되는 수지로서는, 흡습성이 낮은 것이 바람직하다. 열 팽창 계수는 실리콘의 열 팽창 계수에 가까운 것이 바람직하지만, 이와 같은 열 팽창 계수를 갖는 단일의 재료가 없으므로, 충진제가 흔히 혼합된다.
알루미늄 전극과 도전 재료 사이의 양호한 전기 접속을 위해서는 알루미늄 전극의 표면 위의 산화막을 제거하는 것이 필요하다. 도전성 페이스트가 알루미늄 전극과 접속하기 전에, 알루미늄 표면 위의 산화막은 역스퍼터링이나 환원 처리에 의해 제거된다.
도 19의 패키지는, 반도체 칩과 동일한 크기를 갖고, 또한 소형의 크기이며 용이하게 제조될 수 있기 때문에, 비용이 저렴하다.
도 21은 패키지의 다른 예를 표시한다. 도전성 페이스트(1705)가 땜납형으로 된 경우에는, 패키지는 도 21의 조건하에서 인쇄 회로 기판 위에 장착 가능한 패키지로 취급되어도 된다. 도 20은 바닥면측으로부터 본 도 19의 인쇄 회로 기판의 사시도이다.
땜납 가능한 도전성 페이스트(1705)로서는, 구리 분말, 수지 및 경화제로 이루어진 도전성 페이스트가 바람직하다. 구리 분말의 함유량은 85중량% 이상인 것이바람직하다. 경화 후에 어떠한 처리도 행하지 않고, 땜납 가능한 도전성 페이스트가 시판되고 있다. 정상의 구리 분말 페이스트를 사용한 경우에도 경과 후에 표면 위의 수지를 기계적으로 또는 화학적으로 제거함으로써 납땜이 가능하다. 이를 위한 간단한 방법으로서는, 표면을 기계적으로 그라인딩함으로써 납땜이 가능하다.
본 발명은 납땜에 제한되는 것은 아니다. 최근에는, 납의 오염을 방지하기 위하여 땜납을 사용하지 않고 전자 구성 부품을 도전성 페이스트로 인쇄 회로 기판에 접착하려고 하는 시도가 흔히 있었다. 이 패키지는 이 경향에 따른다.
도 19 또는 도 21의 구조의 패키지를 제조하는 단순 방법은, 전자 구성 부품의 전극의 위치에 대응하는 위치에서 관통 구멍을 절연 수지 시트에 형성하고, 도전성 페이스트를 이 구멍에 메우고, 가압, 가열하여 도전성 페이스트가 경화되고, 따라서 전자 구성 부품을 접착하는 방법을 포함한다.
이때, 아라미드 부직포를 보강재로 한 프리프레그를 절연성 수지 시트로 사용함으로써, 압축성 때문에 가열, 가압시에 도전성 페이스트는 압축되고, 따라서 페이스트가 경화된 후에 도전성이 증가된다. 단일의 수지가 절연성 수지 시트로 사용되어도 됨은 물론이다. 가열, 가압시에 수지는 흐르므로, 가압 절연성 수지의 것과 마찬가지의 효과가 얻어진다. 가압 공정은 중요하다. 더욱이, 알루미늄 전극 위의 산화막은 가압 공정에 의해 파괴될 수 있으므로, 미리 행하는 산화막 제거공정을 생략하여도 된다. 이 효과를 긍정적으로 사용하기 위해서는, 도전성 페이스트에 연마 입자를 혼합하는 것이 또한 바람직하다.
이 구조의 패키지는 칩으로 처리되지 않고 웨이퍼로 처리되는 것으로 이해되어야 한다. 웨이퍼가 칩으로 분할되기 전에 사전 처리가 행해지고, 나중에 웨이퍼를 분할한다. 그 결과, 패키지의 비용이 크게 절감된다. 본 발명의 구조를 제조하는 방법은 상기한 제조 방법에 한정되지 않는 것은 명백하다. 이용 가능한 다수의 다른 제조 방법이 있다. 일례로서, 반도체 웨이퍼가 절연 수지로 도포되고, 절연성 수지는 가열에 의해 경화되고, 알루미늄 전극이 노출되도록 엑시머 레이저로 절연 수지에 관통 구멍을 형성하며, 구멍은 도전성 페이스트로 충진되고, 도전성 페이스트는 가열, 가압되고, 표면을 그라인딩하는 방법이 있다.
상기한 실시예로부터 명백한 바와 같이, 본 발명은, 제 1 바이어 홀을 갖는 기재층과, 제 2 바이어 홀을 갖고 또한 기재층의 적어도 한쪽 면 위에 형성된 절연층으로 이루어지고, 또한 제 2 바이어 홀의 단면적이 제 1 바이어 홀의 단면적보다 작기 때문에, 제 1 바이어 홀이 크더라도, 작업 사이즈가 커도 되고, 또한 미세 상호 접속 패턴이 형성되므로, 비용이 저렴하게 되는 인쇄 회로 기판을 제공한다. 또한, 처리가 웨이퍼로 행해도 되기 때문에 저렴한 패키지가 얻어진다.

Claims (26)

  1. 제 1 바이어 홀을 갖는 기재층과,
    상기 기재층의 적어도 한쪽 면에 마련된 제 2 바이어 홀을 갖는 절연층과,
    상기 제 2 바이어 홀 위에 형성된 바이어 패드를 구비하며,
    상기 제 2 바이어 홀의 단면적은 상기 제 1 바이어 홀의 단면적보다 작고, 또한 상기 바이어 패드는 상기 제 1 바이어 홀의 단면적보다 작으며, 상기 제 1 및 제 2 바이어 홀은 도전성 재료로 충진되는 것을 특징으로 하는 인쇄 회로 기판.
  2. 제 1 항에 있어서,
    상기 도전성 재료는 도전성 페이스트인 것을 특징으로 하는 인쇄 회로 기판.
  3. 제 1 항에 있어서,
    상기 제 1 바이어 홀에 충진된 도전성 재료와, 상기 제 2 바이어 홀에 충진된 도전성 재료는 동일한 것을 특징으로 하는 인쇄 회로 기판.
  4. 제 1 항에 있어서,
    상기 제 1 바이어 홀에 충진된 도전성 재료와, 상기 제 2 바이어 홀에 충진된 상기 도전성 재료는 상이한 것을 특징으로 하는 인쇄 회로 기판.
  5. 제 1 항에 있어서,
    상기 절연층은 상기 기재층의 양쪽 면상에 형성된 것을 특징으로 하는 인쇄 회로 기판.
  6. 제 1 항에 있어서,
    상기 절연층의 외측에 배선부가 형성되어 있는 것을 특징으로 하는 인쇄 회로 기판.
  7. 제 1 항에 있어서,
    상기 절연층의 내부에 배선층이 형성되어 있는 것을 특징으로 하는 인쇄 회로 기판.
  8. 제 7 항에 있어서,
    상기 절연층은 복수의 층으로 이루어지는 것을 특징으로 하는 인쇄 회로 기판.
  9. 청구항 1 내지 청구항 8중 어느 한 항에 기재된 인쇄 회로 기판이 복수개 적층되어 있는 것을 특징으로 하는 다층 인쇄 회로 기판.
  10. 청구항 1 내지 청구항 8중 어느 한 항에 기재된 인쇄 회로 기판의 표면층의배선부에, 또는 청구항 9에 기재된 다층 인쇄 회로 기판의 표면층의 배선부에 접속되는 상태로 실장된 회로 부품을 구비한 것을 특징으로 하는 회로 부품 실장 유닛.
  11. 제 10 항에 있어서,
    상기 회로 부품은 베어 집적 회로(bare integrated circuit)를 포함하는 것을 특징으로 하는 회로 부품 실장 유닛.
  12. 제 1 바이어 홀을 갖는 기재층과,
    제 2 바이어 홀을 갖는 절연층과,
    상기 제 2 바이어 홀의 위치에 대응하여 전극을 갖는 전자 부품을 구비하며, 상기 기재층과 상기 전자 부품의 사이에 상기 절연층이 있고, 상기 제 1 바이어 홀과 제 2 바이어 홀이 접속되며, 상기 제 2 바이어 홀의 단면적은 상기 제 1 바이어 홀의 단면적보다 작고, 또한 상기 전극이 상기 제 1 바이어 홀의 단면적보다도 작으며, 상기 제 1 및 제 2 바이어 홀은 도전성 재료로 충진되어 있는 것을 특징으로 하는 전자 구성 부품 패키지.
  13. 제 2 바이어 홀을 갖는 절연층에 배선층을 형성하는 제 1 공정과,
    상기 제 2 바이어 홀의 단면적보다 큰 제 1 바이어 홀을 갖고, 상기 제 1 바이어 홀에 도전성 재료로 충진된 기재층상에, 상기 제 1 바이어 홀과 상기 제 2 바이어 홀이 접속되도록 상기 절연층과 상기 배선층을 전사하는 제 2 공정
    을 구비한 것을 특징으로 하는 인쇄 회로 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 공정에서, 상기 제 2 바이어 홀에 도전성 페이스트를 충진하는 것을 특징으로 하는 인쇄 회로 기판의 제조 방법.
  15. 도전성 재료가 충진된 제 1 바이어 홀을 갖는 기재층 위에, 상기 제 1 바이어 홀의 단면적보다 작은 단면적을 갖는 제 2 바이어 홀을 갖는 절연층을 상기 제 1 바이어 홀과 상기 제 2 바이어 홀이 접속되도록 적층하고, 또 그 위에 배선층을 형성하는 공정을 구비한 것을 특징으로 하는 인쇄 회로 기판의 제조 방법.
  16. 표면에 소정의 전극을 갖는 전자 구성 부품의 상기 표면에, 상기 전극의 위치에 대응하여 형성한 제 2 바이어 홀을 갖는 절연층을 형성하고,
    상기 제 2 바이어 홀의 단면적보다도 크고, 또한 도전성 재료로 메워진 제 1 바이어 홀을 갖는 기재층을, 상기 도전성 재료의 상기 제 2 바이어 홀로의 유입에 의해 상기 제 2 바이어 홀과 상기 제 1 바이어 홀이 접속되도록 가열 및 가압하여, 상기 전자 구성 부품과 접속하는 것을 특징으로 하는 전자 구성 부품 패키지의 제조 방법.
  17. 제 16 항에 있어서,
    상기 절연층은, 압축성을 갖는 절연성 수지인 것을 특징으로 하는 전자 구성 부품 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 절연층은, 절연성 수지층이고, 또한 아라미드(aramid) 부직포를 보강재로 하는 프리프레그(prepreg)인 것을 특징으로 하는 전자 구성 부품 패키지의 제조 방법.
  19. 제 12 항에 있어서,
    상기 전자 구성 부품의 전극 크기는 상기 제 1 바이어 홀의 단면적보다도 작은 것을 특징으로 하는 전자 구성 부품 패키지.
  20. 제 12 항에 있어서,
    상기 제 1 바이어 홀을 기준으로 하여, 상기 제 2 바이어 홀과 접속되어 있는 상기 제 1 바이어 홀의 면과 반대쪽의 면에는 전극 패드가 구비되어 있는 것을 특징으로 하는 전자 구성 부품 패키지.
  21. 제 12 항에 있어서,
    상기 도전성 재료는 납땜 가능한 재료인 것을 특징으로 하는 전자 구성 부품 패키지.
  22. 제 12 항에 있어서,
    상기 도전성 재료는 도전성 페이스트인 것을 특징으로 하는 전자 구성 부품 패키지.
  23. 제 12 항에 있어서,
    상기 제 1 바이어 홀에 충진된 도전성 재료와, 상기 제 2 바이어 홀에 충진된 도전성 재료는 동일한 것을 특징으로 하는 전자 구성 부품 패키지.
  24. 제 12 항에 있어서,
    상기 제 1 바이어 홀에 충진된 도전성 재료와, 상기 제 2 바이어 홀에 충진된 도전성 재료는 상이한 것을 특징으로 하는 전자 구성 부품 패키지.
  25. 청구항 12 및 청구항 19 내지 청구항 24중 어느 한 항에 있어서,
    상기 절연층 및 상기 도전성 재료는 가요성을 갖는 것을 특징으로 하는 전자 구성 부품 패키지.
  26. 표면에 소정의 전극을 갖는 전자 구성 부품의 상기 표면에, 상기 전극의 위치에 대응하여 형성한 제 2 바이어 홀에 도전성 재료를 충진하는 것에 의해 절연층을 형성하고,
    상기 제 2 바이어 홀의 단면적보다도 크고, 또한 상기 도전성 재료와 동일한 또는 상이한 도전성 재료가 메워진 제 1 바이어 홀을 갖는 기재층을, 상기 제 2 바이어 홀의 일부가 상기 제 1 바이어 홀에 유입하도록 가열 및 가압해서, 상기 전자 부품과 접속하는 것을 특징으로 하는 전자 구성 부품 패키지의 제조 방법.
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