KR20090052282A - 반도체 장치 및 그 제조 방법 - Google Patents

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semiconductor
connection terminal
semiconductor device
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다카하루 야마노
요시히로 마치다
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 장치 제조 방법은 복수의 반도체 칩 형성 영역 및 상기 복수의 반도체 칩 형성 영역 사이에 배치되고 기판 절단 위치를 포함하는 스크라이브 영역을 가지는 반도체 기판을 준비하는 준비 공정, 상기 복수의 반도체 칩 형성 영역에 전극 패드를 가지는 반도체 칩을 형성하는 반도체 칩 형성 공정, 상기 반도체 기판의 상기 반도체 칩 및 상기 스크라이브 영역 상에 제 1 절연층을 형성하는 제 1 절연층 형성 공정, 상기 기판 절단 위치에 대응하는 영역 이외의 상기 제 1 절연층 상에 제 2 절연층을 형성하는 제 2 절연층 형성 공정, 및 상기 기판 절단 위치에서 상기 반도체 기판을 절단하는 절단 공정을 가진다.
Figure P1020080114951
반도체 칩 형성 영역, 스크라이브 영역, 전극 패드

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 구체적으로, 평면 구성에서 반도체 칩과 대략 동일한 크기이며, 반도체 칩이 배선 패턴에 플립칩(flip-chip) 접속되는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에, 반도체 응용 제품은 디지털 카메라 및 휴대 전화 등의 각종 모바일 기기로서 소형화, 박형화, 및 경량화가 급격하게 진행되어 왔다. 따라서, 반도체 장치에서도 소형화, 및 고밀도화가 요구되어 왔다. 이에 따라, 평면 구성에서 반도체 칩과 대략 동일한 크기로 구성되는 소위 칩사이즈 패키지(CSP)라 불리는 반도체 장치(예를 들면, 도 1 참조)가 개발되었으며, 다양한 제조 방법이 제안되어 왔다.
소위 이 칩사이즈 패키지인 종래의 반도체 장치(100)를 설명한다. 도 1은 종래의 반도체 장치(100)의 단면도이다.
반도체 장치(100)는 반도체 칩(101), 내부 접속 단자(102), 수지층(103), 배선 패턴(104), 솔더 레지스트(106) 및 외부 접속 단자(107)를 포함한다.
반도체 칩(101)은 반도체 기판(109), 반도체 집적회로(111), 전극 패드(112) 및 보호막(113)을 가진다. 반도체 기판(109)은, 예를 들면 박판(薄板)화 및 개편(個片)화된 Si 웨이퍼이다.
반도체 집적회로(111)는 도 2에 나타낸 반도체 기판(109)의 일면에 설치된다. 전극 패드(112)는 반도체 집적회로(111) 상에 설치되고 반도체 집적회로(111)에 설치된 배선과 전기적으로 접속된다. 보호막(113)은 반도체 집적회로(111) 상에 설치되고 반도체 집적회로(111)를 보호한다.
수지층(103)은 반도체 집적회로(111) 상에 설치된 보호막(113)을 덮도록 설치된다.
배선 패턴(104)은 수지층(103) 상에 형성되고 외부 접속 단자(107)가 설치되는 외부 접속 단자 설치 영역(104A)을 가진다.
내부 접속 단자(102)는 수지층(103)을 관통하고 반도체 집적회로(111) 상에 설치된 전극 패드(112)를 수지층(103) 상에 설치된 배선 패턴(104)과 전기적으로 접속한다.
솔더 레지스트(106)는 외부 접속 단자 설치 영역(104A) 이외의 부분에서, 배선 패턴(104)을 덮도록 설치된다. 외부 접속 단자(107)는 배선 패턴(104) 상의 외부 접속 단자 설치 영역(104A)에 설치된다.
이 반도체 장치(100)는 다음의 공정 (a) 내지 (g)에 의해 제조된다.
(a) 하나의 반도체 기판(110) 상에 복수의 반도체 집적회로(111), 전극 패드(112), 보호막(113)을 형성하는 공정.
(b) 전극 패드(112) 이외의 반도체 기판(110)의 거의 전체 표면에 수지층(103)을 형성하는 공정.
(c) 전극 패드(112) 상에 내부 접속 단자(102)를 형성하는 공정.
(d) 수지층(103) 및 전극 패드(112) 위에 배선 패턴(104)을 형성하는 공정.
(e) 외부 접속 단자(107)에 접속되는 영역 이외의 부분에서 배선 패턴(104)을 덮도록 수지층(103)의 거의 전체 표면에 솔더 레지스트(106)를 형성하는 공정.
(f) 솔더 레지스트(106)로부터 배선 패턴(104)이 노출되는 영역에 외부 접속 단자(107)를 형성하는 공정.
(g) 공정 (a) 내지 공정 (f)를 거친 반도체 기판(110)을 절단하고 각각의 반도체 칩(101)으로 개편화하는 공정. 예를 들면, 도 2에 나타낸 바와 같이 반도체 기판(110)은 다이싱(dicing) 블레이드를 스크라이브(scribe) 선(C)을 따라 이동시켜 스크라이브 영역(B)을 절단함으로써, 각각의 반도체 칩(101)으로 개편화된다.
상술한 방법에 의해서 얻어진 반도체 장치(100)를 사용하는 경우에, 반도체 장치(100)는 사용되는 동안에 가열되고, 그 후 점차적으로 냉각된다. 이 가열/냉각 주기에 따라서, 반도체 장치(100)는 열팽창 또는 열수축된다. 일반적으로, 반도체 칩(101)은 실리콘으로 이루어지고, 수지층(103)은 폴리이미드 수지 및 열경화성 에폭시 수지 등의 수지로 이루어지고, 솔더 레지스트(106)는 에폭시 수지 및 에폭시아크릴레이트(epoxyacrylate) 수지 등의 수지로 이루어지므로, 반도체 장치(100)가 가열 또는 냉각되는 경우에, 각각의 층(101, 103, 106)은 각각의 물질의 고유 열팽창 계수에 따라서 팽창 및 수축된다.
또한, 실리콘과 수지 사이에는 열 팽창 계수의 차가 크므로, 가열 및 냉각에 따라서, 실리콘으로 이루어진 반도체 칩(101)의 치수는 수지로 이루어진 수지층(103) 및 솔더 레지스트(106)의 치수와 달라진다.
이러한 치수 변화는 반도체 칩(101)으로부터 수지층(103)의 박리를 야기하는 응력을 발생시킨다. 그러므로, 반도체 장치(100)의 사용에 의해 야기된 이 반복된 응력은 반도체 칩(101)으로부터 수지층(103)의 박리를 초래한다.
일반적으로, 수지층(103)의 반도체 칩(101)으로의 본딩력이 코너부에서 가장 약하고 치수 변화로 인한 응력이 이 코너부에서 가장 강하기 때문에, 반도체 칩(101)의 코너부로부터 수지층(103)의 박리가 시작된다.
그러므로, 수지층(103)의 코너부로부터의 박리로 인해 반도체 장치(100)의 신뢰성이 열화하는 문제가 있다.
반도체 장치(100)의 제조시에, 솔더 레지스트로서 열경화성 수지를 사용하는 경우에, 솔더 레지스트의 경화와 함께 수축이 야기되고, 치수 변화도 발생함에 유의한다. 이와 같이, 반도체 장치(100)를 제조할지라도, 수지층(103)의 박리가 발생할 수 있다.
본 발명은 이러한 상황을 고려하여 이루어진 것으로, 신뢰성을 향상시킨 반도체 장치 및 그 제조 방법을 제공하는 것을 본 발명의 목적으로 한다.
상술한 목적을 달성하기 위해서, 본 발명의 제 1 양태에 따르면, 복수의 반도체 칩 형성 영역 및 상기 복수의 반도체 칩 형성 영역 사이에 배치되고 기판 절단 위치를 포함하는 스크라이브 영역을 포함하는 반도체 기판을 준비하는 준비 공정, 상기 복수의 반도체 칩 형성 영역에 전극 패드를 가지는 반도체 칩을 형성하는 반도체 칩 형성 공정, 상기 반도체 칩 및 상기 반도체 기판의 스크라이브 영역 상에 제 1 절연층을 형성하는 제 1 절연층 형성 공정, 상기 기판 절단 위치에 대응하는 영역 이외의 상기 제 1 절연층 상에 제 2 절연층을 형성하는 제 2 절연층 형성 공정, 및 상기 기판 절단 위치에서 상기 반도체 기판을 절단하는 절단 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제 2 양태에 따르면, 이 방법은 본 발명의 제 1 양태에서 기술한 것으로서, 상기 반도체 칩 형성 공정 후에, 상기 전극 패드 상에 내부 접속 단자를 형성하는 내부 접속 단자 형성 공정, 상기 제 1 절연층 형성 공정 후에, 상기 제 1 절연층 상에 상기 내부 접속 단자에 전기적으로 접속되는 금속층을 형성하는 금속층 형성 공정, 상기 금속층을 에칭하고, 배선 패턴을 형성하는 배선 패턴 형성 공정, 및 상기 배선 패턴의 소정의 영역에 상기 배선 패턴에 전기적으로 접속되는 외부 접속 단자를 형성하는 외부 접속 단자 형성 공정을 더 포함한다.
본 발명의 제 3 양태에 따르면, 본 발명의 제 1 또는 제 2 양태에서 기술한 것으로서, 상기 제 1 절연층은 상기 스크라이브 영역에 대응하는 상기 반도체 칩을 노출하지 않는다.
본 발명의 제 4 양태에 따르면, 본 발명의 제 1 내지 제 3 양태 중 어느 하나에서 기술한 것으로서, 상기 제 1 절연층은 비감광성 절연 재료로 이루어진다.
본 발명의 제 5 양태에 따르면, 본 발명의 제 1 또는 제 2 양태에서 기술한 것으로서, 상기 제 2 절연층은 에칭 처리 공정을 포함하는 포토리소그래피법에 의해 형성된다.
본 발명의 제 6 양태에 따르면, 복수의 반도체 칩 형성 영역 및 상기 복수의 반도체 칩 형성 영역 사이에 배치되고 기판 절단 위치를 포함하는 스크라이브 영역을 포함하는 반도체 기판, 전극 패드를 포함하고 상기 반도체 칩 형성 영역에 설치된 반도체 칩, 상기 반도체 기판 상에 설치된 제 1 절연층, 및 개구부를 가지고 상기 제 1 절연층 상에 설치된 제 2 절연층을 포함하는 반도체 장치가 제공되고, 상기 반도체 기판의 기판 절단 위치에 대응하는 부분의 상기 제 1 절연층은 상기 제 2 절연층의 개구부를 통해 노출된다.
본 발명의 제 7 양태에 따르면, 본 발명의 제 6 양태에서 기술한 것으로서, 상기 반도체 장치는 상기 전극 패드 상에 설치된 내부 접속 단자, 상기 제 1 절연층 상에 설치되고 상기 내부 접속 단자에 전기적으로 접속되는 금속층을 포함하는 배선 패턴, 및 상기 배선 패턴에 전기적으로 접속되는 외부 접속 단자를 더 포함한다.
본 발명의 제 8 양태에 따르면, 본 발명의 제 6 또는 제 7 양태에서 기술한 것으로서, 상기 제 1 절연층은 상기 스크라이브 영역에 대응하는 상기 반도체 칩을 노출하지 않는다.
본 발명의 제 9 양태에 따르면, 본 발명의 제 6 내지 제 8 양태 중 어느 하나에서 기술한 것으로서, 상기 제 1 절연층은 비감광성 절연 재료로 이루어진다.
본 발명에 따르면, 반도체 장치의 제조 비용의 저감을 이룰 수 있고, 반도체 장치의 수율 및 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
이하, 본 발명의 예시적인 실시예를 도면을 참조하여 설명한다.
(제 1 실시예)
도 3은 본 발명의 제 1 실시예의 반도체 장치의 단면도이다. 도 3에 나타낸 바와 같이, 제 1 실시예의 반도체 장치(10)는 반도체 칩(11), 내부 접속 단자(12), 절연층(13)(제 1 절연층), 금속층(26) 및 제 2 금속층(27)을 포함하는 배선 패턴(14), 솔더 레지스트(16)(제 2 절연층), 및 외부 접속 단자(17)를 가진다. 여기 에서, D 부분은 종래의 반도체 장치에서 불리하게 박리가 야기되는 부분을 표시한다. 즉, D 부분은 보호층(24)과 제 1 절연층(13) 사이의 경계이며, 후술하는 스크라이브(scribe) 영역(B)에 인접한다.
도 4는 본 발명의 제 1 실시예의 반도체 장치가 형성되는 반도체 기판의 평면도이다. 도 4에서, 31은 반도체 기판을 나타내고, C는 다이서(dicer)에 의해 반도체 기판(31)을 절단하는 위치(이하, "기판 절단 위치(C)"라 함)를 표시한다. 반도체 기판(31)은 복수의 반도체 장치 형성 영역(A), 및 복수의 반도체 장치 형성 영역(A)을 서로 분리하는 기판 절단 위치(C)를 포함하는 스크라이브 영역(B)을 가진다. 복수의 반도체 장치 형성 영역(A)은 반도체 장치(10)가 형성되는 영역이다. 반도체 기판(31)은 박판(薄板)화되고, 기판 절단 위치(C)에서 절단됨으로써, 도 3에 나타낸 반도체 기판(21)으로 형성되는 기판이다.
도 3에서, 반도체 칩(11)은 반도체 기판(21), 반도체 집적회로(22), 복수의 전극 패드(23), 및 보호막(24)을 가진다. 반도체 기판(21)은 반도체 집적회로(22)를 형성하기 위한 기판이다. 반도체 기판(21)은 박판화되어 있다. 반도체 기판(21)의 두께(T1)를, 예를 들면 100 ㎛ 내지 300 ㎛로 설정할 수 있다. 반도체 기판(21)은, 예를 들면 박판화된 Si 웨이퍼를 절단함으로써 얻어진 각각의 개별 조각이다.
반도체 집적회로(22)는 반도체 기판(21)의 전면(前面) 측에 설치된다. 반도체 집적회로(22)는 반도체 기판(21)에 형성된 확산층(도시 생략), 반도체 기판(21) 상에 적층된 절연층(도시 생략), 적층된 절연층에 설치된 비아(도시 생략), 및 배선(도시 생략) 등을 포함한다.
복수의 전극 패드(23)가 반도체 집적회로(22) 상에 설치된다. 전극 패드(23)는 반도체 집적회로(22)에 설치된 배선(도시 생략)에 전기적으로 접속된다. 전극 패드(23)의 재료로서는, 예를 들면 Al을 사용할 수 있다.
보호막(24)은 반도체 집적회로(22) 상에 설치된다. 보호막(24)은 반도체 집적회로(22)를 보호한다. 보호막(24)으로서는, 예를 들면 SiN 막, PSG(phosphor silicate glass) 막 등을 사용할 수 있다. 택일적으로, SiN 막, PSG 막 등을 포함하는 층에, 다시 폴리이미드 등을 포함하는 층을 적층하는 것도 가능하다.
각각의 내부 접속 단자(12)는 각각의 전극 패드(23) 상에 설치된다. 내부 접속 단자(12)는 반도체 집적회로(22)와 배선 패턴(14)을 전기적으로 접속하기 위한 것이다. 내부 접속 단자(12)의 높이(H1)를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다. 내부 접속 단자(12)로서는, 예를 들면 Au 범프, Au 도금막, 또는 무전해 도금법에 의해 형성된 Ni 막 및 Ni 막을 덮는 Au 막을 포함하는 금속막을 사용할 수 있다. Au 범프를, 예를 들면 본딩법 또는 도금법에 의해 형성할 수 있다.
절연층(13)(제 1 절연층)은 내부 접속 단자(12)의 상면(12A) 이외의 내부 접속 단자(12) 부분, 및 반도체 칩(11)을 덮도록 설치된다. 내부 접속 단자(12)의 상면(12A)은 절연층(13)으로부터 노출된다. 절연층(13)의 상면(13A)은 내부 접속 단자(12)의 상면(12A)과 대략 동일 평면으로 설정된다. 절연층(13)으로서는, 예를 들면 점착성을 가지는 시트 형상의 절연층(예를 들면, NCF(Non Conductive Film)), 또는 페이스트 형상의 절연층(예를 들면, NCP(Non Conductive Paste))을 사용할 수 있다. 절연층(13)의 두께(T2)를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다.
배선 패턴(14)은 금속층(26) 및 제 2 금속층(27)을 포함하고, 내부 접속 단자(12)의 상면(12A)과 접촉하도록 절연층(13)의 상면(13A)에 설치된다. 배선 패턴(14)은 내부 접속 단자(12)를 통해 반도체 집적회로(22)에 전기적으로 접속된다. 배선 패턴(14)은 외부 접속 단자(17)가 설치되는 외부 접속 단자 설치 영역(14A)을 가진다. 배선 패턴(14)의 재료로서는, 예를 들면 Cu를 사용할 수 있다. 배선 패턴(14)의 두께를, 예를 들면 12 ㎛로 설정할 수 있다.
솔더 레지스트(16)(제 2 절연층)는 외부 접속 단자 설치 영역(14A) 및 스크라이브 영역(B)의 전부 또는 일부를 개구하여, 배선 패턴(14)을 덮도록 설치된다. 또한, 기판 절단 위치(C)에 대응하는 부분의 솔더 레지스트(16)는 반드시 개구된다. 외부 접속 단자(17)는 배선 패턴(14)의 외부 접속 단자 설치 영역(14A)에 설치된다. 외부 접속 단자(17)는 마더보드 등의 실장 기판(도시 생략)에 설치된 패드에 전기적으로 접속되는 단자이다. 외부 접속 단자(17)로서는, 예를 들면 솔더 범프를 사용할 수 있다.
여기에서, 반도체 장치(10)의 스크라이브 영역(B)의 전부 또는 일부에는 솔더 레지스트(16)가 형성되지 않는다. 기판 절단 위치(C)에 대응하는 부분의 솔더 레지스트(16)는 반드시 개구된다. 그러므로, 반도체 기판(31)이 기판 절단 위 치(C)에서 절단될 때, 반도체 칩(11) 및 절연층(13)은 절단되지만, 솔더 레지스트(16)는 절단되지 않는다. 따라서, 반도체 장치(10)의 외주부에서 절연층(13)이 노출된다(반도체 칩(11)의 주면(main surface)은 노출되지 않음). 절연층(13)의 절단면과 솔더 레지스트(16)의 단부면은 그 사이에 일정한 거리(L1)를 가진다.
상술한 바와 같이, 스크라이브 영역의 전부 또는 일부에 솔더 레지스트(16)를 형성하지 않고, 기판 절단 위치(C)에 대응하는 부분의 솔더 레지스트(16)는 반드시 개구된다. 따라서, 절연층(13)의 절단면과 솔더 레지스트(16)의 단부면은 그 사이에 일정한 거리(L1)를 가지며, 이는 솔더 레지스트(16)에 의한 인장 응력 및 경화 수축력이 D 부분에 가해지는 영향을 저감할 수 있다(D 부분에 걸리는 응력을 완화함). 이는 반도체 칩(11)으로부터의 절연층(13)의 박리를 방지할 수 있다.
도 5 내지 도 20은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타내는 도면이다. 도 5 내지 도 20에서, 제 1 실시예의 반도체 장치(10)와 동일 구성 부분에는 동일한 참조 번호 및 문자를 부여한다. 도 5 내지 도 20에서, C는 다이서에 의해 반도체 기판(31)을 절단하는 위치(이하, "기판 절단 위치(C)"라 함)를, A는 복수의 반도체 장치 형성 영역(이하, "반도체 장치 형성 영역(A)"이라 함)을, B는 복수의 반도체 장치 형성 영역(A)을 분리하는 기판 절단 위치(C)를 포함하는 스크라이브 영역(B)(이하, "스크라이브 영역(B)"이라 함)을 표시한다.
우선, 도 5에 나타낸 공정에서는, 복수의 반도체 장치 형성 영역(A), 및 복수의 반도체 장치 형성 영역(A)을 분리하는 기판 절단 위치(C)를 포함하는 스크라 이브 영역(B)을 가지는 반도체 기판(31)을 준비한다(도 4 참조). 반도체 기판(31)은 박판화되고 기판 절단 위치(C)에서 절단됨으로써, 전술한 반도체 기판(21)(도 3 참조)으로 형성된다. 반도체 기판(31)으로서는, 예를 들면 Si 웨이퍼를 사용할 수 있다. 반도체 기판(31)의 두께(T3)를, 예를 들면 500 ㎛ 내지 775 ㎛로 설정할 수 있다.
이어서, 도 6에 나타낸 공정에서는, 반도체 장치 형성 영역(A)에 대응하는 반도체 기판(31)의 전면 측에, 주지의 수법에 의해 반도체 집적회로(22), 전극 패드(23), 및 보호막(24)을 가지는 반도체 칩(11)을 형성한다(반도체 칩 형성 공정). 전극 패드(23)의 재료로서는, 예를 들면 Al을 사용할 수 있다. 보호막(24)으로서는, 예를 들면 SiN 막 또는 PSG 막을 사용할 수 있다. 택일적으로, SiN 막 또는 PSG 막 등을 포함하는 층에, 폴리이미드 등을 포함하는 층을 더 적층하는 것도 가능하다.
이어서, 도 7에 나타낸 공정에서는, 복수의 반도체 장치 형성 영역(A)에 설치된 복수의 전극 패드(23) 상에 내부 접속 단자(12)를 각각 형성한다(내부 접속 단자 형성 공정). 각각의 내부 접속 단자(12)로서는, 예를 들면 Au 범프, Au 도금막, 또는 무전해 도금법에 의해 형성된 Ni 막 및 Ni 막 상에 적층된 Au 막을 포함하는 금속막을 사용할 수 있다. Au 범프를, 예를 들면 본딩법에 의해 형성할 수 있다. 또한, 도 7에 나타낸 공정에서 형성된 복수의 내부 접속 단자(12)는 높이 불균일이 존재한다.
이어서, 도 8에 나타낸 공정에서는, 내부 접속 단자(12)가 설치된 측의 복수의 반도체 칩(11)(복수의 반도체 칩(11)의 전면 측) 및 내부 접속 단자(12)를 덮도록, 절연층(13)(제 1 절연층)을 형성한다(제 1 절연층 형성 공정). 여기에서, 절연층(13)은 반도체 장치 형성 영역(A), 스크라이브 영역(B) 및 기판 절단 위치(C)를 포함하는 반도체 기판의 전체 표면을 덮는다. 절연층(13)으로서는, 예를 들면 점착성을 가지는 시트 형상의 절연 수지(예를 들면, NCF(Non Conductive Film)), 또는 페이스트 형상의 절연 수지(예를 들면, NCP(Non Conductive Paste))를 사용할 수 있다.
점착성을 가지는 시트 형상의 절연 수지를 사용하는 경우는, 도 7에 나타낸 구조체의 상면 측에 시트 형상의 절연 수지를 본딩하여, 절연층(13)을 형성한다. 택일적으로, 절연층(13)으로서 페이스트 형상의 절연 수지를 사용하는 경우는, 도 7에 나타낸 구조체의 상면 측에 인쇄법에 의해 페이스트 형상의 절연 수지를 형성하고, 이어서 절연 수지를 선굽기(pre-bake)하여 반(半)경화시킨다. 반경화된 절연 수지는 접착성을 가진다. 절연층(13)의 두께(T4)를, 예를 들면 20 ㎛ 내지 100 ㎛로 설정할 수 있다.
이어서, 도 9에 나타낸 공정에서는, 절연층(13)의 상면(13A)에 금속박(25)을 형성한다. 구체적으로는, 금속박(25)으로서 Cu 박을 준비하고, 이 Cu 박을 절연층(13)의 상면(13A)에 본딩한다. 금속박(25)의 두께(T5)를, 예를 들면 10 ㎛로 설정할 수 있다.
이어서, 도 10에 나타낸 공정에서는, 도 9에 나타낸 구조체를 가열한 상태에서, 금속박(25)의 상면(25A) 측으로부터 금속박(25)을 가압한다. 결과적으로, 금속박(25)의 하면(25B)과 복수의 내부 접속 단자(12)의 상면(12A)을 서로 접촉시킴으로써, 금속박(25)과 내부 접속 단자(12)를 압착시킨다(압착 공정). 또한, 도 9에 나타낸 구조체를 가열함으로써, 절연층(13)을 경화한다. 압착 후의 절연층(13)의 두께(T2)를, 예를 들면 10 ㎛ 내지 60 ㎛로 설정할 수 있다. 이어서, 도 11에 나타낸 공정에서는, 금속박(25)을 에칭에 의해 전체적으로 제거한다. 도 9 내지 도 11에 나타낸 공정에 의해, 후술하는 도 12의 공정에서, 금속층(26)과 내부 접속 단자(12) 사이의 밀착성을 높일 수 있다.
이어서, 도 12에 나타낸 공정에서는, 도 11에 나타낸 구조체의 상면(절연층(13)의 상면(13A))을 덮도록, 예를 들면 스퍼터링법에 의해 금속층(26)을 형성한다(금속층 형성 공정). 금속층(26)과 내부 접속 단자(12)는 전기적으로 접속된다. 금속층(26)으로서는, 예를 들면 Cu 층, Cu 층 및 Cr 층을 포함하는 적층체, 또는 Cu 층 및 Ti 층을 포함하는 적층체를 사용할 수 있다. 택일적으로, 금속층(26)은 무전해 Cu 도금층일 수 있고, 증착법, 도포법, 화학 기상 성장법(CVD) 등에 의해 형성된 금속 박막층일 수도 있다. 택일적으로, 전술한 금속층 형성 방법을 조합시킬 수도 있다. 금속층(26)의 두께(T6)를, 예를 들면 10 ㎛로 설정할 수 있다.
이어서, 도 13에 나타낸 공정에서는, 도 12에 나타낸 구조체의 상면(금속층(26)의 상면(26A))을 덮도록, 예를 들면 금속층(26)을 급전층으로 하는 전해 도 금법 등에 의해 제 2 금속층(27)을 형성한다(금속층 형성 공정). 구체적으로, 제 2 금속층(27)으로서는 Cu 등을 사용할 수 있다. 제 2 금속층(27)의 두께(T7)를, 예를 들면 10 ㎛로 설정할 수 있다. 이어서, 도 14에 나타낸 공정에서는, 제 2 금속층(27)의 상면(27A)에 레지스트를 도포하고 이 레지스트를 노광 및 현상함으로써, 배선 패턴(14)의 형성 영역에 대응하는 부분의 제 2 금속층(27)의 상면(27A)에 레지스트막(28)을 형성한다.
이어서, 도 15에 나타낸 공정에서는, 레지스트막(28)을 마스크로 이용하여 금속층(26) 및 제 2 금속층(27)을 에칭함으로써, 레지스트막(28)이 형성되지 않는 부분의 금속층(26) 및 제 2 금속층(27)을 제거한다. 결과적으로, 배선 패턴(14)이 형성된다(배선 패턴 형성 공정).
이어서, 도 16에 나타낸 공정에서는, 도 15에 나타낸 레지스트막(28)을 제거한다. 그 후, 배선 패턴(14)의 조화 처리를 수행한다. 배선 패턴(14)의 조화 처리는 흑화 처리(blackening processing) 또는 조화 에칭 처리 중 어느 한 방법에 의해 수행될 수 있다. 상기 조화 처리는 배선 패턴(14)의 상면 및 측면에 형성된 솔더 레지스트(16)와 배선 패턴(14) 사이의 밀착성을 향상시키기 위한 것이다.
이어서, 도 17에 나타낸 공정에서는, 배선 패턴(14) 및 절연층(13)의 위를 덮도록 레지스트를 도포한다. 이어서, 포토리소그래피법에 의해 레지스트를 노광, 및 현상한다. 외부 접속 단자 설치 영역(14A) 및 스크라이브 영역(B)의 전부 또는 일부에 대응하는 부분의 레지스트를 에칭에 의해 제거한다. 결과적으로, 외부 접 속 단자 설치 영역(14A) 및 스크라이브 영역(B)의 전부 또는 일부를 노출하는 개구부를 가지는 솔더 레지스트(16)(제 2 절연층)를 형성한다(제 2 절연층 형성 공정).
즉, 기판 절단 위치(C)에 대응하는 영역 이외의 절연층(13)(제 1 절연층) 상에 솔더 레지스트(16)(제 2 절연층)를 형성한다. 다시 말하면, 반도체 기판(31)의 기판 절단 위치(C)에 대응하는 부분의 절연층(13)(제 1 절연층)을 솔더 레지스트(16)(제 2 절연층)의 개구부를 통해 노출시킨다.
스크라이브 영역(B)의 전부 또는 일부를 노출하는 개구부는 반드시 기판 절단 위치(C)를 노출하도록 형성됨에 주의한다. 솔더 레지스트(16)의 두께를, 예를 들면 25 ㎛로 설정할 수 있다. 스크라이브 영역(B)의 폭을, 예를 들면 200 ㎛로 설정할 수 있다. 또한, 스크라이브 영역(B)에 대응하는 솔더 레지스트(16)의 개구부의 폭(W1)을 솔더 레지스트(16)와 도 16에 나타낸 구조체 사이의 정렬 편차(alignment deviation) 등을 고려하여, 예를 들면 150 ㎛로 설정할 수 있다.
이어서, 도 18에 나타낸 공정에서는, 반도체 기판(31)의 이면 측으로부터 반도체 기판(31)을 연마 또는 연삭함으로써, 반도체 기판(31)을 박판화한다. 반도체 기판(31)의 박판화를 위해서, 예를 들면 백사이드(backside) 연삭기를 사용할 수 있다. 박판화 후의 반도체 기판(31)의 두께(T1)를, 예를 들면 100 ㎛ 내지 300 ㎛로 설정할 수 있다.
이어서, 도 19에 나타낸 공정에서는, 배선 패턴(14)의 외부 접속 단자 설치 영역(14A)에 외부 접속 단자(17)를 형성한다(외부 접속 단자 형성 공정). 결과적 으로, 복수의 반도체 장치 형성 영역(A)에 반도체 장치(10)에 상당하는 구조체가 형성된다. 이어서, 도 20에 나타낸 공정에서는, 스크라이브 영역(B)에 해당하는 반도체 기판(31)을 기판 절단 위치(C)를 따라 절단한다(절단 공정). 결과적으로, 복수의 반도체 장치(10)가 제조된다. 반도체 기판(31)의 절단은, 예를 들면 다이싱(dicing)에 의해서 수행된다.
또한, 반도체 장치(10)의 스크라이브 영역(B)의 전부 또는 일부에는 솔더 레지스트(16)가 형성되지 않는다. 기판 절단 위치(C)에 대응하는 부분의 솔더 레지스트(16)는 반드시 개구된다. 따라서, 반도체 기판(31)이 기판 절단 위치(C)에서 절단될 때, 반도체 칩(11) 및 절연층(13)은 절단되지만 솔더 레지스트(16)는 절단되지 않는다. 따라서, 반도체 장치(10)의 외주부에서 절연층(13)이 노출된다(반도체 칩(11)의 주면은 노출되지 않음). 절연층(13)과 솔더 레지스트(16) 사이의 경계 부분에는 단차가 생긴다.
본 발명의 제 1 실시예의 반도체 장치 및 그 제조 방법에 따르면, 반도체 장치(10)의 스크라이브 영역(B)의 전부 또는 일부에 솔더 레지스트(16)(제 2 절연층)를 형성하지 않고, 기판 절단 위치(C)에 대응하는 부분의 솔더 레지스트(16)(제 2 절연층)가 반드시 개구된다. 이 때문에, 절연층(13)(제 1 절연층)의 절단면과 솔더 레지스트(16)(제 2 절연층)의 단부면은 그 사이에 일정한 거리(L1)를 가지고, 이는 솔더 레지스트(16)(제 2 절연층)에 의한 인장 응력 및 경화 수축력이 D 부분에 가해지는 영향을 저감할 수 있다(D 부분에 걸리는 응력을 완화함). 이것은 반도체 칩(11)으로부터 절연층(13)(제 1 절연층)이 박리되는 것을 방지할 수 있고, 반도체 장치(10)의 수율을 향상시킬 수 있다.
또한, 반도체 칩(11) 전체가 절연층(13)(제 1 절연층)으로 덮이고, 반도체 칩(11)의 주면이 노출되지 않는다. 그러므로, 반도체 장치(10)의 신뢰성을 향상시킬 수 있다.
(제 2 실시예)
도 21은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다. 도 21에서, 제 1 실시예의 반도체 장치(10)와 동일 구성 부분에는 동일한 참조 번호 및 문자를 부여한다. 도 21을 참조하면, 제 2 실시예의 반도체 장치(40)는 제 1 실시예의 반도체 장치(10)에 설치된 금속층(26) 및 제 2 금속층(27)을 포함하는 배선 패턴(14)을 대신해서, 금속층(26)을 포함하는 배선 패턴(41)을 설치하는 것 이외에는 반도체 장치(10)와 동일하게 구성된다.
도 22 내지 도 28은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타내는 도면이다. 도 22 내지 도 28에서, 제 2 실시예의 반도체 장치(40)와 동일 구성 부분에는 동일한 참조 번호 및 문자를 부여한다. 도 22 내지 도 28을 참조하여, 제 2 실시예의 반도체 장치(40)의 제조 방법에 대하여 설명한다. 우선, 본 발명의 제 1 실시예에서 설명한 도 5 내지 도 12에 나타낸 공정과 동일한 처리를 수행함으로써, 도 12에 나타낸 구조체를 형성한다. 이어서, 도 22에 나타낸 공정에서는 도 12에 나타낸 구조체의 상면(금속층(26)의 상면(26A))에 레지스트를 도포한다. 이어서, 레지스트를 노광, 및 현상함으로써, 배선 패턴(41)의 형성 영역 에 대응하는 부분의 금속층(26) 상에 레지스트막(28)을 형성한다.
이어서, 도 23에 나타낸 공정에서는 레지스트막(28)을 마스크로 이용하여 금속층(26)을 에칭함으로써, 레지스트막(28)이 형성되지 않는 부분의 금속층(26)을 제거한다. 결과적으로, 배선 패턴(41)이 형성된다(배선 패턴 형성 공정).
이어서, 도 24에 나타낸 공정에서는, 도 23에 나타낸 레지스트막(28)을 제거한다. 그 후, 배선 패턴(41)의 조화 처리를 수행한다. 배선 패턴(41)의 조화 처리는, 흑화 처리 또는 조화 에칭 처리 중 어느 하나의 방법에 의해서 수행될 수 있다. 상기 조화 처리는 배선 패턴(41)의 상면 및 측면에 형성되는 솔더 레지스트(16)와 배선 패턴(41) 사이의 밀착성을 향상시키기 위한 것이다.
이어서, 도 25에 나타낸 공정에서는, 배선 패턴(41)과 절연층(13) 위를 덮도록, 레지스트를 도포한다. 이어서, 포토리소그래피법에 의해 레지스트를 노광, 및 현상한다. 외부 접속 단자 설치 영역(41A) 및 스크라이브 영역(B)의 전부 또는 일부에 대응하는 부분의 레지스트를 에칭에 의해 제거한다. 결과적으로, 외부 접속 단자 설치 영역(41A) 및 스크라이브 영역(B)의 전부 또는 일부를 노출하는 개구부를 가지는 솔더 레지스트(16)(제 2 절연층)를 형성한다(제 2 절연층 형성 공정).
또한, 스크라이브 영역(B)의 전부 또는 일부를 노출하는 개구부를 반드시 기판 절단 위치(C)를 노출하도록 형성한다. 솔더 레지스트(16)의 두께를, 예를 들면 25 ㎛로 설정할 수 있다. 스크라이브 영역(B)의 폭을, 예를 들면 200 ㎛로 설정할 수 있다. 또한, 스크라이브 영역(B)에 대응하는 솔더 레지스트(16)의 개구부의 폭(W1)을 솔더 레지스트(16)와 도 24에 나타낸 구조체 사이의 정렬 편차 등을 고려하여, 예를 들면 150 ㎛로 설정할 수 있다.
이어서, 도 26에 나타낸 공정에서는 반도체 기판(31)의 이면 측으로부터 반도체 기판(31)을 연마 또는 연삭함으로써, 반도체 기판(31)을 박판화한다. 반도체 기판(31)의 박판화를 위해서, 예를 들면 백사이드 연삭기를 사용할 수 있다. 박판화 후의 반도체 기판(31)의 두께(T1)를, 예를 들면 100 ㎛ 내지 300 ㎛로 설정할 수 있다.
이어서, 도 27에 나타낸 공정에서는 배선 패턴(41)의 외부 접속 단자 설치 영역(41A)에 외부 접속 단자(17)를 형성한다(외부 접속 단자 형성 공정). 결과적으로, 복수의 반도체 장치 형성 영역(A)에 반도체 장치(40)에 상당하는 구조체가 형성된다. 이어서, 도 28에 나타낸 공정에서는 스크라이브 영역(B)에 대응하는 반도체 기판(31)을 기판 절단 위치(C)를 따라서 절단한다(절단 공정). 결과적으로, 복수의 반도체 장치(40)가 제조된다. 반도체 기판(31)의 절단은, 예를 들면 다이싱에 의해 수행된다.
여기에서, 반도체 장치(40)의 스크라이브 영역(B)의 전부 또는 일부에는 솔더 레지스트(16)가 형성되지 않는다. 기판 절단 위치(C)에 대응하는 부분의 솔더 레지스트(16)는 반드시 개구된다. 따라서, 반도체 기판(31)이 기판 절단 위치(C)에서 절단될 때, 반도체 칩(11) 및 절연층(13)은 절단되지만, 솔더 레지스트(16)는 절단되지 않는다. 따라서, 반도체 장치(40)의 외주부에서 절연층(13)이 노출된다 (반도체 칩(11)의 주면은 노출되지 않음). 그러므로, 절연층(13)의 절단면과 솔더 레지스트(16)의 단부면은 그 사이에 일정한 거리(L1)를 가진다.
본 발명의 제 2 실시예의 반도체 장치 및 그 제조 방법에 따르면, 본 발명의 제 1 실시예의 반도체 장치 및 그 제조 방법과 마찬가지로, 반도체 장치(40)의 스크라이브 영역(B)의 전부 또는 일부에 솔더 레지스트(16)(제 2 절연층)를 형성하지 않고, 기판 절단 위치(C)에 대응하는 부분의 솔더 레지스트(16)(제 2 절연층)가 반드시 개구된다. 이 때문에, 절연층(13)(제 1 절연층)의 절단면과 솔더 레지스트(16)(제 2 절연층)의 단부면은 그 사이에 일정한 거리(L1)를 가지고, 이는 솔더 레지스트(16)(제 2 절연층)에 의한 인장 응력 및 경화 수축력이 D 부분에 가해지는 영향을 저감하는 것(D 부분에 걸리는 응력을 완화함)이 가능하다. 이것은 반도체 칩(11)으로부터 절연층(13)(제 1 절연층)이 박리되는 것을 방지할 수 있고, 반도체 장치(40)의 수율을 향상시킬 수 있다.
또한, 반도체 칩(11) 전체가 절연층(13)(제 1 절연층)으로 덮이고, 반도체 칩(11)의 주면이 노출되지 않으므로, 반도체 장치(40)의 신뢰성을 향상시킬 수 있다.
이상, 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였다. 그러나, 본 발명은 상술한 실시예에 제한되는 것은 아니다. 본 발명의 범위를 일탈하지 않는 범위에서, 상술한 실시예를 다양하게 변형 및 치환할 수 있다.
예를 들면, 본 발명의 제 1 실시예 및 제 2 실시예에서, 제 1 절연층 상에 배선 패턴(재배선)을 형성하는 예에 대하여 설명하였다. 그러나, 본 발명은 반도체 칩 상에 제 1 절연층과 제 2 절연층이 이 순번으로 적층되고, 제 2 절연층이 제 1 절연층에 응력을 가해서, 반도체 칩과 제 1 절연층이 서로 박리되는 경우에 유효하다. 이 이유로, 반도체 장치가 제 1 절연층과 제 2 절연층이 이 순번으로 반도체 칩 상에 적층되는 구성을 가지는 반도체 장치라면, 재배선을 형성하지 않는 임의의 반도체 장치에도 본 발명을 적용할 수 있다.
또한, 배선 패턴(재배선)을 형성하는 방법은 본 발명의 제 1 실시예 및 제 2 실시예에서 설명한 방법에 한정되지 않는다. 예를 들면, 후술하는 방법(세미애디티브)을 채용하는 것도 가능하다. 절연층 상에 금속층을 형성한다. 이어서, 금속층의 상면에 레지스트를 도포하고, 이 레지스트를 노광, 및 현상한다. 결과적으로, 배선 형성 영역을 노출하는 개구부를 가지는 레지스트막이 형성된다. 이어서, 금속층을 급전층으로 한 상태에서 전해 도금법 등에 의해, 개구부에 금속막을 형성한다. 이어서, 레지스트막을 제거한다. 이어서, 금속막이 형성되지 않는 영역의 금속층을 에칭에 의해 제거한다. 결과적으로, 금속층 및 금속막을 포함하는 배선 패턴을 형성한다.
도 1은 종래의 반도체 장치의 단면도.
도 2는 종래의 반도체 기판의 평면도.
도 3 본 발명의 제 1 실시예의 반도체 장치의 단면도.
도 4는 반도체 기판의 평면도.
도 5는 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 1).
도 6은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 2).
도 7은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 3).
도 8은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 4).
도 9는 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 5).
도 10은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 6).
도 11은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 7).
도 12는 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도 면(제 8).
도 13은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 9).
도 14는 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 10).
도 15는 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 11).
도 16은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 12).
도 17은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 13).
도 18은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 14).
도 19는 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 15).
도 20은 본 발명의 제 1 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 16).
도 21은 본 발명의 제 2 실시예의 반도체 장치의 단면도.
도 22는 본 발명의 제 2 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 1).
도 23은 본 발명의 제 2 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 2).
도 24는 본 발명의 제 2 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 3).
도 25는 본 발명의 제 2 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 4).
도 26은 본 발명의 제 2 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 5).
도 27은 본 발명의 제 2 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 6).
도 28은 본 발명의 제 2 실시예의 반도체 장치의 제조 공정을 나타내는 도면(제 7).
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 장치 11 : 반도체 칩
12 : 내부 접속 단자 13 : 절연층
14 : 배선 패턴 16 : 솔더 레지스트
17 : 외부 접속 단자 21 : 반도체 기판
22 : 반도체 집적회로 23 : 전극 패드
24 : 보호막 26 : 금속층
27 : 제 2 금속층 28 : 레지스트막
12A : 내부 접속 단자의 상면 13A : 절연층의 상면
14A : 외부 접속 단자 설치 영역 A : 반도체 장치 형성 영역
B : 스크라이브 영역 C : 기판 절단 위치

Claims (9)

  1. 복수의 반도체 칩 형성 영역 및 상기 복수의 반도체 칩 형성 영역 사이에 배치되고 기판 절단 위치를 포함하는 스크라이브(scribe) 영역을 포함하는 반도체 기판을 준비하는 준비 공정,
    상기 복수의 반도체 칩 형성 영역에 전극 패드를 가지는 반도체 칩을 형성하는 반도체 칩 형성 공정,
    상기 반도체 칩 및 상기 반도체 기판의 스크라이브 영역 상에 제 1 절연층을 형성하는 제 1 절연층 형성 공정,
    상기 기판 절단 위치에 대응하는 영역 이외의 상기 제 1 절연층 상에 제 2 절연층을 형성하는 제 2 절연층 형성 공정, 및
    상기 기판 절단 위치에서 상기 반도체 기판을 절단하는 절단 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 칩 형성 공정 후에, 상기 전극 패드 상에 내부 접속 단자를 형성하는 내부 접속 단자 형성 공정,
    상기 제 1 절연층 형성 공정 후에, 상기 제 1 절연층 상에 상기 내부 접속 단자에 전기적으로 접속되는 금속층을 형성하는 금속층 형성 공정,
    상기 금속층을 에칭하고, 배선 패턴을 형성하는 배선 패턴 형성 공정, 및
    상기 배선 패턴의 소정의 영역에 상기 배선 패턴에 전기적으로 접속되는 외부 접속 단자를 형성하는 외부 접속 단자 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연층은 상기 스크라이브 영역에 대응하는 상기 반도체 칩을 노출하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 절연층은 비감광성(non light-sensitive) 절연 재료로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 절연층은 에칭 처리 공정을 포함하는 포토리소그래피법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 복수의 반도체 칩 형성 영역 및 상기 복수의 반도체 칩 형성 영역 사이에 배치되고 기판 절단 위치를 포함하는 스크라이브 영역을 포함하는 반도체 기판,
    전극 패드를 포함하고 상기 반도체 칩 형성 영역에 설치된 반도체 칩,
    상기 반도체 기판 상에 설치된 제 1 절연층, 및
    개구부를 가지고 상기 제 1 절연층 상에 설치된 제 2 절연층을 포함하고,
    상기 반도체 기판의 기판 절단 위치에 대응하는 부분의 상기 제 1 절연층은 상기 제 2 절연층의 개구부를 통해 노출되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 전극 패드 상에 설치된 내부 접속 단자,
    상기 제 1 절연층 상에 설치되고 상기 내부 접속 단자에 전기적으로 접속되는 금속층을 포함하는 배선 패턴, 및
    상기 배선 패턴에 전기적으로 접속되는 외부 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 절연층은 상기 스크라이브 영역에 대응하는 상기 반도체 칩을 노출하지 않는 것을 특징으로 하는 반도체 장치.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 절연층은 비감광성 절연 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
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