JP4322181B2 - 半導体装置の製造方法 - Google Patents

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Description

半導体装置の製造方法に関し、特に、チップサイズパッケージ型の半導体装置の製造方法に関する。
近年、パッケージ技術として、チップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。チップサイズパッケージとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージを意味する。従来より、チップサイズパッケージ型の半導体装置の一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、ハンダ等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他方の主面上に形成される半導体チップと電気的に接続したものである。
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
上述した従来例に係るＢＧＡ型の半導体装置は、例えば次に示すような工程を経た製造方法により製造される。
最初に、ダイシングラインによって区分された半導体基板を準備する。ここで、半導体基板の表面には、電子デバイスが形成されている。次に、半導体基板の表面に電子デバイスと接続されたパッド電極を形成する。さらに、半導体基板の表面に支持体を形成する。次に、ダイシングラインに沿って、半導体基板の一部を当該裏面から選択的にエッチングして、パッド電極を露出する開口部を形成する。次に、開口部内で露出するパッド電極と電気的に接続されて当該開口部内から半導体基板の裏面上に延びる配線層を形成する。さらに、配線層が所定の配線パターンとなるように、当該配線層を選択的にエッチングしてパターニングする。次に、配線層上を含む半導体基板の裏面上に、配線層の一部を露出する保護層を形成し、当該配線層の一部上に導電端子を形成する。最後に、ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する。
なお、上述した技術に関連する技術文献としては、例えば以下の特許文献が挙げられる。
特許公表２００２−５１２４３６号公報
上述したような従来例に係るＢＧＡ型の半導体装置の製造方法では、半導体基板の裏面上に形成された配線層は、ダイシングの際に半導体基板と共にダイシングラインＤＬに沿って分離されていた。もしくは、配線層は、当該配線層を形成した後のパターニングにより分離されていた。次に、半導体基板の裏面上に形成された配線層を分離する工程について、図面を参照して説明する。図１９乃至図２１は、従来例に係る半導体装置の製造方法を示す断面図である。なお、図１９乃至図２１では、開口部が形成された半導体基板のうち、ダイシングラインＤＬの近傍を示している。
図１９に示すように、開口部５０ｗを含む半導体基板５０の裏面の配線層５８をダイシングにより分離する場合、ダイシングブレード４０が、配線層５８に接触してこれに応力や衝撃を加える。そのため、当該配線層５８に剥離等の損傷が生じていた。また、図示しないが、配線層５８の切断面にダイシングの際に使用した水分もしくは切削屑が残存し、ダイシング後の配線層５８の腐食を招いていた。即ち、半導体装置の信頼性が低下していた。
一方、図２０に示すように、開口部５０ｗを含む半導体基板５０の裏面に配線層５８を形成した後のパターニングにより当該配線層５８を分離する場合、上述したようなダイシングブレードを用いる必要はない。この方法では、エッチングマスクであるレジスト層５９（ネガレジスト層から成る）を配線層５８上に形成し、当該配線層５８をエッチングにより選択的に除去する。
しかしながら、レジスト層５９をパターニングするためのマスク６０を用いた露光の際に、開口部５０ｗの底部において、当該開口部５０ｗの側面に形成されたレジスト層５９で反射された光が、マスク６０の下方に位置する開口部５０ｗの底部のレジスト層５９に到達していた、そのため、本来ならば除去されるべきレジスト層５９ａが除去されずに残存していた。そして、図示しないが、その後のレジスト層５９をエッチングマスクとしたエッチングにおいても、本来ならば除去されるべき配線層５８が除去されずに残存していた。この場合、ダイシングラインＤＬ上にダイシングの障害となる配線層５８が残存するため、上述した配線層５８をダイシングにより分離する方法と同様に、半導体装置の信頼性が低下していた。
そこで本発明は、チップサイズパッケージ型の半導体装置の製造方法において、配線層のような被パターニング層の分離工程における信頼性の向上を図る。
本発明の半導体装置の製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有する。即ち、最初に、ダイシングラインによって区分された半導体基板の一部を当該裏面から選択的にエッチングして開口部を形成する。次に、開口部内から半導体基板の裏面上に延びる被パターニング層を形成する。次に、開口部の底部のダイシングラインに沿った所定の領域で開口する第１のレジスト層を、被パターニング層上に形成する。そして、この第１のレジスト層をマスクとして被パターニング層の一部を選択的にエッチングして除去する。次に、第１のレジスト層を除去した後、所定のパターンに対応する第２のレジスト層を、開口部の底部のダイシングラインに沿った上記所定の領域と重畳するようにして、被パターニング層上に形成する。そして、第２のレジスト層をマスクとして被パターニング層の一部を選択的にエッチングして除去する。ここで、第１のレジスト層はポジレジスト層であり、第２のレジスト層はネガレジスト層である。
また、本発明の半導体装置の製造方法は以下の特徴を有する。即ち、上記製造方法と同様に、半導体基板に開口部を形成し、開口部内から半導体基板の裏面上に延びる被パターニング層を形成する。その後、所定のパターンに対応する第１のレジスト層を、被パターニング層上に形成する。そして、第１のレジスト層をマスクとして被パターニング層の一部を選択的にエッチングして除去する。次に、第１のレジスト層を除去した後、開口部の底部のダイシングラインに沿った所定の領域で開口する第２のレジスト層を、被パターニング層を含む半導体基板の裏面上に形成する。そして、第２のレジスト層をマスクとして、配線層の一部を選択的にエッチングして除去する。ここで、第１のレジスト層はネガレジスト層であり、第２のレジスト層はポジレジスト層である。
また、本発明の半導体装置の製造方法は、上記製造方法において、被パターニング層は開口部で露出されたパッド電極と接続された配線層であることを特徴とする。
本発明によれば、配線層を所定の配線パターンにパターニングする前に、半導体基板に形成された開口部の底部のダイシングラインに沿った所定の領域の配線層を、ポジレジスト層をマスクとしたエッチングにより除去する。もしくは、配線層を所定の配線パターンにパターニングした後に、半導体基板に形成された開口部の底部のダイシングラインに沿った所定の領域の配線層を、ポジレジスト層を用いたエッチングにより除去する。
これにより、半導体基板に形成された開口部の底部のダイシングラインに沿った所定の領域の配線層を、確実に除去することが可能となる。即ち、チップサイズパッケージ型の半導体装置の製造方法において、配線層のような被パターニング層の分離工程の信頼性を向上することができる。
また、エッチングマスクとして用いるレジスト層をパターニングする際の露光において、開口部の側壁で反射されて当該底部に到達する光の影響を考慮する必要が無くなる。そのため、上記レジスト層の露光に係る制約条件を極力緩めることが可能となる。
次に、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１、図２、及び図５乃至図１２は、第１の実施形態に係る半導体装置の製造方法を示す立体図である。また、図３及び図４は、第１の実施形態に係る半導体装置の製造方法を示す上面図である。また、図１３及び図１４は、第１の実施形態に係る半導体装置の製造方法を示す断面図あり、図１２のＸ-Ｘ線に沿った断面を示している。なお、図１乃至図１４では、半導体基板のうち、ダイシングラインＤＬの近傍を示している。
最初に、図１に示すように、ダイシングラインによって区分された不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。
次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えばＰ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。
次に、半導体基板１０の表面上に、第１の絶縁膜１１を介して、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１２を形成する。パッド電極１２は、スパッタ法により形成されたアルミニウム（Ａｌ）から成る電極であることが好ましいが、その他の金属から成る電極であってもよい。
次に、パッド電極１２上を含む半導体基板１０の表面上に、樹脂層１３を介して基板状もしくはテープ状の支持体１４を形成する。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体１４は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成される。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体１４は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。
次に、図２に示すように、ダイシングラインの一部もしくは全体に沿って開口する第１のレジスト層１５を、半導体基板１０の裏面上に形成する。そして、第１のレジスト層１５をマスクとして、好ましくは等方性エッチングにより、半導体基板１０の一部を当該裏面から選択的にエッチングする。このエッチングにより、ダイシングラインＤＬの一部もしくは全体に沿って半導体基板を開口する開口部１０ｗが形成される。開口部１０ｗは、半導体基板１０を貫通するようにして形成される。ここで、開口部１０ｗの底部では第１の絶縁膜１１が露出される。なお、このエッチングは、異方性エッチングにより行われてもよい。
開口部１０ｗを半導体基板１０の裏面からみた場合、その上面図は、図３もしくは図４の様になる。即ち、図３に示すように、開口部１０ｗは、半導体基板の主面のうちパッド電極１２が存在する領域を、ダイシングラインＤＬの一部に沿って局所的に開口する。もしくは、図４に示すように、開口部１０ｗは、半導体基板の主面のうちパッド電極１２が存在する領域を、ダイシングラインＤＬの全体に沿って、溝状に開口する。
次に、図５に示すように、開口部１０ｗ内を含む半導体基板１０の裏面上に、裏面絶縁膜として第２の絶縁膜１６を形成する。第２の絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。
次に、図６に示すように、開口部１０ｗの底部において、パッド電極１２の一部上からダイシングラインＤＬに至る領域において開口する第２のレジスト層１７を、第２の絶縁膜１６上に形成する。そして、第２のレジスト層１７をマスクとして、半導体基板１０の裏面側から、好ましくはフッ酸（ＨＦ）によるウェットエッチングにより、第２の絶縁膜１６及び第１の絶縁膜１１のエッチングを行う。このエッチングは、上記ウェットエッチング以外のエッチングにより行われてもよい。
このエッチングにより、パッド電極１２の一部上からダイシングラインＤＬに至る領域に形成された第１の絶縁膜１１及び第２の絶縁膜１６が除去される。即ち、開口部１０ｗの底部においてパッド電極１２の一部及び半導体基板１０に支持体１４を接着させた樹脂層１３の一部が露出される。
次に、第２のレジスト層１７を除去した後、図７に示すように、開口部１０ｗ内で露出されたパッド電極１２の一部上及び開口部１０ｗ内を含む半導体基板１０の裏面の第２の絶縁膜１６上を含む全面に、スパッタ法もしくはその他の成膜方法により、例えばアルミニウム（Ａｌ）から成る配線層１８を形成する。その厚さは、３μｍ程度であることが好ましい。ここで、配線層１８は、開口部１０ｗの底部で露出するパッド電極１２と電気的に接続される。
もしくは、配線層１８は、アルミニウム（Ａｌ）以外の金属から成るものであってもよい。例えば、図示しないが、配線層１８は、バリアメタル層とシード層とから成るバリアシード層上にメッキ形成された銅（Ｃｕ）等の金属から成るものであってもよい。
次に、図８に示すように、開口部１０ｗ内を含む半導体基板１０の裏面の配線層１８上に、第３のレジスト層１９を形成する。ここで、第３のレジスト層１９は、露光された箇所が現像により除去されるポジレジスト層であるものとする。その厚さは、１０μｍ程度であることが好ましい。
次に、開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａ以外の領域の上方に設置された不図示のマスクを介して、第３のレジスト層１９に対して露光を行う。開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａとは、開口部１０ｗの底部のうち、パッド電極１２が形成されていない領域であり、かつ配線層１８が所定のパターンを有するようにパターニングされた後も当該所定のパターンと重畳する領域である。
ここで、上記露光では、第３のレジスト層１９としてポジレジスト層を用い、所定の領域１０ａ以外は不図示のマスクを介して、この第３のレジスト層１９に対して露光を行っているため、従来例のように開口部５０ｗの側壁に光が当ることがなく、そのような反射された光が当該底部の所定の領域のレジスト５９に到達してしまうことはない、そのため、本来ならば除去されるべき当該底部の上記所定の領域１０ａの第３のレジスト層１９が除去されずに残存してしまう問題を、極力回避することができる。
その後、現像を行って、開口部１０ｗの底部のダイシングラインＤＬに沿った上記所定の領域１０ａの第３のレジスト層１９を除去する。ここで、第３のレジスト層１９の下層の配線層１８は、開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａのみで露出される。
次に、第３のレジスト層１９をマスクとして、配線層１８を選択的にエッチングして除去する。この配線層１８の選択的な除去は、水酸化ナトリウム（ＮａＯＨ）を用いたウェットエッチングにより行われることが好ましい。もしくは、当該配線層１８の選択的な除去は、上記ウェットエッチング以外のエッチングにより行われてもよい。
その後、図９に示すように、第３のレジスト層１９を除去する。上記配線層１８の選択的な除去により、開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａの配線層１８のみが除去される。配線層１８が除去された上記所定の領域１０ａでは、半導体基板１０に支持体１４を接着させた樹脂層１３の一部が露出される。
次に、図１０に示すように、開口部１０ｗ内を含む半導体基板１０の裏面の配線層１８上に、当該配線層１８を所定のパターンにパターニングするための第４のレジスト層２０を形成する。ここで、第４のレジスト層２０は、露光されない箇所が現像により除去されるネガレジスト層であるものとする。その厚さは、１０μｍ程度であることが好ましい。
次に、上記所定のパターンに対応して残存させる配線層１８の領域以外の領域の上方に設置された不図示のマスクを介して、第４のレジスト層２０に対して露光を行う。その後現像を行って第４のレジスト層２０を選択的に除去する。
次に、第４のレジスト層２０をマスクとして、配線層１８を選択的にエッチングして除去する。この配線層１８の選択的な除去は、水酸化ナトリウム（ＮａＯＨ）を用いたウェットエッチングにより行われることが好ましい。もしくは、当該配線層１８の選択的な除去は、上記ウェットエッチング以外のエッチングにより行われてもよい。
その後、図１１に示すように、第４のレジスト層２０を除去する。上記配線層１８の選択的な除去により、配線層１８は、上記所定のパターンとなるように不要な箇所が除去されて、所定のパターンにパターニングされる。また、開口部１０ｗの底部のダイシングラインＤＬに沿った上記所定の領域１０ａの配線層１８は、これより前の工程で既に選択的に除去されている。
こうして、第３のレジスト層１９及び第４のレジスト層２０を用いた２回の配線層１８の選択的な除去を経ることにより、所定のパターンを有し、かつ開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａで確実に分離されるように、配線層１８がパターニングされる。
上述したような配線層１８の選択的な除去により、従来例にみられたような開口部５０ｗの底部のダイシングラインＤＬ上における配線層の残存を回避することができる。即ち、開口部１０ｗのような立体的な構造を有する半導体基板１０に形成された配線層１８のような被パターニング層の分離工程において、その信頼性を従来例に比して向上することが可能となる。
また、第３のレジスト層１９もしくは第４のレジスト層２０を選択的に除去する際の露光において、開口部１０ｗの側壁で反射されて当該底部に到達する光の影響を考慮する必要が無くなる。そのため、上記レジスト層の露光に係る制約条件を極力緩めることが可能となる。
次に、図１２に示すように、配線層１８上を含む半導体基板１０の裏面上に保護層２１を形成する。この保護層２１は、レジスト材料もしくはその他の材料から成る。さらに、配線層１８の一部を露出するように保護層２１を開口して、当該配線層１８の一部上に導電端子２２を形成する。この導電端子２２は、例えばハンダから成り、ボール状に形成される。このとき、導電端子２２が形成された領域を通過するＸ−Ｘ線に沿った断面は、図１３の断面図の様になる。
最後に、図１４に示すように、ダイシングラインＤＬに沿ったダイシングにより、半導体基板１０及びそれに積層される各層を、複数の半導体チップ１０Ａ及びそれに積層される各層から成る半導体装置に分離する。
ここで、ダイシングの際、開口部１０ｗの底部のダイシングラインＤＬ上には、従来例のように開口部５０ｗの底部のダイシングラインＤＬ上に配線層が残存していない。従って、従来例のようなダイシングブレード４０の配線層５８への接触による半導体装置の損傷を極力抑止することができる。
なお、本実施形態では、第４のレジスト層２０はネガレジスト層であるものとしたが、本発明はこれに限定されない。即ち、第４のレジスト層２０はポジレジスト層であってもよい。この場合、当該第４のレジスト層２０を露光する際の不図示のマスクは、残存させるべき第４のレジスト層２０の領域上に設置される。
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１５乃至図１８は、第２の実施形態に係る半導体装置の製造方法を示す立体図である。なお、図１５乃至図１８では、半導体基板のうち、ダイシングラインＤＬの近傍を示している。また、図１５乃至図１８では、第１の実施形態の図１乃至図１４に示したものと同一の構成要素については、同一の符号を付して説明する。
本実施形態に係る半導体装置の製造方法のうち、開口部１０ｗを含む半導体基板１０の裏面上に配線層１８を形成する工程までは、図１乃至図７に示した第１の実施形態に係る各工程と同様である。
次に、図１５に示すように、開口部１０ｗ内を含む半導体基板１０の裏面の配線層１８上に、当該配線層１８を所定のパターンにパターニングするための第５のレジスト層２９を形成する。ここで、第５のレジスト層２９は、第１の実施形態とは異なり、ネガレジスト層であるものとする。その厚さは、１０μｍ程度であることが好ましい。
次に、上記所定のパターンに対応して残存させる配線層１８の領域以外の領域の上方に設置された不図示のマスクを介して、第５のレジスト層２９に対して露光を行う。その後、現像を行って第５のレジスト層２９を選択的に除去する。
次に、第５のレジスト層２９をマスクとして、配線層１８を選択的にエッチングして除去する。この配線層１８の選択的な除去は、水酸化ナトリウム（ＮａＯＨ）を用いたウェットエッチングにより行われることが好ましい。もしくは、当該配線層１８の選択的な除去は、上記ウェットエッチング以外のエッチングにより行われてもよい。
その後、図１６に示すように、第５のレジスト層２９を除去する。上記配線層１８の選択的な除去により、配線層１８は、上記所定のパターンとなるように不要な箇所が除去されて、所定のパターンにパターニングされる。ただし、この段階では、開口部１０ｗの底部のダイシングラインＤＬに沿った領域の配線層１８は除去されていない。
次に、図１７に示すように、開口部１０ｗ内を含む半導体基板１０の裏面の配線層１８上に、第６のレジスト層３０を形成する。ここで、第６のレジスト層３０は、第１の実施形態とは異なり、露光された箇所が現像により除去されるポジレジスト層であるものとする。その厚さは、１０μｍ程度であることが好ましい。
次に、開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａ以外の領域の上方に設置された不図示のマスクを介して、第６のレジスト層３０に対して露光を行う。開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａとは、開口部１０ｗの底部のうち、パッド電極１２が形成されていない領域であり、かつ前の工程でパターニングされた配線層１８の所定のパターンと重畳する領域である。
ここで、上記露光では第６のレジスト層３０としてポジレジスト層を用い、所定の領域１０ａ以外は不図示のマスクを介して、この第６のレジスト層３０に対して露光を行っているため、従来例のように開口部５０ｗの側壁に光が当ることがなく、そのような反射された光が当該底部の所定の領域のレジスト層５９に到達してしまうことはない。そのため、本来ならば除去されるべき当該底部の上記所定の領域１０ａの第６のレジスト層３０が除去されずに残存してしまう問題を極力回避することができる。
その後、現像を行って、開口部１０ｗの底部のダイシングラインＤＬに沿った上記所定の領域１０ａの第６のレジスト層３０を除去する。ここで、第６のレジスト層３０の下層の配線層１８は、開口部１０ｗの底部のダイシングラインＤＬに沿った上記所定の領域１０ａのみで露出される。
次に、第６のレジスト層３０をマスクとして、配線層１８を選択的にエッチングして除去する。この配線層１８の選択的な除去は、水酸化ナトリウム（ＮａＯＨ）を用いたウェットエッチングにより行われることが好ましい。もしくは、当該配線層１８の選択的な除去は、上記ウェットエッチング以外のエッチングにより行われてもよい。
その後、図１８に示すように、第６のレジスト層３０を除去する。上記配線層１８の選択的な除去により、開口部１０ｗの底部のダイシングラインＤＬに沿った上記所定の領域１０ａの配線層１８のみが除去される。配線層１８が除去された上記所定の領域１０ａでは、樹脂層１３が露出される。
こうして、第５のレジスト層２９及び第６のレジスト層３０を用いた２回の配線層１８の選択的な除去を経ることにより、所定のパターンを有し、かつ開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａで確実に分離されるように、配線層１８がパターニングされる。
上述したような配線層１８の選択的な除去により、従来例にみられたような開口部５０ｗの底部のダイシングラインＤＬ上における配線層の残存を回避することができる。即ち開口部１０ｗのような立体的な構造を有する半導体基板１０に形成された配線層１８のような被パターニング層の分離工程において、その信頼性を従来例に比して向上することが可能となる。
また、第５のレジスト層２９もしくは第６のレジスト層３０を選択的に除去する際の露光において、開口部１０ｗの側壁で反射されて当該底部に到達する光の影響を考慮する必要が無くなる。そのため、上記レジスト層の露光に係る制約条件を極力緩めることが可能となる。
次に、第１の実施形態の図１２乃至図１４に示した工程と同様にして、配線層１８上を含む半導体基板１０の裏面上に、保護層２１及び導電端子２２を形成し、最後にダイシングを行う。
ここで、ダイシングの際、開口部１０ｗの底部のダイシングラインＤＬ上には、従来例のように開口部５０ｗの底部のダイシングラインＤＬ上に配線層が残存していない。従って、従来例のようなダイシングブレード４０の配線層５８への接触による半導体装置の損傷を極力抑止することができる。
なお、本実施形態では、第５のレジスト層２９はネガレジスト層であるものとしたが、本発明はこれに限定されない。即ち、第５のレジスト層２９はポジレジスト層であってもよい。この場合、当該第５のレジスト層２９を露光する際の不図示のマスクは、残存させるべき第５のレジスト層２９の領域上に設置される。
なお、上述した第１及び第２の実施形態では、配線層１８上に導電端子２２を形成したが、本発明はこれに限定されない。即ち、本発明は、導電端子が形成されない半導体装置、例えばＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置に適用されるものであってもよい。
また、上述した第１及び第２の実施形態では、開口部１０ｗは半導体基板１０を貫通するようにして形成されたが、本発明はこれに限定されない。即ち、開口部１０ｗは、半導体基板１０の裏面から当該半導体基板１０を貫通せずに形成された凹部であってもよい。この場合、半導体基板１０の表面に形成された支持体１４は、上記いずれかの工程において除去されてもよい。もしくは、支持体１４は、除去されずに残されてもよい。もしくは、支持体１４の形成は省略されても構わない。
本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す上面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す上面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す立体図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す立体図である。 従来に係る半導体装置の製造方法を示す断面図である。 従来に係る半導体装置の製造方法を示す断面図である。 従来に係る半導体装置の製造方法を示す断面図である。

Claims (12)

  1. ダイシングラインによって区分された半導体基板の一部を当該裏面から選択的にエッチングして開口部を形成する工程と、
    前記開口部内から前記半導体基板の裏面上に延びる被パターニング層を形成する工程と、
    前記開口部の底部の前記ダイシングラインに沿った所定の領域で開口する第１のレジスト層を、前記被パターニング層上に形成する工程と、
    前記第１のレジスト層をマスクとして前記被パターニング層の一部を選択的にエッチングして除去する工程と、
    前記第１のレジスト層を除去した後、所定のパターンに対応する第２のレジスト層を、前記開口部の底部の前記ダイシングラインに沿った前記所定の領域と重畳するようにして、前記被パターニング層上に形成する工程と、
    前記第２のレジスト層をマスクとして前記被パターニング層の一部を選択的にエッチングして除去する工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記第１のレジスト層はポジレジスト層であり、前記第２のレジスト層はネガレジスト層であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. ダイシングラインによって区分された半導体基板の一部を当該裏面から選択的にエッチングして開口部を形成する工程と、
    前記開口部内から前記半導体基板の裏面上に延びる被パターニング層を形成する工程と、
    所定のパターンに対応する第１のレジスト層を、前記被パターニング層上に形成する工程と、
    前記第１のレジスト層をマスクとして前記被パターニング層の一部を選択的にエッチングして除去する工程と、
    前記第１のレジスト層を除去した後、前記開口部の底部の前記ダイシングラインに沿った所定の領域で開口する第２のレジスト層を、前記被パターニング層を含む半導体基板の裏面上に形成する工程と、
    前記第２のレジスト層をマスクとして、前記被パターニング層の一部を選択的にエッチングして除去する工程と、を有することを特徴とする半導体装置の製造方法。
  4. 前記第１のレジスト層はネガレジスト層であり、前記第２のレジスト層はポジレジスト層であることを特徴とする請求項３記載の半導体装置の製造方法。
  5. ダイシングラインによって区分され、第１の絶縁膜を介して、当該ダイシングラインに沿ってパッド電極が形成された半導体基板の表面に、樹脂層を介して支持体を形成する工程と、
    前記半導体基板の一部を当該裏面から選択的にエッチングして、前記ダイシングラインの一部もしくは全体に沿って開口する開口部を形成する工程と、
    前記開口部内を含む前記半導体基板の裏面上に第２の絶縁膜を形成する工程と、
    前記開口部の底部の前記第１及び第２の絶縁膜の一部を選択的にエッチングして除去し、前記パッド電極の一部を露出する工程と、
    前記パッド電極と電気的に接続されて前記開口部内から前記半導体基板の裏面上に延びる配線層を形成する工程と、
    前記開口部の底部の前記ダイシングラインに沿った前記所定の領域で開口する第１のレジスト層を、前記配線層上に形成する工程と、
    前記第１のレジスト層をマスクとして前記配線層の一部を選択的にエッチングして除去する工程と、
    前記第１のレジスト層を除去した後、所定のパターンに対応する第２のレジスト層を、前記開口部の底部の前記ダイシングラインに沿った前記所定の領域と重畳するようにして、前記配線層上に形成する工程と、
    前記第２のレジスト層をマスクとして前記配線層の一部を選択的にエッチングして除去する工程と、を有することを特徴とする半導体装置の製造方法。
  6. 前記第１のレジスト層はポジレジスト層であり、前記第２のレジスト層はネガレジスト層であることを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記配線層上を含む半導体基板の裏面上に、当該配線層の一部を露出する保護層を形成する工程と、
    前記配線層の一部上に導電端子を形成する工程と、を有することを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
  8. 前記ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する工程を有することを特徴とする請求項５,６,７のうちいずれか１項に記載の半導体装置の製造方法。
  9. ダイシングラインによって区分され、第１の絶縁膜を介して、当該ダイシングラインに沿ってパッド電極が形成された半導体基板の表面に、樹脂層を介して支持体を形成する工程と、
    前記半導体基板の一部を当該裏面から選択的にエッチングして、前記ダイシングラインの一部もしくは全体に沿って開口する開口部を形成する工程と、
    前記開口部内を含む前記半導体基板の裏面上に第２の絶縁膜を形成する工程と、
    前記開口部の底部の前記第１及び第２の絶縁膜の一部を選択的にエッチングして除去し、前記パッド電極の一部を露出する工程と、
    前記パッド電極と電気的に接続されて前記開口部内から前記半導体基板の裏面上に延びる配線層を形成する工程と、
    所定のパターンに対応する第１のレジスト層を、前記配線層上に形成する工程と、
    前記第１のレジスト層をマスクとして前記配線層の一部を選択的にエッチングして除去する工程と、
    前記第１のレジスト層を除去した後、前記開口部の底部の前記ダイシングラインに沿った所定の領域で開口する第２のレジスト層を、前記第２の絶縁膜及び前記配線層上に形成する工程と、
    前記第２のレジスト層をマスクとして、前記配線層の一部を選択的にエッチングして除去する工程と、を有することを特徴とする半導体装置の製造方法。
  10. 前記第１のレジスト層はネガレジスト層であり、前記第２のレジスト層はポジレジスト層であることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記配線層上を含む半導体基板の裏面上に、当該配線層の一部を露出する保護層を形成する工程と、
    前記配線層の一部上に導電端子を形成する工程と、を有することを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
  12. 前記ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する工程を有することを特徴とする請求項９,１０,１１のうちいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7340181B1 (en) * 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
TWI375321B (en) * 2007-08-24 2012-10-21 Xintec Inc Electronic device wafer level scale packages and fabrication methods thereof
CN101950729B (zh) * 2007-09-05 2012-09-26 精材科技股份有限公司 电子元件的晶圆级封装及其制造方法
JP5139039B2 (ja) * 2007-11-20 2013-02-06 新光電気工業株式会社 半導体装置及びその製造方法
TWI395346B (zh) * 2008-05-23 2013-05-01 Xintec Inc 發光元件的封裝結構
JP2010103300A (ja) * 2008-10-23 2010-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8796137B2 (en) * 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
DE102010061770A1 (de) * 2010-11-23 2012-05-24 Robert Bosch Gmbh Verfahren zur Herstellung von Halbleiter-Chips, Montageverfahren und Halbleiter-Chip für senkrechte Montage auf Schaltungsträger
TWI525673B (zh) * 2013-10-08 2016-03-11 精材科技股份有限公司 晶圓級晶片封裝體的製造方法
US10017377B2 (en) * 2016-06-29 2018-07-10 Robert Bosch Gmbh Protective coating on trench features of a wafer and method of fabrication thereof

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998013862A1 (fr) * 1996-09-24 1998-04-02 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur et son procede de fabrication
JPH10154670A (ja) * 1996-11-26 1998-06-09 Toshiba Corp 半導体装置の製造方法
US6492684B2 (en) * 1998-01-20 2002-12-10 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
JP3706492B2 (ja) * 1998-12-25 2005-10-12 三洋電機株式会社 半導体装置およびその製造方法
TW508750B (en) * 1999-03-31 2002-11-01 Seiko Epson Corp Manufacturing method for semiconductor device, semiconductor device, connector for narrow pitch, electrostatic actuator, piezoelectric actuator, ink-jet head, ink-jet printer, micro-machine, liquid-crystal panel, and electric machine
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
EP1130629A1 (en) * 1999-07-30 2001-09-05 Nippon Sheet Glass Co., Ltd. Method of dicing semiconductor wafer into chips, and structure of groove formed in dicing area
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
US7340181B1 (en) * 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
US6835592B2 (en) * 2002-05-24 2004-12-28 Micron Technology, Inc. Methods for molding a semiconductor die package with enhanced thermal conductivity
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
JP4081666B2 (ja) * 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP2004165312A (ja) * 2002-11-12 2004-06-10 Sanyo Electric Co Ltd 半導体集積装置及びその製造方法
JP2004214588A (ja) * 2002-11-15 2004-07-29 Sanyo Electric Co Ltd 半導体装置の製造方法
TWI239607B (en) * 2002-12-13 2005-09-11 Sanyo Electric Co Method for making a semiconductor device
JP4544876B2 (ja) * 2003-02-25 2010-09-15 三洋電機株式会社 半導体装置の製造方法
TWI229890B (en) * 2003-04-24 2005-03-21 Sanyo Electric Co Semiconductor device and method of manufacturing same
JP2007528120A (ja) * 2003-07-03 2007-10-04 テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ 集積回路装置をパッケージングする方法及び装置
JP4401181B2 (ja) * 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
JP4248355B2 (ja) * 2003-09-24 2009-04-02 三洋電機株式会社 半導体装置および半導体装置の製造方法
JP4753170B2 (ja) * 2004-03-05 2011-08-24 三洋電機株式会社 半導体装置及びその製造方法
JP2006093367A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法

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