KR100689132B1 - 반도체 장치의 제조 방법 - Google Patents

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히로시 야마다
게이이찌 야마구찌
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산요덴키가부시키가이샤
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Abstract

반도체 장치의 제조 방법에서, 배선층와 같은 피패터닝층의 분리 공정에서의 신뢰성의 향상을 도모한다. 개구부(10w)를 포함하는 반도체 기판(10)의 이면 위에 배선층(18)을 형성한다. 배선층(18) 위에, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a)을 개구하는 제3 레지스트층(19)(포지티브 레지스트층)을 형성하고, 이것을 마스크로 하여 배선층(18)을 에칭한다. 다음으로, 제3 레지스트층(19)을 제거한 후, 배선층(18) 위에, 소정의 패턴에 대응하여 해당 배선층을 잔존시키도록 제4 레지스트층(20)(네가티브 레지스트층)을 형성하고, 이것을 마스크로 하여 배선층(18)을 에칭한다. 이렇게 해서, 소정의 패턴을 가지면서, 또한 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a)에서 확실하게 분리하도록, 배선층(18)이 패터닝된다.
다이싱 라인, 레지스트층, 반도체 기판, 도전 단자

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 상면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 상면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 13은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 18은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도.
도 19는 종래에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 20은 종래에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 21은 종래에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 50 : 반도체 기판
10w, 50w : 개구부
18, 58 : 배선층
19 : 제3 레지스트층(포지티브 레지스트층)
20 : 제4 레지스트층(네가티브 레지스트층)
40 : 다이싱 블레이드
60 : 마스크
특허 문헌 1 : 일본 특허 공표 2002-512436호 공보
반도체 장치의 제조 방법에 관한 것으로, 특히 칩 사이즈 패키지형의 반도체 장치의 제조 방법에 관한 것이다.
최근, 패키지 기술로서, 칩 사이즈 패키지(Chip Size Package)가 주목받고 있다. 칩 사이즈 패키지란, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치 수를 갖는 소형 패키지를 의미한다. 종래부터, 칩 사이즈 패키지형의 반도체 장치의 일종으로서, BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일 주면 위에 격자 형상으로 복수 배열하고, 패키지의 다른 쪽의 주면 위에 형성되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 프린트 기판 위의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판 위에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
전술한 종래예에 따른 BGA형의 반도체 장치는, 예를 들면 다음에 도시한 바와 같은 공정을 거친 제조 방법에 의해 제조된다.
최초로, 다이싱 라인에 의해서 구분된 반도체 기판을 준비한다. 여기서, 반도체 기판의 표면에는, 전자 디바이스가 형성되어 있다. 다음으로, 반도체 기판의 표면에 전자 디바이스와 접속된 패드 전극을 형성한다. 또한, 반도체 기판의 표면에 지지체를 형성한다. 다음으로, 다이싱 라인을 따라, 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여, 패드 전극을 노출시키는 개구부를 형성한다. 다음으로, 개구부 내에서 노출하는 패드 전극과 전기적으로 접속되어 해당 개구부 내로부터 반도체 기판의 이면 위로 연장되는 배선층을 형성한다. 또한, 배선층이 소정의 배선 패턴으로 되도록, 해당 배선층을 선택적으로 에칭하여 패터닝한다. 다음으로, 배선층 위를 포함하는 반도체 기판의 이면 위에, 배선층의 일부를 노출시키는 보호층을 형성하고, 해당 배선층의 일부 위에 도전 단자를 형성한다. 마지막으로, 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 복수의 반도체 칩으로 분리한다.
또한, 전술한 기술에 관련하는 기술 문헌으로서는, 예를 들면 상기한 특허 문헌을 들 수 있다.
전술한 바와 같은 종래예에 따른 BGA형의 반도체 장치의 제조 방법에서는, 반도체 기판의 이면 위에 형성된 배선층은, 다이싱 시에 반도체 기판과 함께 다이싱 라인 DL을 따라 분리되어 있었다. 혹은, 배선층은, 해당 배선층을 형성한 후의 패터닝에 의해 분리되어 있었다. 다음으로, 반도체 기판의 이면 위에 형성된 배선층을 분리하는 공정에 대하여, 도면을 참조하여 설명한다. 도 19 내지 도 21은, 종래예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 19 내지 도 21에서는, 개구부가 형성된 반도체 기판 중, 다이싱 라인 DL의 근방을 나타내고 있다.
도 19에 도시한 바와 같이, 개구부(50w)를 포함하는 반도체 기판(50)의 이면의 배선층(58)을 다이싱에 의해 분리하는 경우, 다이싱 블레이드(40)가, 배선층(58)에 접촉하여 이것에 응력이나 충격을 가한다. 그 때문에, 그 배선층(58)에 박리 등의 손상이 발생하였다. 또한, 도시하지 않았지만, 배선층(58)의 절단면에 다이싱 시에 사용한 수분 혹은 절삭 찌꺼기가 잔존하여, 다이싱 후의 배선층(58)의 부식을 초래하였다. 즉, 반도체 장치의 신뢰성이 저하하였다.
한편, 도 20에 도시한 바와 같이 개구부(50w)를 포함하는 반도체 기판(50)의 이면에 배선층(58)을 형성한 후의 패터닝에 의해 해당 배선층(58)을 분리하는 경우, 전술한 바와 같은 다이싱 블레이드를 이용할 필요는 없다. 이 방법으로는, 에칭 마스크인 레지스트층(59)(네가티브 레지스트층으로 이루어짐)을 배선층(58) 위에 형성하고, 해당 배선층(58)을 에칭에 의해 선택적으로 제거한다.
그러나, 레지스트층(59)을 패터닝하기 위한 마스크(60)를 이용한 노광 시에, 개구부(50w)의 바닥부에서, 해당 개구부(50w)의 측면에 형성된 레지스트층(59)에서 반사된 광이, 마스크(60)의 하방에 위치하는 개구부(50w)의 바닥부의 레지스트층(59)에 도달하고 있다. 그 때문에, 도 21에 도시한 바와 같이 본래 제거될 레지스트층(59a)이 제거되지 않고서 잔존하였다. 그리고, 도시하지 않았지만, 그 후의 레지스트층(59)을 에칭 마스크로 한 에칭에서도, 본래 제거될 배선층(58)이 제거되지 않고서 잔존하였다. 이 경우, 다이싱 라인 DL 위에 다이싱의 장해로 되는 배선층(58)이 잔존하기 때문에, 전술한 배선층(58)을 다이싱에 의해 분리하는 방법과 마찬가지로, 반도체 장치의 신뢰성이 저하하였다.
그래서 본 발명은, 칩 사이즈 패키지형의 반도체 장치의 제조 방법에서, 배선층과 같은 피패터닝층의 분리 공정에서의 신뢰성의 향상을 도모한다.
본 발명의 반도체 장치의 제조 방법은, 상기 과제를 감안하여 이루어진 것으로, 이하의 특징을 갖는다. 즉, 최초로, 다이싱 라인에 의해서 구분된 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여 개구부를 형성한다. 다음으로, 개구부 내로부터 반도체 기판의 이면 위로 연장되는 피패터닝층을 형성한다. 다음으로, 개구부의 바닥부의 다이싱 라인을 따른 소정의 영역에서 개구하는 제1 레지스트층을, 피패터닝층 위에 형성한다. 그리고, 이 제1 레지스트층을 마스크로 하여 피패터닝층의 일부를 선택적으로 에칭하여 제거한다. 다음으로, 제1 레지스트층을 제거한 후, 소정의 패턴에 대응하는 제2 레지스트층을, 개구부의 바닥부의 다이싱 라인을 따른 상기 소정의 영역과 중첩하도록 하여, 피패터닝층 위에 형성한다. 그리고, 제2 레지스트층을 마스크로 하여 피패터닝층의 일부를 선택적으로 에칭하여 제거한다. 여기서, 제1 레지스트층은 포지티브 레지스트층이고, 제2 레지스트층은 네가티브 레지스트층이다.
또한, 본 발명의 반도체 장치의 제조 방법은 이하의 특징을 갖는다. 즉, 상기 제조 방법과 마찬가지로, 반도체 기판에 개구부를 형성하고, 개구부 내로부터 반도체 기판의 이면 위로 연장되는 피패터닝층을 형성한다. 그 후, 소정의 패턴에 대응하는 제1 레지스트층을, 피패터닝층 위에 형성한다. 그리고, 제1 레지스트층을 마스크로 하여 피패터닝층의 일부를 선택적으로 에칭하여 제거한다. 다음으로, 제1 레지스트층을 제거한 후, 개구부의 바닥부의 다이싱 라인을 따른 소정의 영역에서 개구하는 제2 레지스트층을, 피패터닝층을 포함하는 반도체 기판의 이면 위에 형성한다. 그리고, 제2 레지스트층을 마스크로 하여, 배선층의 일부를 선택적으로 에칭하여 제거한다. 여기서, 제1 레지스트층은 네가티브 레지스트층이고, 제2 레지스트층은 포지티브 레지스트층이다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제조 방법에서, 피패터닝층은 개구부에서 노출된 패드 전극과 접속된 배선층인 것을 특징으로 한다.
<실시예>
다음으로, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 1, 도 2, 및 도 5 내지 도 12는, 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도이다. 또한, 도 3 및 도 4는, 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 상면도이다. 또한, 도 13 및 도 14는 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이고, 도 12의 X-X선을 따른 단면을 도시하고 있다. 또한, 도 1 내지 도 14에서는, 반도체 기판 중, 다이싱 라인 DL의 근방을 나타내고 있다.
최초로, 도 1에 도시한 바와 같이, 다이싱 라인에 의해서 구분된 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 여기서, 도시되지 않은 전자 디바이스는, 예를 들면 CCD(Charge Coupled Device)나 적외선 센서 등의 수광 소자, 혹은 발광 소자인 것으로 한다. 혹은, 도시되지 않은 전자 디바이스는, 상기 수광 소자나 발광 소자 이외의 전자 디바이스이어도 된다. 또한, 반도체 기판(10)은, 예를 들면 실리콘 기판으로 이루어지는 것으로 하지만, 그 외의 재질의 기판이어도 된다.
다음으로, 도시되지 않은 전자 디바이스를 포함하는 반도체 기판(10)의 표면 위에, 층간 절연막으로서 제1 절연막(11)을 형성한다. 제1 절연막(11)은, 예를 들면 P-TEOS 막이나 BPSG막 등으로 이루어진다.
다음으로, 반도체 기판(10)의 표면 위에, 제1 절연막(11)을 통하여, 도시되지 않은 전자 디바이스와 접속된 외부 접속용 전극인 패드 전극(12)을 형성한다. 패드 전극(12)은, 스퍼터법에 의해 형성된 알루미늄(Al)으로 이루어지는 전극인 것이 바람직하지만, 그 외의 금속으로 이루어지는 전극이어도 된다.
다음으로, 패드 전극(12) 위를 포함하는 반도체 기판(10)의 표면 위에, 수지층(13)을 통하여 기판 형상 혹은 테이프 형상의 지지체(14)를 형성한다. 여기서, 도시되지 않은 전자 디바이스가 수광 소자나 발광 소자인 경우, 지지체(14)는, 예를 들면 글래스와 같은 투명 혹은 반투명의 성상을 갖는 재료에 의해 형성된다. 도시되지 않은 전자 디바이스가 수광 소자나 발광 소자가 아닌 경우, 지지체(14)는, 투명 혹은 반투명의 성상을 갖지 않는 재료에 의해 형성되는 것이어도 된다.
다음으로, 도 2에 도시한 바와 같이 다이싱 라인의 일부 혹은 전체를 따라 개구하는 제1 레지스트층(15)을, 반도체 기판(10)의 이면 위에 형성한다. 그리고, 제1 레지스트층(15)을 마스크로 하여, 바람직하게는 등방성 에칭에 의해, 반도체 기판(10)의 일부를 해당 이면으로부터 선택적으로 에칭한다. 이 에칭에 의해, 다이싱 라인 DL의 일부 혹은 전체를 따라 반도체 기판을 개구하는 개구부(10w)가 형성된다. 개구부(10w)는, 반도체 기판(10)을 관통하도록 하여 형성된다. 여기서, 개구부(10w)의 바닥부에서는 제1 절연막(11)이 노출된다. 또한, 이 에칭은 이방성 에칭에 의해 행해져도 된다.
개구부(10w)를 반도체 기판(10)의 이면으로부터 본 경우, 그 상면도는, 도 3혹은 도 4과 같이 된다. 즉, 도 3에 도시한 바와 같이, 개구부(10w)는, 반도체 기판의 주면 중 패드 전극(12)이 존재하는 영역을, 다이싱 라인 DL의 일부를 따라 국소적으로 개구한다. 혹은, 도 4에 도시한 바와 같이, 개구부(10w)는 반도체 기판 의 주면 중 패드 전극(12)이 존재하는 영역을, 다이싱 라인 DL의 전체를 따라, 홈 형상으로 개구한다.
다음으로, 도 5에 도시한 바와 같이, 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면 위에, 이면 절연막으로서 제2 절연막(16)을 형성한다. 제2 절연막(16)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지며, 예를 들면 플라즈마 CVD법에 의해서 형성된다.
다음으로, 도 6에 도시한 바와 같이 개구부(10w)의 바닥부에서, 패드 전극(12)의 일부 위로부터 다이싱 라인 DL에 이르는 영역에서 개구하는 제2 레지스트층(17)을, 제2 절연막(16) 위에 형성한다. 그리고, 제2 레지스트층(17)을 마스크로 하여, 반도체 기판(10)의 이면측으로부터, 바람직하게는 불산(HF)에 의한 웨트 에칭에 의해, 제2 절연막(16) 및 제1 절연막(11)의 에칭을 행한다. 이 에칭은, 상기 웨트 에칭 이외의 에칭에 의해 행해져도 된다.
이 에칭에 의해, 패드 전극(12)의 일부 위로부터 다이싱 라인 DL에 이르는 영역에 형성된 제1 절연막(11) 및 제2 절연막(16)이 제거된다. 즉, 개구부(10w)의 바닥부에서 패드 전극(12)의 일부 및 반도체 기판(10)에 지지체(14)를 접착시킨 수지층(13)의 일부가 노출된다.
다음으로, 제2 레지스트층(17)을 제거한 후, 도 7에 도시한 바와 같이, 개구부(10w) 내에서 노출된 패드 전극(12)의 일부 위 및 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면의 제2 절연막(16) 위를 포함하는 전면에, 스퍼터법 혹은 그 외의 성막 방법에 의해, 예를 들면 알루미늄(Al)으로 이루어지는 배선층(18)을 형성한다. 그 두께는, 3㎛ 정도인 것이 바람직하다. 여기서, 배선층(18)은 개구부(10w)의 바닥부에서 노출하는 패드 전극(12)과 전기적으로 접속된다.
혹은, 배선층(18)은 알루미늄(Al) 이외의 금속으로 이루어지는 것이어도 된다. 예를 들면, 도시하지 않았지만, 배선층(18)은, 배리어 메탈층과 시드층으로 이루어지는 배리어 시드층 위에 도금 형성된 구리(Cu) 등의 금속으로 이루어지는 것이어도 된다.
다음으로, 도 8에 도시한 바와 같이, 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면의 배선층(18) 위에, 제3 레지스트층(19)을 형성한다. 여기서, 제3 레지스트층(19)은, 노광된 개소가 현상에 의해 제거되는 포지티브 레지스트층인 것으로 한다. 그 두께는, 10㎛ 정도인 것이 바람직하다.
다음으로, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a) 이외의 영역의 상방에 형성된 도시되지 않은 마스크를 통하여, 제3 레지스트층(19)에 대하여 노광을 행한다. 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a)은, 개구부(10w)의 바닥부 중, 패드 전극(12)이 형성되어 있지 않은 영역이고, 또한 배선층(18)이 소정의 패턴을 갖도록 패터닝된 후에도 해당 소정의 패턴과 중첩하는 영역이다.
여기서, 상기 노광에서는, 제3 레지스트층(19)으로서 포지티브 레지스트층을 이용하여, 소정의 영역(10a) 이외는 도시되지 않은 마스크를 통하여, 이 제3 레지스트층(19)에 대하여 노광을 행하고 있기 때문에, 종래예와 같이 개구부(50w)의 측 벽에 광이 닿지 않아, 그와 같은 반사된 광이 해당 바닥부의 소정의 영역의 레지스트(59)에 도달하지는 않는다. 그 때문에, 본래 제거될 해당 바닥부의 상기 소정의 영역(10a)의 제3 레지스트층(19)이 제거되지 않고 잔존하는 문제를, 극력 회피할 수 있다.
그 후, 현상을 행하여, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 상기 소정의 영역(10a)의 제3 레지스트층(19)을 제거한다. 여기서, 제3 레지스트층(19)의 하층의 배선층(18)은, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a)만에서 노출된다.
다음으로, 제3 레지스트층(19)을 마스크로 하여, 배선층(18)을 선택적으로 에칭하여 제거한다. 이 배선층(18)의 선택적인 제거는, 수산화 나트륨(NaOH)을 이용한 웨트 에칭에 의해 행해지는 것이 바람직하다. 혹은, 해당 배선층(18)의 선택적인 제거는, 상기 웨트 에칭 이외의 에칭에 의해 행해져도 된다.
그 후, 도 9에 도시한 바와 같이, 제3 레지스트층(19)을 제거한다. 상기 배선층(18)의 선택적인 제거에 의해, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a)의 배선층(18)만이 제거된다. 배선층(18)이 제거된 상기 소정의 영역(10a)에서는, 반도체 기판(10)에 지지체(14)를 접착시킨 수지층(13)의 일부가 노출된다.
다음으로, 도 10에 도시한 바와 같이 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면의 배선층(18) 위에, 해당 배선층(18)을 소정의 패턴으로 패터닝하기 위한 제4 레지스트층(20)을 형성한다. 여기서, 제4 레지스트층(20)은, 노광되지 않는 개소가 현상에 의해 제거되는 네가티브 레지스트층인 것으로 한다. 그 두께는, 10㎛ 정도인 것이 바람직하다.
다음으로, 상기 소정의 패턴에 대응하여 잔존시키는 배선층(18)의 영역 이외의 영역의 상방에 형성된 도시되지 않은 마스크를 통하여, 제4 레지스트층(20)에 대하여 노광을 행한다. 그 후 현상을 행하여 제4 레지스트층(20)을 선택적으로 제거한다.
다음으로, 제4 레지스트층(20)을 마스크로 하여, 배선층(18)을 선택적으로 에칭하여 제거한다. 이 배선층(18)의 선택적인 제거는, 수산화 나트륨(NaOH)을 이용한 웨트 에칭에 의해 행해지는 것이 바람직하다. 혹은, 해당 배선층(18)의 선택적인 제거는, 상기 웨트 에칭 이외의 에칭에 의해 행해져도 된다.
그 후, 도 11에 도시한 바와 같이 제4 레지스트층(20)을 제거한다. 상기 배선층(18)의 선택적인 제거에 의해, 배선층(18)은, 상기 소정의 패턴으로 되도록 불필요한 개소가 제거되어, 소정의 패턴으로 패터닝된다. 또한, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 상기 소정의 영역(10a)의 배선층(18)은, 이것보다 전의 공정에서 이미 선택적으로 제거되어 있다.
이렇게 해서, 제3 레지스트층(19) 및 제4 레지스트층(20)을 이용한 2회의 배선층(18)의 선택적인 제거를 거침으로써, 소정의 패턴을 갖고, 또한 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a)에서 확실하게 분리되도록, 배선층(18)이 패터닝된다.
전술한 바와 같은 배선층(18)의 선택적인 제거에 의해, 종래예에서 볼 수 있 었던 개구부(50w)의 바닥부의 다이싱 라인 DL 상에서의 배선층의 잔존을 회피할 수 있다. 즉, 개구부(10w)와 같은 입체적인 구조를 갖는 반도체 기판(10)에 형성된 배선층(18)과 같은 피패터닝층의 분리 공정에서, 그 신뢰성을 종래예에 비하여 향상하는 것이 가능해진다.
또한, 제3 레지스트층(19) 혹은 제4 레지스트층(20)을 선택적으로 제거할 때의 노광에서, 개구부(10w)의 측벽에서 반사되어 해당 바닥부에 도달하는 광의 영향을 고려할 필요가 없어진다. 그 때문에, 상기 레지스트층의 노광에 따른 제약 조건을 극력 완화하는 것이 가능해진다.
다음으로, 도 12에 도시한 바와 같이 배선층(18) 위를 포함하는 반도체 기판(10)의 이면 위에 보호층(21)을 형성한다. 이 보호층(21)은, 레지스트 재료 혹은 그 밖의 재료로 이루어진다. 또한, 배선층(18)의 일부를 노출시키도록 보호층(21)을 개구하여, 해당 배선층(18)의 일부 위에 도전 단자(22)를 형성한다. 이 도전 단자(22)는, 예를 들면 땜납으로 이루어지며, 볼 형상으로 형성된다. 이 때, 도전 단자(22)가 형성된 영역을 통과하는 X-X선을 따른 단면은, 도 13의 단면도와 같이 된다.
마지막으로, 도 14에 도시한 바와 같이 다이싱 라인 DL을 따른 다이싱에 의해, 반도체 기판(10) 및 그것에 적층되는 각 층을, 복수의 반도체 칩(10A) 및 그것에 적층되는 각 층으로 이루어지는 반도체 장치로 분리한다.
여기서, 다이싱 시에, 개구부(10w)의 바닥부의 다이싱 라인 DL 상에는, 종래예와 같이 개구부(50w)의 바닥부의 다이싱 라인 DL 위에 배선층이 잔존하지 않는 다. 따라서, 종래예와 같은 다이싱 블레이드(40)의 배선층(58)에의 접촉에 의한 반도체 장치의 손상을 극력 억지할 수 있다.
또한, 본 실시예에서는, 제4 레지스트층(20)은 네가티브 레지스트층인 것으로 하였지만, 본 발명은 이에 한정되지 않는다. 즉, 제4 레지스트층(20)은 포지티브 레지스트층이어도 된다. 이 경우, 해당 제4 레지스트층(20)을 노광할 때의 도시되지 않은 마스크는, 잔존시킬 제4 레지스트층(20)의 영역 위에 형성된다.
다음으로, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 15 내지 도 18은, 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 입체도이다. 또한, 도 15 내지 도 18에서는, 반도체 기판 중, 다이싱 라인 DL의 근방을 나타내고 있다. 또한, 도 15 내지 도 18에서는, 제1 실시예의 도 1 내지 도 14에 도시한 것과 동일한 구성 요소에 대해서는, 동일한 부호를 붙여서 설명한다.
본 실시예에 따른 반도체 장치의 제조 방법 중, 개구부(10w)를 포함하는 반도체 기판(10)의 이면 위에 배선층(18)을 형성하는 공정까지는, 도 1 내지 도 7에 도시한 제1 실시예에 따른 각 공정과 마찬가지이다.
다음으로, 도 15에 도시한 바와 같이, 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면의 배선층(18) 위에, 해당 배선층(18)을 소정의 패턴으로 패터닝하기 위한 제5 레지스트층(29)을 형성한다. 여기서, 제5 레지스트층(29)은, 제1 실시예와는 달리, 네가티브 레지스트층인 것으로 한다. 그 두께는, 10㎛ 정도인 것이 바람직하다.
다음으로, 상기 소정의 패턴에 대응하여 잔존시키는 배선층(18)의 영역 이외의 영역의 상방에 형성된 도시되지 않은 마스크를 통하여, 제5 레지스트층(29)에 대하여 노광을 행한다. 그 후, 현상을 행하여 제5 레지스트층(29)을 선택적으로 제거한다.
다음으로, 제5 레지스트층(29)을 마스크로 하여, 배선층(18)을 선택적으로 에칭하여 제거한다. 이 배선층(18)의 선택적인 제거는, 수산화 나트륨(NaOH)을 이용한 웨트 에칭에 의해 행해지는 것이 바람직하다. 혹은, 해당 배선층(18)의 선택적인 제거는, 상기 웨트 에칭 이외의 에칭에 의해 행해져도 된다.
그 후, 도 16에 도시한 바와 같이 제5 레지스트층(29)을 제거한다. 상기 배선층(18)의 선택적인 제거에 의해, 배선층(18)은, 상기 소정의 패턴으로 되도록 불필요한 개소가 제거되어, 소정의 패턴으로 패터닝된다. 단, 이 단계에서는, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 영역의 배선층(18)은 제거되어 있지 않다.
다음으로, 도 17에 도시한 바와 같이 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면의 배선층(18) 위에, 제6 레지스트층(30)을 형성한다. 여기서, 제6 레지스트층(30)은, 제1 실시예와는 달리, 노광된 개소가 현상에 의해 제거되는 포지티브 레지스트층인 것으로 한다. 그 두께는, 10㎛ 정도인 것이 바람직하다.
다음으로, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a) 이외의 영역의 상방에 형성된 도시되지 않은 마스크를 통하여, 제6 레지스트층(30)에 대하여 노광을 행한다. 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a)은, 개구부(10w)의 바닥부 중, 패드 전극(12)이 형성되어 있지 않은 영역이고, 또한 전의 공정에서 패터닝된 배선층(18)의 소정의 패턴과 중첩하는 영역이다.
여기서, 상기 노광에서는 제6 레지스트층(30)으로서 포지티브 레지스트층을 이용하여, 소정의 영역(10a) 이외에는 도시되지 않은 마스크를 통하여, 이 제6 레지스트층(30)에 대하여 노광을 행하고 있기 때문에, 종래예와 같이 개구부(50w)의 측벽에 광이 닿지 않아, 그와 같은 반사된 광이 해당 바닥부의 소정의 영역의 레지스트층(59)에 도달하는 것은 없다. 그 때문에, 본래 제거될 해당 바닥부의 상기 소정의 영역(10a)의 제6 레지스트층(30)이 제거되지 않고서 잔존하는 문제를 극력 회피할 수 있다.
그 후, 현상을 행하여, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 상기 소정의 영역(10a)의 제6 레지스트층(30)을 제거한다. 여기서, 제6 레지스트층(30)의 하층의 배선층(18)은, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 상기 소정의 영역(10a)만에서 노출된다.
다음으로, 제6 레지스트층(30)을 마스크로 하여, 배선층(18)을 선택적으로 에칭하여 제거한다. 이 배선층(18)의 선택적인 제거는, 수산화 나트륨(NaOH)을 이용한 웨트 에칭에 의해 행해지는 것이 바람직하다. 혹은, 해당 배선층(18)의 선택적인 제거는, 상기 웨트 에칭 이외의 에칭에 의해 행해져도 된다.
그 후, 도 18에 도시한 바와 같이 제6 레지스트층(30)을 제거한다. 상기 배선층(18)의 선택적인 제거에 의해, 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 상기 소정의 영역(10a)의 배선층(18)만이 제거된다. 배선층(18)이 제거된 상기 소정의 영역(10a)에서는, 수지층(13)이 노출된다.
이렇게 해서, 제5 레지스트층(29) 및 제6 레지스트층(30)을 이용한 2회의 배선층(18)의 선택적인 제거를 거침으로써, 소정의 패턴을 갖고, 또한 개구부(10w)의 바닥부의 다이싱 라인 DL을 따른 소정의 영역(10a)에서 확실하게 분리되도록, 배선층(18)이 패터닝된다.
전술한 바와 같은 배선층(18)의 선택적인 제거에 의해, 종래예에서 볼 수 있던것 같은 개구부(50w)의 바닥부의 다이싱 라인 DL 상에서의 배선층의 잔존을 회피할 수 있다. 즉 개구부(10w)와 같은 입체적인 구조를 갖는 반도체 기판(10)에 형성된 배선층(18)과 같은 피패터닝층의 분리 공정에서, 그 신뢰성을 종래예에 비하여 향상하는 것이 가능해진다.
또한, 제5 레지스트층(29) 혹은 제6 레지스트층(30)을 선택적으로 제거할 때의 노광에서, 개구부(10w)의 측벽에서 반사되어 해당 바닥부에 도달하는 광의 영향을 고려할 필요가 없어진다. 그 때문에, 상기 레지스트층의 노광에 따른 제약 조건을 극력 완화하는 것이 가능해진다.
다음으로, 제1 실시예의 도 12 내지 도 14에 도시한 공정과 마찬가지로 하여, 배선층(18) 위를 포함하는 반도체 기판(10)의 이면 위에, 보호층(21) 및 도전 단자(22)를 형성하고, 마지막으로 다이싱을 행한다.
여기서, 다이싱 시에, 개구부(10w)의 바닥부의 다이싱 라인 DL 상에는, 종래예와 같이 개구부(50w)의 바닥부의 다이싱 라인 DL 위에 배선층이 잔존하지 않는 다. 따라서, 종래예와 같은 다이싱 블레이드(40)의 배선층(58)에의 접촉에 의한 반도체 장치의 손상을 극력 억지할 수 있다.
또한, 본 실시예에서는, 제5 레지스트층(29)은 네가티브 레지스트층인 것으로 하였지만, 본 발명은 이에 한정되지 않는다. 즉, 제5 레지스트층(29)은 포지티브 레지스트층이어도 된다. 이 경우, 해당 제5 레지스트층(29)을 노광할 때의 도시되지 않은 마스크는, 잔존시킬 제5 레지스트층(29)의 영역 위에 형성된다.
또한, 전술한 제1 및 제2 실시예에서는, 배선층(18) 위에 도전 단자(22)를 형성했지만, 본 발명은 이에 한정되지 않는다. 즉, 본 발명은, 도전 단자가 형성되지 않는 반도체 장치, 예를 들면 LGA(Land Grid Array)형의 반도체 장치에 적용되는 것이어도 된다.
또한, 전술한 제1 및 제2 실시예에서는, 개구부(10w)는 반도체 기판(10)을 관통하도록 하여 형성되었지만, 본 발명은 이에 한정되지 않는다. 즉, 개구부(10w)는, 반도체 기판(10)의 이면으로부터 해당 반도체 기판(10)을 관통하지 않고서 형성된 오목부이어도 된다. 이 경우, 반도체 기판(10)의 표면에 형성된 지지체(14)는, 상기 어느 하나의 공정에서 제거되어도 된다. 혹은, 지지체(14)는, 제거되지 않고서 남겨져도 된다. 혹은, 지지체(14)의 형성은 생략되더라도 상관없다.
본 발명에 따르면, 배선층을 소정의 배선 패턴으로 패터닝하기 전에, 반도체 기판에 형성된 개구부의 바닥부의 다이싱 라인을 따른 소정의 영역의 배선층을, 포지티브 레지스트층을 마스크로 한 에칭에 의해 제거한다. 혹은, 배선층을 소정의 배선 패턴으로 패터닝한 후에, 반도체 기판에 형성된 개구부의 바닥부의 다이싱 라인을 따른 소정의 영역의 배선층을, 포지티브 레지스트층을 이용한 에칭에 의해 제거한다.
이에 의해, 반도체 기판에 형성된 개구부의 바닥부의 다이싱 라인을 따른 소정의 영역의 배선층을, 확실하게 제거하는 것이 가능해진다. 즉, 칩 사이즈 패키지형의 반도체 장치의 제조 방법에서, 배선층과 같은 피패터닝층의 분리 공정의 신뢰성을 향상시킬 수 있다.
또한, 에칭 마스크로서 이용하는 레지스트층을 패터닝할 때의 노광에서, 개구부의 측벽에서 반사되어 해당 바닥부에 도달하는 광의 영향을 고려할 필요가 없어진다. 그 때문에, 상기 레지스트층의 노광에 관련하는 제약 조건을 극력 완화하는 것이 가능해진다.

Claims (14)

  1. 다이싱 라인에 의해서 구분된 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여 개구부를 형성하는 공정과,
    상기 개구부 내로부터 상기 반도체 기판의 이면 위로 연장되는 피패터닝층을 형성하는 공정과,
    상기 개구부의 바닥부의 상기 다이싱 라인을 따른 소정의 영역에서 개구하는 제1 레지스트층을, 상기 피패터닝층 위에 형성하는 공정과,
    상기 제1 레지스트층을 마스크로 하여 상기 피패터닝층의 일부를 선택적으로 에칭하여 제거하는 공정과,
    상기 제1 레지스트층을 제거한 후, 소정의 패턴에 대응하는 제2 레지스트층을, 상기 개구부의 바닥부의 상기 다이싱 라인을 따른 상기 소정의 영역과 중첩하도록 하여, 상기 피패터닝층 위에 형성하는 공정과,
    상기 제2 레지스트층을 마스크로 하여 상기 피패터닝층의 일부를 선택적으로 에칭하여 제거하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 레지스트층은 포지티브 레지스트층이고, 상기 제2 레지스트층은 네가티브 레지스트층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 다이싱 라인에 의해서 구분된 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여 개구부를 형성하는 공정과,
    상기 개구부 내로부터 상기 반도체 기판의 이면 위로 연장되는 피패터닝층을 형성하는 공정과,
    소정의 패턴에 대응하는 제1 레지스트층을, 상기 피패터닝층 위에 형성하는 공정과,
    상기 제1 레지스트층을 마스크로 하여 상기 피패터닝층의 일부를 선택적으로 에칭하여 제거하는 공정과,
    상기 제1 레지스트층을 제거한 후, 상기 개구부의 바닥부의 상기 다이싱 라인을 따른 소정의 영역에서 개구하는 제2 레지스트층을, 상기 피패터닝층을 포함하는 반도체 기판의 이면 위에 형성하는 공정과,
    상기 제2 레지스트층을 마스크로 하여, 상기 피패터닝층의 일부를 선택적으로 에칭하여 제거하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 레지스트층은 네가티브 레지스트층이고, 상기 제2 레지스트층은 포지티브 레지스트층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 다이싱 라인에 의해서 구분되고, 제1 절연막을 개재하여, 해당 다이싱 라인을 따라 패드 전극이 형성된 반도체 기판의 표면에, 수지층을 개재하여 지지체를 형성하는 공정과,
    상기 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여, 상기 다이싱 라인의 일부 혹은 전체를 따라 개구하는 개구부를 형성하는 공정과,
    상기 개구부 내를 포함하는 상기 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과,
    상기 개구부의 바닥부의 상기 제1 및 제2 절연막의 일부를 선택적으로 에칭하여 제거하고, 상기 패드 전극의 일부를 노출시키는 공정과,
    상기 패드 전극과 전기적으로 접속되어 상기 개구부 내로부터 상기 반도체 기판의 이면 위로 연장되는 배선층을 형성하는 공정과,
    상기 개구부의 바닥부의 상기 다이싱 라인을 따른 상기 소정의 영역에서 개구하는 제1 레지스트층을, 상기 배선층 위에 형성하는 공정과,
    상기 제1 레지스트층을 마스크로 하여 상기 배선층의 일부를 선택적으로 에칭하여 제거하는 공정과,
    상기 제1 레지스트층을 제거한 후, 소정의 패턴에 대응하는 제2 레지스트층을, 상기 개구부의 바닥부의 상기 다이싱 라인을 따른 상기 소정의 영역과 중첩하도록 하여, 상기 배선층 위에 형성하는 공정과,
    상기 제2 레지스트층을 마스크로 하여 상기 배선층의 일부를 선택적으로 에칭하여 제거하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 레지스트층은 포지티브 레지스트층이고, 상기 제2 레지스트층은 네가티브 레지스트층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 배선층 위를 포함하는 반도체 기판의 이면 위에, 해당 배선층의 일부를 노출시키는 보호층을 형성하는 공정과,
    상기 배선층의 일부 위에 도전 단자를 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 복수의 반도체 칩으로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 다이싱 라인에 의해서 구분되고, 제1 절연막을 개재하여, 해당 다이싱 라인을 따라 패드 전극이 형성된 반도체 기판의 표면에, 수지층을 개재하여 지지체를 형성하는 공정과,
    상기 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여, 상기 다이싱 라인의 일부 혹은 전체를 따라 개구하는 개구부를 형성하는 공정과,
    상기 개구부 내를 포함하는 상기 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과,
    상기 개구부의 바닥부의 상기 제1 및 제2 절연막의 일부를 선택적으로 에칭하여 제거하고, 상기 패드 전극의 일부를 노출시키는 공정과,
    상기 패드 전극과 전기적으로 접속되어 상기 개구부 내로부터 상기 반도체 기판의 이면 위로 연장되는 배선층을 형성하는 공정과,
    소정의 패턴에 대응하는 제1 레지스트층을, 상기 배선층 위에 형성하는 공정과,
    상기 제1 레지스트층을 마스크로 하여 상기 배선층의 일부를 선택적으로 에칭하여 제거하는 공정과,
    상기 제1 레지스트층을 제거한 후, 상기 개구부의 바닥부의 상기 다이싱 라인을 따른 소정의 영역에서 개구하는 제2 레지스트층을, 상기 제2 절연막 및 상기 배선층 위에 형성하는 공정과,
    상기 제2 레지스트층을 마스크로 하여, 상기 배선층의 일부를 선택적으로 에칭하여 제거하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 레지스트층은 네가티브 레지스트층이고, 상기 제2 레지스트층은 포 지티브 레지스트층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 배선층 위를 포함하는 반도체 기판의 이면 위에, 해당 배선층의 일부를 노출시키는 보호층을 형성하는 공정과,
    상기 배선층의 일부 위에 도전 단자를 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항 또는 제10항에 있어서,
    상기 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 복수의 반도체 칩으로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제7항에 있어서,
    상기 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 복수의 반도체 칩으로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 복수의 반도체 칩으로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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