KR100660868B1 - 칩의 배면이 몰딩된 반도체 패키지 및 그의 제조방법 - Google Patents

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semiconductor chip
molding compound
epoxy molding
semiconductor
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이충선
권용환
최경세
강운병
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삼성전자주식회사
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Abstract

반도체 칩의 배면이 몰딩된 반도체 패키지 및 그 제조방법을 개시한다. 반도체 패키지는 웨이퍼 및 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩을 포함한다. 솔더볼이 상기 웨이퍼의 전면에 형성되어 상기 금속패드에 전기적으로 연결된다. 상기 전면에 대향하는 상기 웨이퍼의 배면에 보강부재가 형성된다. 상기 보강부재는 에폭시 몰딩 컴파운드로 이루어진다. 상기 보강부재는 상기 반도체 칩의 측면으로부터 적어도 5㎛ 만큼 돌출되어진다.

Description

칩의 배면이 몰딩된 반도체 패키지 및 그의 제조방법{Semiconductor package with molded back side and method for fabricating the same}
도 1은 종래의 웨이퍼 레벨 패키지의 단면도이다.
도 2는 종래의 칩의 배면이 코팅된 웨이퍼 레벨 패키지의 단면도이다.
도 3a는 본 발명의 제1실시예에 따른 칩의 배면이 몰딩된 웨이퍼 레벨 패키지의 단면도이다.
도 3b는 본 발명의 제1실시예에 따른 칩의 배면이 몰딩된 웨이퍼 레벨 패키지의 평면도이다.
도 4a는 본 발명의 제2실시예에 따른 칩의 배면이 몰딩된 웨이퍼 레벨 패키지의 단면도이다.
도 4b는 본 발명의 제2실시예에 따른 칩의 배면이 몰딩된 웨이퍼 레벨 패키지의 평면도이다.
도 5a는 본 발명의 제3실시예에 따른 칩의 배면이 몰딩된 웨이퍼 레벨 패키지의 단면도이다.
도 5b는 본 발명의 제3실시예에 따른 칩의 배면이 몰딩된 웨이퍼 레벨 패키지의 평면도이다.
도 6a 내지 도 6f는 본 발명의 제1실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7d는 본 발명의 제1실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도이다.
도 8a 내지 도 8f는 본 발명의 제2실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도이다.
도 9a 내지 도 9d는 본 발명의 제2실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도이다.
도 10a 내지 도 10i는 본 발명의 제3실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도이다.
도 11a 내지 도 11d는 본 발명의 제3실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
310, 410, 510 : 웨이퍼 310, 410, 510 : 금속패드
370, 470, 570 : 솔더볼 380, 480, 590 : 보강부재
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 칩의 배면이 몰딩된 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 칩의 입출력을 외부와 전기적으로 연결하는 역할을 함과 동 시에 반도체 칩을 보호하는 역할을 한다. 전자기기가 소형 경량화 및 고성능화됨에 따라 점점 소형 경량화되고, 경제적이고 신뢰성이 높은 반도체 패키지가 요구되고 있다. 이러한 요구에 부응하여 웨이퍼단계에서 반도체 칩의 조립 또는 패키지가 완료되는 웨이퍼 레벨 패키지가 개발되었다. 웨이퍼 레벨 패키지는 웨이퍼상의 모든 반도체 칩에 대해 일괄적으로 공정을 진행하여 조립공정까지 완료하게 되므로, 반도체 소자의 제조비용을 현저하게 줄일 수 있을 뿐만 아니라 패키기 기능 및 반도체 칩의 기능을 보다 완벽하게 통합할 수 있으며, 반도체 소자의 열적 특성과 전기적 특성이 개선되고, 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있는 등의 장점을 가지고 있다.
도 1은 종래의 웨이퍼 레벨 패키지의 단면도를 도시한 것이다. 도 1을 참조하면, 웨이퍼(110)의 전면(111)상에 금속패드(120)가 형성된다. 상기 금속패드(120)에는 금속배선층(150)이 전기적으로 연결되고, 상기 금속배선층(150)은 솔더볼(170)과 전기적으로 접속되어 있다. 상기 금속패드(120)와 금속배선층(150)사이에는 제1절연막(130)과 제2절연막(140)이 형성되고, 상기 금속배선층(150)상에 제3절연막(160)이 형성된다. 상기 제1 내지 제3절연막(130, 140, 160)은 개구부(135, 145, 165)를 각각 구비한다. 종래의 웨이퍼 레벨 패키지(100)는 상기 웨이퍼(110)의 배면(112)이 노출되어 외부충격에 취약하고, 에지 클리핑(clipping)이 발생된다.
이를 해결하기 위하여 웨이퍼의 배면에 코팅막이 형성된 웨이퍼 레벨 패키지가 제안되었다. 도 2를 참조하면, 웨이퍼(210)의 전면(211)에는 금속패드(220), 금 속패드(220)에 연결되는 금속배선층(250) 및 상기 금속배선층(250)과 전기적으로 접속되는 솔더볼(270)이 형성된다. 상기 금속패드(220)와 금속배선층(250)사이에는 제1절연막(230)과 제2절연막(240)이 형성되고, 상기 금속배선층(250)상에 제3절연막(260)이 형성된다. 상기 제1 내지 제3절연막(230, 240, 260)은 개구부(235, 245, 265)를 각각 구비한다. 또한, 상기 웨이퍼(210)의 배면(212)에는 코팅막(280)이 형성된다. 종래의 웨이퍼 레벨 패키지(200)는 웨이퍼의 배면에 코팅막이 형성되어 외부 충격에 의한 손상을 방지할 수는 있었다. 그러나, 상기 코팅막은 수지 등을 코팅하여 형성된 막이므로 충분한 강성을 갖지 못하기 때문에, 외부로부터 강한 충격에 취약한 문제점이 그대로 존재하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체칩의 배면을 몰딩시켜 외부충격에 의한 손상 및 에지 클리핑을 방지할 수 있는 반도체 웨이퍼를 제공하는 것이다.
또한, 본 발명은 반도체 제조공정으로 반도체칩의 배면을 몰딩시켜 외부충격에 강한 반도체 패키지 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 패키지는 웨이퍼 및 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩을 포함한다. 솔더볼이 상기 웨이퍼의 전면에 형성되어 상기 금속패드에 전기적으로 연결된다. 상기 전면에 대향하는 상기 웨이퍼의 배면에 보강부재가 형성 된다. 상기 보강부재는 에폭시 몰딩 컴파운드로 이루어진다. 상기 보강부재는 상기 반도체 칩의 측면으로부터 적어도 5㎛ 만큼 돌출되며, 바람직하게는 상기 반도체 칩의 측면으로부터 5 내지 100㎛ 만큼 돌출되어진다. 상기 보강부재는 상기 웨이퍼의 두께에 따라 결정되며, 50 내지 500㎛의 두께를 갖는다.
본 발명의 반도체 패키지는 상기 보강부재의 돌출된 부분상에 형성되어, 상기 반도체 칩의 측면 및 상기 웨이퍼의 전면 에지부분을 둘러싸는 측면 보강부재를 더 포함한다. 상기 측면보강부재는 절연성 수지를 포함한다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은 먼저, 다수의 반도체 칩영역을 구비하는 웨이퍼 및 상기 다수의 반도체 칩영역의 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩을 마련한다. 상기 금속패드에 전기적으로 연결되는 솔더볼을 형성한다. 상기 전면에 대향하는 상기 웨이퍼의 배면을 원하는 두께로 연마한다. 상기 연마된 웨이퍼의 상기 배면을 에폭시몰딩 컴파운드로 몰딩한다. 상기 에폭시 몰딩 컴파운드의 두께는 상기 연마되는 웨이퍼의 두께에 따라 결정되며, 50 내지 500㎛ 의 두께를 갖는다. 상기 웨이퍼를 절단하여 개별 반도체칩으로 분리한다.
한편, 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은 상기 전면에 대향하는 상기 웨이퍼의 배면을 원하는 두께로 연마하고, 상기 연마된 웨이퍼의 상기 배면을 에폭시몰딩 컴파운드로 몰딩한 다음, 상기 금속패드에 전기적으로 연결되는 솔더볼을 형성하고, 상기 웨이퍼를 절단하여 개별 반도체 칩으로 분리할 수도 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은 다음과 같다. 먼저, 다수의 반도체 칩영역을 구비하는 웨이퍼 및 상기 다수의 반도체 칩영역의 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩을 마련한다. 상기 금속패드에 전기적으로 연결되는 솔더볼을 형성한다. 상기 전면에 대향하는 상기 웨이퍼의 배면을 원하는 두께로 연마한다. 상기 연마된 웨이퍼의 상기 배면을 에폭시몰딩 컴파운드로 몰딩한다. 상기 반도체 칩영역을 따라 상기 웨이퍼를 절단한다. 상기 반도체칩은 상기 에폭시 몰딩 컴파운드에 의해 상기 반도체 칩이 지지된다. 상기 반도체 칩영역의 상기 반도체 칩의 에지부분을 덮도록, 상기 웨이퍼의 절단된 부분에 절연성 수지를 채워준다. 상기 절연성 수지 및 상기 에폭시 몰딩 컴파운드를 절단하여 개별 반도체 칩으로 분리한다. 상기 각 반도체 칩의 측면에는 상기 절연성 수지가 남게 된다.
한편, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은 상기 전면에 대향하는 상기 웨이퍼의 배면을 원하는 두께로 연마하고, 상기 연마된 웨이퍼의 상기 배면을 에폭시몰딩 컴파운드로 몰딩한 다음, 상기 금속패드에 전기적으로 연결되는 솔더볼을 형성하고, 상기 웨이퍼를 절단하여 개별 반도체 칩으로 분리하는 등의 공정을 수행할 수도 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3a는 본 발명의 제1실시예에 따른 웨이퍼 레벨 패키지의 단면도를 도시한 것이다. 도3b는 본 발명의 제1실시예에 따른 웨이퍼 레벨 패키지의 평면도이다. 도 3a는 도 3b의 IIIA-IIIA 선에 따른 단면도이다. 도 3a 및 도 3b를 참조하면, 웨이퍼레벨 패키지(300)는 반도체 칩을 구비한다. 상기 반도체칩은 웨이퍼(310) 및 상기 웨이퍼(310)의 전면(311)상에 형성된 금속패드(320)를 구비한다. 여기에서, 상기 웨이퍼(310)의 전면(311)은 반도체 제조공정에 의해 각종 반도체 소자(도면상에는 도시되지 않음)를 구비하는 반도체 칩이 집적되는 면을 의미한다. 상기 웨이퍼(310)의 전면(311)상에 형성된 금속패드(320)는 반도체 소자를 외부와 전기적으로 연결하는 패드로서, 예를 들어 알루미늄 패드를 포함한다.
상기 웨이퍼(310)의 전면(311a)상에 제1절연막(320)이 형성되고, 상기 제1절연막(320)은 상기 금속패드(320)의 일부분을 노출시키는 제1개구부(335)를 구비한다. 상기 제1절연막(330)은 패시베이션막으로서 SiO2, Si3N4, PSG(phospho silicate glass) 등을 포함한다. 상기 제1절연막(330)상에 제2절연막(340)이 형성되고, 상기 제2절연막(340)은 상기 금속패드(320)의 일부분을 노출시키는 제2개구부(345)를 구비한다. 상기 제2절연막(340)은 층간 절연막으로서 폴리머 계열의 절연물질이 사용된다.
상기 제2절연막(340)상에 상기 제2개구부(345)를 통해 상기 금속패드(320)에 연결되는 금속배선층(350)을 형성한다. 상기 금속 배선층(350)은 구리와 같은 금속층이 사용되며, 구리층 상, 하부에는 각각 니켈막과 티타늄막이 형성될 수도 있다. 상기 제2절연층(340)상에 상기 금속배선층(350)의 일부분을 노출시키는 제3개구부(365)를 구비하는 제3절연층(360)을 형성한다. 상기 제3절연층(360)은 층간 절연막으로서 폴리머 계열의 절연물질을 사용한다. 상기 제3개구부(365)에 의해 노출된 상기 금속배선층(350)에 솔더볼(370)을 형성한다. 상기 솔더볼(370)은 상기 금속배선층(350)을 통해 상기 금속패드(320)와 전기적으로 접속된다.
웨이퍼 레벨 패키지(300)는 상기 웨이퍼(310)의 상기 전면(311)과 대향하는 면, 즉 배면(312)에 보강부재로서 에폭시 몰딩 컴파운드(380)를 더 포함한다. 보강부재로서 에폭시 수지등과 같은 수지보다 강도가 높은 에폭시 몰딩 컴파운드(380)가 사용되므로 외부로부터 강한 충격에도 손상이 방지될 뿐만 아니라 소잉(sawing) 공정시에도 에지크랙 등이 방지된다. 상기 몰딩 컴파운드(380)는 상기 웨이퍼(310)가 연마되는(lapping) 정도에 따라 그의 두께가 결정되는데, 50 내지 500㎛의 두께를 갖는다.
도 4a는 본 발명의 제2실시예에 따른 웨이퍼 레벨 패키지의 단면도를 도시한 것이다. 도4b는 본 발명의 제2실시예에 따른 웨이퍼 레벨 패키지의 평면도이다. 도 4a는 도 4b의 IVA-IVA 선에 따른 단면도이다. 도 4a 및 도 4b를 참조하면, 웨이퍼레벨 패키지(400)는 웨이퍼레벨 패키지(300)는 반도체 칩을 구비한다. 상기 반도체 칩은 웨이퍼(410) 및 상기 웨이퍼(410)의 전면(411)상에 형성된 금속패드(420)를 구비한다. 상기 금속패드(420)는 상기 웨이퍼(410)의 전면(411)상에 형성된 반도체 소자(도면상에는 도시되지 않음)를 외부와 전기적으로 연결하는 패드로서, 예를 들어 알루미늄 패드를 포함한다.
상기 반도체 칩상에는 일 실시예와 마찬가지로, 제1절연막(430), 제2절연막(440), 금속배선층(450) 및 제3절연막(460)이 형성된다. 상기 제1절연막(430)은 상기 웨이퍼(410)의 전면(411)상에 형성되어, 상기 금속패드(420)의 일부분을 노출시키는 제1개구부(435)를 구비한다. 상기 제2절연막(440)은 상기 제1절연막(430)상에 형성되어, 상기 금속패드(420)의 일부분을 노출시키는 제2개구부(445)를 구비한다. 상기 금속배선층(450)은 상기 제2절연막(440)상에 형성되어, 상기 제2개구부(445)에 의해 노출되는 상기 금속패드(420)에 연결된다. 상기 제3절연막(460)은 상기 제2절연막(440)상에 형성되어 상기 금속배선층(450)의 일부분을 노출시키는 제3개구부(465)를 구비한다. 솔더볼(470)이 상기 제3개구부(465)에 의해 노출되는 상기 금속배선층(450)상에 형성되어, 상기 금속배선층(450)을 통해 상기 금속패드(420)와 전기적으로 접속된다.
상기 웨이퍼 레벨 패키지(400)는 보강부재(480)를 더 구비한다. 상기 보강부재(480)는 상기 웨이퍼(410)의 상기 전면(411)과 대향하는 배면(412)에 형성된 에폭시 몰딩 컴파운드(480)를 포함한다. 상기 보강부재(480)는 상기 반도체칩의 측면(401)으로부터 일정크기만큼 돌출되는 돌출부(481)를 구비한다. 상기 보강부재(480)의 돌출부(481)는 외부충격에 의한 상기 반도체 칩의 에지부분의 손상을 방지하기 위한 것으로서, 상기 반도체 칩의 측면(401)으로부터 적어도 5㎛ 이상 돌출되어야 한다. 바람직하게는 5 내지 100㎛ 만큼 돌출되어진다. 상기 보강부재(480)는 상기 웨이퍼(410)가 연마되는(lapping) 정도에 따라 그의 두께가 결정되는데, 50 내지 500㎛의 두께를 갖는다. 상기 웨이퍼 레벨 패키지(400)는 보강부재가 웨이퍼(410)의 배면(410b)에 형성되어 반도체칩(400)의 측면(401)으로부터 돌출되는 구조를 가지므로, 충격에 의한 손상을 방지시켜 준다.
도 5a는 본 발명의 제3실시예에 따른 웨이퍼 레벨 패키지의 단면도를 도시한 것이다. 도5b는 본 발명의 제3실시예에 따른 웨이퍼 레벨 패키지의 평면도이다. 도 5a는 도 5b의 VA-VA 선에 따른 단면도이다. 도 5a 및 도 5b를 참조하면, 웨이퍼레벨 패키지(500)는 반도체 칩을 구비한다. 상기 반도체 칩은 웨이퍼(510) 및 상기 웨이퍼(510)의 전면(511)상에 형성된 금속패드(520)를 구비한다. 상기 금속패드(520)는 상기 웨이퍼(510)의 전면(511)상에 형성된 반도체 소자(도면상에는 도시되지 않음)를 외부와 전기적으로 연결하는 패드로서, 예를 들어 알루미늄 패드를 포함한다.
일 실시예와 마찬가지로, 제1절연막(530)은 상기 웨이퍼(510)의 전면(511)상에 형성되어, 상기 금속패드(520)의 일부분을 노출시키는 제1개구부(535)를 구비한다. 제2절연막(540)은 상기 제1절연막(530)상에 형성되어, 상기 금속패드(520)의 일부분을 노출시키는 제2개구부(545)를 구비한다. 금속배선층(550)은 상기 제2절연막(540)상에 형성되어, 상기 제2개구부(545)에 의해 노출되는 상기 금속패드(520)에 연결된다. 제3절연막(560)은 상기 제2절연막(540)상에 형성되어 상기 금속배선층(550)의 일부분을 노출시키는 제3개구부(565)를 구비한다. 솔더볼(570)이 상기 제3개구부(565)에 의해 노출되는 상기 금속배선층(550)상에 형성되어, 상기 금속배 선층(550)을 통해 상기 금속패드(520)와 전기적으로 접속된다.
상기 웨이퍼 레벨 패키지(500)는 보강부재(590)를 더 포함한다. 상기 보강부재(590)는 반도체칩(500)의 배면(512)에 형성된 배면 보강부재(580)와 상기 반도체칩의 측면(501)에 형성된 측면 보강부재(585)를 구비한다. 상기 배면 보강부재(580)은 반도체칩(500)의 배면(512) 즉, 상기 웨이퍼(510)의 상기 전면(511)과 대향하는 배면(512)에 형성된 에폭시 몰딩 컴파운드를 포함한다. 상기 배면 보강부재(580)는 상기 반도체칩(500)의 측면(501)으로부터 일정크기만큼 돌출되는 돌출부(581)를 구비한다. 상기 배면 보강부재(580)의 돌출부(581)는 상기 반도체 칩(500)의 측면(501)으로부터 적어도 5㎛ 이상 돌출되며, 바람직하게는 5 내지 100㎛ 만큼 돌출되어진다. 상기 배면 보강부재(580)는 상기 웨이퍼(510)가 연마되는(lapping) 정도에 따라 그의 두께가 결정되는데, 50 내지 500㎛의 두께를 갖는다. 상기 측면 보강부재(585)는 상기 배면보강부재(580)의 돌출부(581)상에 형성되어, 상기 반도체칩의 측면(501)과 상면의 에지부분을 덮도록 형성되는 절연성 수지를 포함한다. 상기 절연성 수지는 에폭시계열의 수지 또는 폴리이미드계열의 수지를 포함한다. 상기 웨이퍼 레벨 패키지(500)는 반도체 칩의 배면(512)과 측면(501)이 모두 상기 보강부재(590)에 의해 지지되므로, 외부충격 등에 의한 손상방지효과가 개선된다.
본 발명의 실시예에서는, 반도체 칩이 금속배선층을 통해 솔더 볼이 금속패드에 전기적으로 연결되는 구조를 예시하였으나, 금속패드에 직접 솔더볼이 전기적으로 연결되는 구조나 금속배선층을 다층으로 구성하고, 다층의 금속배선층을 통해 금속패드와 솔더볼이 전기적으로 연결되는 구조 등 다양한 구조를 가질 수 있다.
도 6a 내지 도 6f는 본 발명의 제1실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 6a 내지 도 6f에는 하나의 스크라이브 라인을 사이에 두고 이웃하게 배열되는 2개의 반도체 칩에 대하여 한정하여 도시한 것이다. 도 6a를 참조하면, 웨이퍼(310)가 마련된다. 상기 웨이퍼(310)에는 스크라이브 라인에 의해 한정되는 다수의 반도체 칩영역이 배열되는데, 제1반도체 칩(도 6f의 300a)이 형성될 제1반도체 칩영역(310a)과 제2반도체 칩(도 6f의 300a)이 형성될 제2반도체 칩영역(310b)이 스크라이브 라인(310c)을 사이에 두고 배열된다.
상기 제1반도체 칩영역(310a)의 상기 웨이퍼(310)의 전면(311)상에는 금속패드(320a)가 형성되고, 상기 금속패드(320a)의 일부분을 노출시키는 제1개구부(335a)를 구비하는 제1절연막(330a)이 형성된다. 상기 제2반도체 칩영역(310b)의 상기 웨이퍼(310)의 전면(311)상에는 금속패드(320b)가 형성되며, 상기 금속패드(320b)의 일부분을 노출시키는 제1개구부(335b)를 구비하는 제1절연막(330b)이 형성된다. 상기 제1절연막(330a, 330b)은 패시베이션층으로서, SiO2, Si3N4, PSG 등을 CVD 법으로 증착한 다음 사진식각하여 각각 상기 제1반도체 칩영역(310a)과 제2반도체 칩영역(310b)에 형성한다.
도 6b를 참조하면, 상기 웨이퍼(310)의 전면(311)상에 폴리머계열의 절연물질을 증착한 다음 사진식각하여 각각 상기 제1반도체 칩영역(310a)과 상기 제2반도체 칩영역(310b)상에 제2절연막(340a, 340b)를 각각 형성한다. 상기 제2절연막(340a, 340b)은 층간 절연막으로서, 상기 제2절연막(340a)은 상기 제1반도체 칩영 역(310a)의 상기 제1절연막(330a)상에 형성되어 상기 제1개구부(335a)에 의해 노출되는 상기 금속패드(320a)의 일부분을 노출시키는 제2개구부(345a)를 구비하고, 상기 제2절연막(340b)은 상기 제2반도체 칩영역(310b)의 상기 제1절연막(330b)상에 형성되어 상기 제1개구부(335b)에 의해 노출되는 상기 금속패드(320b)의 일부분을 노출시키는 제2개구부(345b)를 구비한다.
이어서, 상기 웨이퍼(310)의 상기 제1반도체 칩영역(310a)의 상기 제2절연막(340a)상에, 상기 제2개구부(345a)에 의해 노출되는 상기 금속패드(320a)와 전기적으로 연결되는 금속배선층(350a)을 형성한다. 또한, 상기 제2반도체 칩영역(310b)의 상기 제2절연막(340b)상에, 상기 제2개구부(345b)에 의해 노출되는 상기 금속패드(320b)와 전기적으로 연결되는 금속배선층(350b)을 형성한다. 상기 금속배선층(350a, 350b)은 Cu 배선층을 포함하거나 또는 Ti/Cu/Ni 배선층을 포함할 수도 있다. 상기 금속배선층(350a, 350b)은 Cu 막을 스퍼터링법으로 증착한 다음 사진식각하여 상기 제1반도체 칩영역(310a)과 상기 제2반도체 칩영역(310b)상에 각각 형성한다. 한편, 상기 금속배선층(350a, 350b)은 Ti 막과 Cu 막을 스터터링법으로 증착한 다음 사진식각하여 패터닝하고, 그위에 플레이트법을 이용하여 Ni 막을 도금하여 형성하거나 또는 Ti 막을 스퍼터링법으로 증착한 다음 사진식각하여 패터닝하고, 그위에 Cu 막과 Ni 막을 플레이트법으로 이용하여 형성할 수도 있다.
상기 웨이퍼(310)의 전면(311)상에 폴리머계열의 절연물질을 증착한 다음 사진식각하여 각각 상기 제1반도체 칩영역(310a)과 상기 제2반도체 칩영역(310b)상에 상기 제3절연막(360a, 360b)을 형성한다. 상기 제3절연막(360a, 360b)은 층간 절연 막으로서, 상기 제3절연막(360a)은 상기 제1반도체 칩영역(310a)의 상기 제2절연막(340a)상에 형성되어 상기 금속배선층(350a)의 일부분을 노출시키는 제3개구부(365a)를 구비한다. 상기 제3절연막(360b)은 상기 제2반도체 칩영역(310b)의 상기 제2절연막(340b)상에 형성되어, 상기 금속배선층(350b)의 일부분을 노출시키는 제3개구부(365b)를 구비한다.
도 6c를 참조하면, 상기 웨이퍼(310)의 배면(312)을 연마(backlap)공정을 통해 가공하여 웨이퍼(310)를 얇게 만들어준다. 도 6d를 참조하면, 상기 가공된 웨이퍼(310)의 배면(312)에 보강부재(380)를 형성한다. 상기 보강부재(380)는 상기 웨이퍼(310)의 배면(312)을 통상적인 몰딩공정을 통해 에폭시 몰딩 컴파운드(epoxy molding compound)로 몰딩하여 형성한다. 상기 보강부재(380)는 50 내지 500㎛ 의 두께를 갖는다.
상기 보강부재(380)의 두께는 원하는 반도체 패키지의 두께 및 상기 웨이퍼(310)의 연마두께 등을 고려하여 결정되며, 또한 에폭시 몰딩 컴파운드의 필러(filler) 함량 및 플로우 특성 등에 의해 결정되어진다. 상기 보강부재(380)를 형성하는 방법은 상기 웨이퍼(310)의 배면(312)에 몰딩공정을 통해 에폭시 몰딩 컴파운드를 원하는 두께로 형성하거나 또는 상기 웨이퍼(310)의 배면(312)에 원하는 두께보다 두껍게 에폭시 몰딩 컴파운드를 형성한 다음 연마공정을 통해 상기 에폭시 몰딩 컴파운드를 원하는 두께로 연마하여 형성할 수도 있다.
도 6e를 참조하면, 상기 제1반도체 칩영역(310a)의 제3개구부(365a)에 의해 노출되는 상기 금속배선층(350a)에 솔더볼(370a)을 접착시키고, 상기 제2반도체 칩 영역(310b)의 제3개구부(365a)에 의해 노출되는 상기 금속배선층(350b)에 솔더볼(370b)을 접착시킨다. 따라서, 상기 제1반도체 칩영역(310a)의 솔더볼(370a)은 상기 금속배선층(350a)을 통해 상기 금속패드(320a)에 전기적으로 연결되고, 상기 제2반도체 칩영역(310b)의 솔더볼(370b)은 상기 금속배선층(350b)을 통해 상기 금속패드(320b)에 연결되어진다.
도 6f를 참조하면, 스크라이브라인(310c)을 따라 상기 웨이퍼(310)를 절단하여 제1반도체 칩(300a)과 제2반도체 칩(300b)을 개별적으로 분리시켜 준다. 상기 절단공정은 블레이드(saw blade) 또는 레이저를 이용하여 절단한다. 따라서, 도 3a 및 도 3b에 도시된 웨이퍼 레벨 패키지(300)과 동일한 구조를 갖는 패키지가 제작된다.
도 7a 내지 도 7d는 도 3a 및 도 3b에 도시된 본 발명의 제1실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 7a 내지 도 7d에는 스크라이브 라인에 의해 한정되는 다수의 반도체 칩영역중 2개의 반도체 칩에 대하여 한정하여 도시한 것이다. 도 7a를 참조하면, 스크라이브 라인(310c)에 의해 한정되는 다수의 반도체 칩영역을 구비하는 웨이퍼(310)가 마련된다. 상기 웨이퍼(310)는 제1반도체 칩(도 6f의 300a)이 형성될 제1반도체 칩영역(310a)과 제2반도체 칩(도 6f의 300a)이 형성될 제2반도체 칩영역(310b)을 구비하며, 상기 제1반도체 칩영역(310a)과 상기 제2반도체 칩영역(310b)사이에는 스크라이브 라인(310c)이 배열된다. 상기 제1반도체 칩영역(310a)의 상기 웨이퍼(310)의 전면(311)상에는 금속패드(320a) 및 상기 금속패드(320a)의 일부분을 노출시키는 제1개구부(335a)를 구비하는 제1절연막(330a)이 형성된다. 상기 제2반도체 칩영역(310b)의 상기 웨이퍼(310)의 전면(311)상에는 금속패드(320b) 및 상기 금속패드(320b)의 일부분을 노출시키는 제1개구부(335b)를 구비하는 제1절연막(330b)이 형성된다.
도 7b를 참조하면, 상기 웨이퍼(310)의 배면(312)을 연마(backlap)공정을 통해 가공한다. 도 7c를 참조하면, 상기 가공된 웨이퍼(310)의 배면(312)을 통상적인 몰딩공정을 통해 에폭시 몰딩 컴파운드(epoxy molding compound)로 몰딩하여 보강부재(380)를 형성한다. 상기 보강부재(380)는 50 내지 500㎛ 의 두께를 갖는다. 상기 보강부재(380)는 상기 웨이퍼(310)의 배면(312)에 몰딩공정을 통해 에폭시 몰딩 컴파운드를 원하는 두께로 형성하거나 또는 상기 웨이퍼(310)의 배면(312)에 원하는 두께보다 두껍게 에폭시 몰딩 컴파운드를 형성한 다음 연마공정을 통해 원하는 두께로 연마하여 형성할 수도 있다.
도 7d를 참조하면, 상기 웨이퍼(310)의 배면(312)에 보강부재(380)를 형성한 상태에서, 상기 제1반도체 칩영역(310a)과 상기 제2반도체 칩영역(310b)의 상기 웨이퍼(310)의 전면상에 각각 제2개구부(345a, 345b)를 구비하는 제2절연막(340a, 340b), 금속배선층(350a, 350b) 및 제3개구부(360a, 360b)를 구비하는 제3절연막(360a, 360b)을 순차 형성한다. 이후 솔더볼(370a, 370b)을 부착하는 공정 및 웨이퍼(310)를 소잉하여 제1반도체 칩(300a)과 제2반도체 칩(300b)을 개별적으로 분리하는 공정은 도 6e 및 도 6f와 동일하므로 여기에서는 생략한다.
도 7a 내지 도 7d에 도시된 패키지 제조방법은 웨이퍼(310)를 연마하고 보강 부재(380)를 형성한 다음 패키지 패턴들을 형성하는 공정 순서로 진행되므로, 초박형 패키지의 제조방법에 유리하다.
도 8a 내지 도 8f는 본 발명의 제2실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 8a 내지 도 8f에는 하나의 스크라이브 라인을 사이에 두고 이웃하게 배열되는 2개의 반도체 칩에 대하여 한정하여 도시한 것이다. 도 8a 내지 도 8e의 제1반도체 칩영역(410a)과 제2반도체 칩영역(410b)에 각각 금속패드(420a, 420b)를 형성하는 공정부터 솔더볼(470a, 470b)을 형성하는 공정까지의 패키지 제조방법은 도 6a 내지 도 6e에 도시된 공정과 동일하므로, 여기에서는 생략한다.
제1반도체 칩영역(410a)의 웨이퍼(410)의 전면(411)상에 금속패드(420a) 및 상기 금속패드(420a)의 일부분을 노출시키는 제1개구부(435a)를 구비하는 제1절연막(430a)이 형성된다. 상기 제1절연막(430a)상에 상기 금속패드(420a)의 일부분을 노출시키는 제2개구부(445a)를 구비하는 제2절연막(440a)이 형성된다. 상기 제2절연막(440a)상에는 상기 제2개구부(445a)를 통해 상기 금속패드(420a)에 연결되는 금속배선층(450a)이 형성된다. 상기 제2절연막(440a)상에 상기 금속배선층(450a)의 일부분을 노출시키는 제3개구부(465a)를 구비하는 제3절연막(460a)이 형성된다. 상기 제3개구부(465a)에 의해 노출되는 상기 금속배선층(450a)에 솔더 볼(470a)을 부착시켜, 상기 금속배선층(450a)을 통해 상기 금속패드(420a)과 상기 솔더 볼(470a)을 전기적으로 연결시켜 준다.
한편, 제2반도체 칩영역(410b)의 웨이퍼(410)의 전면(411)상에 금속패드 (420b) 및 상기 금속패드(420b)의 일부분을 노출시키는 제1개구부(435b)를 구비하는 제1절연막(430b)이 형성된다. 상기 제1절연막(430b)상에 상기 금속패드(420b)의 일부분을 노출시키는 제2개구부(445b)를 구비하는 제2절연막(440b)이 형성되며, 상기 제2절연막(440b)상에는 상기 제2개구부(445b)를 통해 상기 금속패드(420b)에 연결되는 금속배선층(450b)이 형성된다. 상기 제2절연막(440b)상에 상기 금속배선층(450b)의 일부분을 노출시키는 제3개구부(465b)를 구비하는 제3절연막(460b)이 형성된다. 상기 제3개구부(465b)에 의해 노출되는 금속배선층(450b)에 솔더 볼(470b)을 부착시켜, 상기 금속배선층(450b)을 통해 상기 금속패드(420b)과 상기 솔더 볼(470b)을 전기적으로 연결시켜 준다.
상기 웨이퍼(410)의 배면(412)에는 보강부재(480)로서 에폭시 몰딩 컴파운드가 몰딩되어 있다. 도 8f는 소잉공정을 통해 웨이퍼를 절단하여 개별 반도체 칩으로 분리시키는 공정을 도시한 것이다. 도 8f를 참조하면, 상기 배면(412)에 보강부재(480)가 형성된 상기 웨이퍼(410)를 소잉공정을 통해 스크라이브라인(410)을 따라 절단하여 제1반도체 칩(400a)과 제2반도체 칩(400b)을 개별적으로 분리시켜 준다. 상기 소잉공정은 2회에 걸쳐 수행되는데, 먼저 상기 스크라이브라인(410c)을 따라 상기 웨이퍼(410)를 절단한다. 이때, 상기 웨이퍼(410)의 배면(412)에는 보강부재(480)가 형성되어 상기 반도체 칩을 지지하여 주므로써, 웨이퍼 형태가 그대로 유지된다. 이어서, 상기 웨이퍼(410)의 절단에 따라 노출된 보강부재(480)를 절단하여 개별적인 제1 및 제2반도체칩(400a, 400b)으로 분리시켜 준다. 따라서, 도 4a 및 도 4b에 도시된 웨이퍼 레벨 패키지(400)과 동일한 구조를 갖는 패키지가 제작 된다.
상기 웨이퍼(410)는 블레이드(saw blade) 또는 레이저를 이용하여 가능한 넓게 예를 들어, 스크라이브 라인(410c)의 폭과 동일한 폭으로 절단하는 것이 바람직하다. 상기 보강부재(480)는 레이저를 이용하여 상기 스크라이브 라인(410c)의 폭보다는 작게 절단한다. 상기 제1반도체칩(400a)의 배면(412a)에 보강부재(480a)를 형성하되, 제1반도체 칩(400a)의 측면(401a)으로부터 일정 크기만큼 돌출되도록 형성하고, 제2반도체 칩(400b)의 배면(412b)에 보강부재(480b)를 형성하되, 상기 제2반도체칩(400b)의 측면(401b)으로부터 일정크기만큼 돌출되도록 형성한다.
상기 제1반도체 칩(400a)의 보강부재(480a)의 돌출부(481a)는 상기 제1반도체 칩(400a)의 측면(401a)으로부터 적어도 5㎛이상 돌출되고, 상기 제2반도체 칩(400b)의 보강부재(480b)의 돌출부(481b)는 상기 제2반도체 칩(400b)의 측면(401b)으로부터 적어도 5㎛이상 돌출되어진다. 상기 돌출부(481a, 481b)의 크기는 스크라이브 라인(410c)의 폭에 의해 결정되는데, 상기 제1반도체 칩(400a)의 측면(401a)과 상기 제2반도체 칩(400b)의 측면(401b)으로부터 각각 5 내지 100㎛ 만큼 돌출되어진다.
도 9a 내지 도 9d는 본 발명의 제2실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 9a 내지 도 9d에는 웨이퍼에 배열되는 다수의 반도체 칩영역중 2개의 반도체 칩영역에 대하여 한정하여 도시한 것이다. 도 9a 내지 도 9d에 도시된 웨이퍼레벨 패키지의 제조방법은 패키지 패턴을 형성하기 전에 보강부재를 먼저 형성하므로써, 초박형의 패키지를 제조하는 데 유 리한 방법이다.
도 9a를 참조하면, 웨이퍼(410)는 제1반도체 칩(도 8f의 400a)이 형성될 제1반도체 칩영역(410a)과 제2반도체 칩(도 8f의 400a)이 형성될 제2반도체 칩영역(410b)을 구비하며, 상기 제1반도체 칩영역(410a)과 상기 제2반도체 칩영역(410b)사이에는 스크라이브 라인(410c)이 배열된다. 상기 제1반도체 칩영역(410a)의 웨이퍼(410)의 전면(411)상에는 금속패드(420a) 및 제1절연막(430a)이 형성되고, 상기 제2반도체 칩영역(410)의 웨이퍼(410)의 전면(411)상에는 금속패드(420a) 및 제1절연막(430a)이 형성되어 있다.
도 9b를 참조하면, 상기 웨이퍼(410)의 배면(412)을 일정두께만큼 연마한다. 도 9c를 참조하면, 상기 웨이퍼(410)의 배면(412)을 에폭시 몰딩 컴파운드(epoxy molding compound)로 몰딩하여 보강부재(480)를 형성한다. 상기 보강부재(480)는 상기 웨이퍼(410)의 연마두께에 따라 정해지며, 50 내지 500㎛ 의 두께를 갖는다. 상기 보강부재(380)는 에폭시 몰딩 컴파운드를 두껍게 형성한 다음 연마하여 원하는 두께로 형성하여 줄 수 있다.
도 9d를 참조하면, 상기 웨이퍼(410)의 배면(412)에 보강부재(480)를 형성한 상태에서, 상기 웨이퍼(410)의 전면(411)의 제1반도체 칩영역(400a)과 제2반도체 칩영역(400b)에 각각 제2개구부(445a, 445b)를 구비하는 제2절연막(440a, 440b), 금속배선층(450a, 450b) 및 제3개구부(465a, 465b)를 구비하는 제3절연막(460a, 460b)을 순차 형성한다. 이후 솔더볼 부착 공정 및 웨이퍼 소잉공정을 도 8e 및 도 8f와 동일한 방법으로 진행하여 도 4a 및 도 4b에 도시된 웨이퍼 레벨 패키지(400) 과 동일한 구조를 갖는 패키지를 제작한다.
도 10a 내지 도 10i는 본 발명의 제3실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 10a 내지 도 10i에는 웨이퍼에 배열되는 다수의 반도체 칩영역중 2개의 반도체 칩영역에 대하여 한정하여 도시한 것이다. 도 10a 내지 도 10e의 제1반도체 칩영역(510a)과 제2반도체 칩영역(510b)에 각각 금속패드(520a, 520b)를 형성하는 공정부터 솔더볼(570a, 570b)을 형성하는 공정까지의 패키지 제조방법은 도 6a 내지 도 6e에 도시된 공정과 동일하므로, 여기에서는 생략한다.
제1반도체 칩영역(510a)의 웨이퍼(510)의 전면(511)상에 금속패드(520a) 및 상기 금속패드(520a)의 일부분을 노출시키는 제1개구부(535a)를 구비하는 제1절연막(530a)이 형성된다. 상기 제1절연막(530a)상에 상기 금속패드(520a)의 일부분을 노출시키는 제2개구부(545a)를 구비하는 제2절연막(540a)이 형성되며, 상기 제2절연막(540a)상에는 상기 제2개구부(545a)를 통해 상기 금속패드(520a)에 연결되는 금속배선층(550a)이 형성된다. 상기 제2절연막(540a)상에 상기 금속배선층(550a)의 일부분을 노출시키는 제3개구부(565a)를 구비하는 제3절연막(560a)이 형성된다. 상기 제3개구부(565a)에 의해 노출되는 금속배선층(550a)에 솔더 볼(570a)을 부착시켜, 상기 금속배선층(550a)을 통해 상기 금속패드(520a)과 상기 솔더 볼(570a)을 전기적으로 연결시켜 준다.
한편, 제2반도체 칩영역(510b)의 웨이퍼(510)의 전면(511)상에 금속패드(520b) 및 상기 금속패드(520b)의 일부분을 노출시키는 제1개구부(535b)를 구비하 는 제1절연막(530b)이 형성된다. 상기 제1절연막(530b)상에 상기 금속패드(520b)의 일부분을 노출시키는 제2개구부(545b)를 구비하는 제2절연막(540b)이 형성되며, 상기 제2절연막(540b)상에는 상기 제2개구부(545b)를 통해 상기 금속패드(520b)에 연결되는 금속배선층(550b)이 형성된다. 상기 제2절연막(540b)상에 상기 금속배선층(550b)의 일부분을 노출시키는 제3개구부(565b)를 구비하는 제3절연막(560b)이 형성된다. 상기 제3개구부(565b)에 의해 노출되는 금속배선층(550b)에 솔더 볼(570b)을 부착시켜, 상기 금속배선층(550a)을 통해 상기 금속패드(520a)과 상기 솔더 볼(570a)을 전기적으로 연결시켜 준다.
상기 웨이퍼(510)의 배면(512)에는 에폭시 몰딩 컴파운드(580)가 몰딩되어 있다. 도 10f을 참조하면, 1차소잉공정을 진행하여 상기 스크라이브라인(510c)을 따라 상기 웨이퍼(510)를 절단한다. 이때, 상기 웨이퍼(510)의 배면(512)에는 에폭시 몰딩 컴파운드(580)가 몰딩되어 있으므로, 웨이퍼의 형태는 그대로 유지된다. 상기 제1반도체 칩영역(510a)과 상기 제2반도체 칩영역(510b)의 주변부를 따라 홈(510c')이 형성되고, 상기 홈(510c')을 통해 상기 에폭시 몰딩 컴파운드(580)가 노출되어진다. 상기 웨이퍼(510)는 블레이드나 레이저를 이용하여 상기 스크라이브라인(510c)의 폭만큼 절단된다.
도 10g를 참조하면, 상기 홈(510c')을 절연성 수지(585), 예를 들어 에폭시계열 또는 폴리이미드계열의 수지로 채워준 다음 베이크공정을 통해 상기 절연성 수지(585)를 경화시켜 준다. 상기 절연성 수지(585)는 상기 반도체 칩의 측면(501a), (501b)의 측면과 상기 반도체 칩의 상면의 에지부분을 덮도록 형성된다.
도 10h 및 도 10i를 참조하면 2차 소잉공정을 수행하여 상기 보강부재(580)를 절단하여 제1반도체 패키지와 제2반도체 패키지를 제작한다. 2차소잉공정은 2회에 걸쳐 수행되는데, 먼저, 상기 에폭시 몰딩 컴파운드(580)와 상기 절연성 수지(585)를 작은 폭으로 1차로 절단한 다음 상기 1차 절단된 폭보다는 큰 폭으로 상기 에폭시 몰딩 컴파운드(580)와 절연성 수지(585)를 2차 절단하여 제1반도체 칩(500a)과 제2반도체 칩(500b)을 개별적으로 분리시켜 준다. 1차 절단된 폭은 상기 스크라이브라인(510c)의 폭에 비하여 작으며, 상기 2차 절단된 폭은 1차 절단된 폭보다는 크고 스크라이브라인(510c)의 폭보다는 작은 것이 바람직하다. 상기 2차 소잉공정은 레이저를 이용하여 수행된다. 따라서, 도 5a 및 도 5b에 도시된 웨이퍼 레벨 패키지(500)과 동일한 구조를 갖는 패키지가 제작된다.
상기 제1반도체 칩(500a)은 상기 제1반도체 칩(500a)의 측면(501a)으로부터 돌출되는 돌출부(581a)을 구비하는 배면 보강부재(580a)와, 상기 돌출부(581a)상에 형성되어 제1반도체 칩(500a)의 측면(501a)과 상면의 에지부분을 둘러싸는 측면 보강부재(585a)를 구비한다. 또한, 상기 제2반도체 칩(500b)은 상기 제2반도체 칩(500b)의 측면(501b)으로부터 돌출되는 돌출부(581b)을 구비하는 배면 보강부재(580b)와, 상기 돌출부(581b)상에 형성되어 제1반도체 칩(500b)의 측면(501b)과 상면의 에지부분을 둘러싸는 측면 보강부재(585b)를 구비한다.
상기 제1반도체 칩(500a)의 보강부재(580a)의 돌출부(581a)는 상기 제1반도체 칩(500a)의 측면(501a)으로부터 적어도 5㎛이상 돌출되고, 상기 제2반도체 칩(500b)의 보강부재(580b)의 돌출부(581b)는 상기 제2반도체 칩(500b)의 측면(501b) 으로부터 적어도 5㎛이상 돌출되어진다. 상기 돌출부(581a, 581b)의 크기는 스크라이브 라인(510c)의 폭에 의해 결정되는데, 상기 제1반도체 칩(500a)의 측면(501a)과 상기 제2반도체 칩(500b)의 측면(501b)으로부터 각각 5 내지 100㎛ 만큼 돌출되어진다.
도 11a 내지 도 11d는 본 발명의 제3실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 11a 내지 도 11f에는 하나의 스크라이브 라인을 사이에 두고 이웃하게 배열되는 2개의 반도체 칩에 대하여 한정하여 도시한 것이다. 도 11a 내지 도 11d에 도시된 웨이퍼 레벨 패키지의 제조방법은 패키지 패턴을 형성하기 전에 보강부재를 먼저 형성하므로써, 초박형의 패키지를 제조하는 데 유리한 방법이다.
도 11a를 참조하면, 웨이퍼(510)는 제1반도체 칩(도 10f의 500a)이 형성될 제1반도체 칩영역(510a)과 제2반도체 칩(도 10f의 500a)이 형성될 제2반도체 칩영역(510b)을 구비하며, 상기 제1반도체 칩영역(510a)과 상기 제2반도체 칩영역(510b)사이에는 스크라이브 라인(510c)이 배열된다. 상기 제1반도체 칩영역(510a)의 웨이퍼(510)의 전면(511)상에는 금속패드(520a) 및 제1개구부(535a)를 구비하는 제1절연막(530a)이 형성되고, 상기 제2반도체 칩영역(510)의 웨이퍼(510)의 전면(511)상에는 금속패드(520a) 및 제1개구부(535b)를 구비하는 제1절연막(530a)이 형성되어 있다.
도 11b를 참조하면, 상기 웨이퍼(510)의 배면(512)을 일정두께만큼 연마한다. 도 11c를 참조하면, 상기 웨이퍼(510)의 배면(512)을 에폭시 몰딩 컴파운드 (epoxy molding compound)로 몰딩한다. 상기 에폭시 몰딩 컴파운드(580)는 50 내지 500㎛ 의 두께를 갖는다. 상기 에폭시 몰딩 컴파운드(580)는 두껍게 형성한 다음 연마공정을 통해 원하는 두께로 형성하여 줄 수 있다.
도 11d를 참조하면, 상기 웨이퍼(510)의 배면(512)에 보강부재로서 에폭시 몰딩 컴파운드(580)를 형성한 상태에서, 상기 웨이퍼(510)의 전면(511)의 제1반도체 칩영역(500a)과 제2반도체 칩영역(500b)에 각각 제2절연막(540a, 540b), 금속배선층(550a, 550b) 및 제3절연막(560a, 560b)을 순차 형성한다. 이후 솔더볼 부착하는 공정 및 웨이퍼 소잉공정은 도 10e 내지 도 10i와 동일한 방법으로 진행되어 도 5a 및 도 5b에 도시된 웨이퍼 레벨 패키지(500)과 동일한 구조를 갖는 패키지가 제작된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 반도체 칩의 배면을 에폭시몰딩 컴파운드로 몰딩시켜 줌으로써, 외부충격에 의한 웨이퍼 레벨 패키지의 손상 및 칩의 뒤틀림(warpage)를 방지할 있다. 또한, 에폭시 몰딩 컴파운드에 의해 인쇄회로기판에 웨이퍼레벨 패키지를 실장시킬 때, 반도체칩의 열팽창계수(CTE, coefficient of thermal expansion)에 의한 미스매칭을 감소시켜 신뢰성을 향상시켜 줄 수 있다.
또한, 본 발명의 웨이퍼 레벨 패키지는 에폭시 몰딩 컴파운드를 반도체 칩의 측면보다 돌출되도록 형성하므로, 상기 반도체 패키지를 인쇄회로기판상에 실장시키게 되면, 상기 돌출부에 의해 반도체 칩의 측면 노출이 줄어 에지 클리핑을 방지 할 수 있다. 따라서, 별도의 반도체 칩의 측면을 보호하기 위한 별도의 수지형성공정을 배제할 수 있다.
또한, 본 발명의 웨이퍼 레벨 패키지는 칩의 배면을에폭시몰딩 컴파운드로 몰딩시키고 측면을 수지로 감싸주므로, 에지 클리핑이나 소잉공정시 크랙에 의한 손상을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (30)

  1. 웨이퍼 및 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩;
    상기 웨이퍼의 전면에 형성되고, 상기 금속패드에 전기적으로 연결되는 솔더볼;
    상기 전면에 대향하는 상기 웨이퍼의 배면에 형성된 보강부재를 포함하며,
    상기 보강부재는 에폭시 몰딩 컴파운드로 이루어지는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 보강부재는 상기 반도체 칩의 측면으로부터 일정크기만큼 돌출되는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서, 상기 보강부재는 상기 반도체 칩의 상기 측면으로부터 적어도 5㎛ 이상 돌출되는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서, 상기 보강부재는 상기 반도체 칩의 상기 측면으로부터 5 내지 100㎛ 만큼 돌출되는 것을 특징으로 하는 반도체 패키지.
  5. 제3항에 있어서, 상기 보강부재의 상기 돌출된 부분상에 형성되어, 상기 반도체 칩의 측면 및 상기 웨이퍼의 전면 에지부분을 둘러싸는 측면 보강부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 측면 보강부재는 에폭시계수지 또는 폴리이미드계 수지를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 보강부재는 상기 웨이퍼의 두께에 따라 그의 두께가 결정되는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서, 상기 보강부재는 50 내지 500㎛의 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  9. 다수의 반도체 칩영역을 구비하는 웨이퍼 및 상기 다수의 반도체 칩영역의 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩을 마련하는 단계;
    상기 금속패드에 전기적으로 연결되는 솔더볼을 형성하는 단계;
    상기 전면에 대향하는 상기 웨이퍼의 배면을 원하는 두께로 연마하는 단계;
    상기 연마된 웨이퍼의 상기 배면을 에폭시몰딩 컴파운드로 몰딩하는 단계;
    상기 웨이퍼를 절단하여 개별 반도체칩으로 분리하는 단계를 포함하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서, 상기 에폭시 몰딩 컴파운드의 두께는 상기 연마되는 웨이퍼 의 두께에 따라 결정되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제10항에 있어서, 상기 에폭시 몰딩 컴파운드는 50 내지 500㎛ 의 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  12. 제9항에 있어서, 상기 웨이퍼를 절단하여 상기 개별 반도체칩으로 분리하는 단계는
    상기 반도체 칩영역을 따라 상기 웨이퍼를 절단하되, 상기 에폭시 몰딩 컴파운드에 의해 상기 반도체 칩이 지지되도록 절단하고;
    상기 웨이퍼의 절단된 부분에 대응하는 상기 에폭시 몰딩 컴파운드를 절단하여 상기 개별 반도체 칩으로 분리하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제12항에 있어서, 상기 에폭시 몰딩 컴파운드는 상기 반도체 칩의 절단면으로부터 일부분 돌출되어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제13항에 있어서, 상기 에폭시 몰딩 컴파운드는 상기 반도체 칩의 상기 절단면으로부터 적어도 5 ㎛ 이상 돌출되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 다수의 반도체 칩영역을 구비하는 웨이퍼 및 상기 다수의 반도체 칩영역의 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩을 마련하는 단계;
    상기 전면에 대향하는 상기 웨이퍼의 배면을 원하는 두께로 연마하는 단계;
    상기 연마된 웨이퍼의 상기 배면을 에폭시몰딩 컴파운드로 몰딩하는 단계;
    상기 금속패드에 전기적으로 연결되는 솔더볼을 형성하는 단계;
    상기 웨이퍼를 절단하여 개별 반도체 칩으로 분리하는 단계를 포함하는 반도체 패키지의 제조방법.
  16. 제15항에 있어서, 상기 에폭시 몰딩 컴파운드의 두께는 상기 연마되는 웨이퍼의 두께에 따라 결정되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제16항에 있어서, 상기 에폭시 몰딩 컴파운드는 50 내지 500㎛ 의 두께를 갖는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제15항에 있어서, 상기 웨이퍼를 절단하여 상기 개별 반도체 칩으로 분리하는 단계는
    상기 반도체 칩영역을 따라 상기 웨이퍼를 절단하되, 상기 에폭시 몰딩 컴파운드에 의해 상기 반도체 칩이 지지되도록 절단하고;
    상기 웨이퍼의 절단된 부분에 대응하는 상기 에폭시 몰딩 컴파운드를 절단하여 상기 개별 반도체 칩으로 분리하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  19. 제18항에 있어서, 상기 에폭시 몰딩 컴파운드는 상기 반도체 칩의 절단면으로부터 일부분 돌출되어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  20. 제19항에 있어서, 상기 에폭시 몰딩 컴파운드는 상기 반도체 칩의 상기 절단면으로부터 적어도 5 ㎛ 이상 돌출되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  21. 다수의 반도체 칩영역을 구비하는 웨이퍼 및 상기 다수의 반도체 칩영역의 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩을 마련하는 단계;
    상기 금속패드에 전기적으로 연결되는 솔더볼을 형성하는 단계;
    상기 전면에 대향하는 상기 웨이퍼의 배면을 원하는 두께로 연마하는 단계;
    상기 연마된 웨이퍼의 상기 배면을 에폭시몰딩 컴파운드로 몰딩하는 단계;
    상기 반도체 칩영역을 따라 상기 웨이퍼를 절단하되, 상기 에폭시 몰딩 컴파운드에 의해 상기 반도체 칩이 지지되도록 절단하는 단계;
    상기 반도체 칩영역의 상기 반도체 칩의 에지부분을 덮도록, 웨이퍼의 절단된 부분에 절연성 수지를 채우는 단계;
    상기 절연성 수지 및 상기 에폭시 몰딩 컴파운드를 절단하여 개별 반도체 칩으로 분리하되, 상기 절연성 수지가 상기 각 반도체 칩의 측면에 남도록 절단하는 단계를 포함하는 반도체 패키지의 제조방법.
  22. 제21항에 있어서, 상기 에폭시 몰딩 컴파운드의 두께는 상기 연마되는 웨이퍼의 두께에 따라 결정되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  23. 제22항에 있어서, 상기 에폭시 몰딩 컴파운드는 50 내지 500㎛ 의 두께를 갖는 것을 특징으로 하는 반도체 패키지의 제조방법.
  24. 제22항에 있어서, 상기 웨이퍼를 절단하여 상기 개별 반도체칩으로 분리하는 단계는 2단계 소잉공정을 통해 수행되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  25. 제22항에 있어서, 상기 에폭시 몰딩 컴파운드는 상기 반도체 칩의 상기 절단면으로부터 적어도 5 ㎛ 이상 돌출되도록 절단되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  26. 다수의 반도체 칩영역을 구비하는 웨이퍼 및 상기 다수의 반도체 칩영역의 상기 웨이퍼의 전면에 형성된 금속패드를 구비하는 반도체 칩을 마련하는 단계;
    상기 전면에 대향하는 상기 웨이퍼의 배면을 원하는 두께로 연마하는 단계;
    상기 연마된 웨이퍼의 상기 배면을 에폭시몰딩 컴파운드로 몰딩하는 단계;
    상기 금속패드에 전기적으로 연결되는 솔더볼을 형성하는 단계;
    상기 반도체 칩영역을 따라 상기 웨이퍼를 절단하는 단계;
    상기 반도체 칩영역의 상기 반도체 칩의 에지부분이 덮도록, 상기 웨이퍼의 절단된 부분에 절연성 수지를 채우는 단계;
    상기 절연성 수지 및 상기 에폭시 몰딩 컴파운드를 절단하여 개별 칩으로 분리하되, 상기 절연성 수지가 상기 각 반도체 칩의 측면에 남도록 절단하는 단계를 포함하는 반도체 패키지의 제조방법.
  27. 제26항에 있어서, 상기 에폭시 몰딩 컴파운드의 두께는 상기 연마되는 웨이퍼의 두께에 따라 결정되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  28. 제27항에 있어서, 상기 에폭시 몰딩 컴파운드는 50 내지 500㎛ 의 두께를 갖는 것을 특징으로 하는 반도체 패키지의 제조방법.
  29. 제26항에 있어서, 상기 웨이퍼를 절단하여 상기 각 반도체칩으로 분리하는 단계는 2단계 소잉공정을 통해 수행되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  30. 제26항에 있어서, 상기 에폭시 몰딩 컴파운드는 상기 반도체 칩의 상기 측면으로부터 적어도 5 ㎛ 이상 돌출되도록 절단되는 것을 특징으로 하는 반도체 패키지의 제조방법.
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