KR100829614B1 - 반도체 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

반도체 스택 패키지는 기판; 상기 기판 상에 적층되고, 가장자리를 통해 노출된 도전 라인들을 각각 갖는 복수개의 반도체 패키지들, 상기 반도체 패키지들의 가장자리 상에 형성되어 상기 도전 라인들을 전기적으로 연결시키는 상호 연결층, 및 상기 상호 연결층 상에 형성되어 상기 도전 라인들과 상기 상호 연결층 간의 전기적 접합력을 보강하기 위한 도전성 보강층을 포함한다. 따라서, 도전성 보강층에 의해서 도전 라인과 상호 연결층 간의 전기적 접합력에 대한 신뢰성이 향상될 수 있다.

Description

반도체 스택 패키지 및 그의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 반도체 스택 패키지를 나타낸 단면도이다.
도 2는 도 1의 반도체 패키지를 확대해서 나타낸 단면도이다.
도 3은 도 2의 반도체 기판 밑면이 부분적으로 제거된 것을 나타낸 단면도이다.
도 4는 도 3의 반도체 패키지들을 테이프 상에 부착시켜서 개개로 절단시킨 것을 나타낸 단면도이다.
도 5는 도 4의 반도체 패키지 상에 절연막을 형성한 것을 나타낸 단면도이다.
도 6은 도 5의 반도체 패키지 상에 접착제를 도포한 것을 나타낸 단면도이다.
도 7은 도 6의 반도체 패키지들을 기판 상에 적층한 것을 나타낸 단면도이다.
도 8은 도 7의 적층된 반도체 패키지들 상에 포토레지스트 필름을 형성한 것을 나타낸 단면도이다.
도 9a 및 도 9b는 도 8의 포토레지스트 필름으로부터 형성한 포토레지스트 패턴을 나타낸 단면도 및 평면도이다.
도 10a 및 도 10b는 적층된 반도체 패키지들의 가장자리 상에 제 1 연결층을 형성한 것을 나타낸 단면도 및 평면도이다.
도 11a 및 도 11b는 제 1 연결층으로부터 제 2 연결층을 성장시킨 것을 나타낸 단면도 및 평면도이다.
도 12a 및 도 12b는 제 2 연결층 상에 도전성 보강층을 형성한 것을 나타낸 단면도이다.
도 13은 포토레지스트 패턴이 제거된 것을 나타낸 단면도이다.
도 14는 도전성 보강층 상에 보호층이 형성된 것을 나타낸 단면도이다.
도 15는 기판 상에 랜드를 형성한 것을 나타낸 단면도이다.
도 16은 본 발명의 제 2 실시예에 따른 반도체 스택 패키지를 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 패키지 150 : 상호 연결층
160 : 도전성 보강층 170 : 기판
본 발명은 반도체 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구 체적으로는 복수개의 반도체 칩들이 적층된 반도체 스캑 패키지, 및 이러한 반도체 스택 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 기판에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
한편, 반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 반도체 스택 패키지에 대한 연구가 활발히 진행되고 있다. 특히, 웨이퍼 레벨 상태에서 수행된 패키징 공정을 통해서 완성된 웨이퍼 레벨 패키지를 적층하기 위해서, 적층된 반도체 칩들의 가장자리들을 전기적으로 연결하기 위한 여러 가지 방안들이 제시되고 있다. 이러한 구조를 갖는 반도체 스택 패키지에 대한 예들이 일본공개특허공보 제2001-250906호 및 제2001-210782호, 한국공개특허공보 제2003-67501호 등에 개시되어 있다.
그러나, 종래의 반도체 스택 패키지들에서는, 반도체 칩들의 가장자리들을 전기적으로 연결하기 위한 상호 연결층을 복잡하고 비용도 높은 포토리소그래피 공정을 통해서 형성하였다. 또한, 상호 연결층을 형성하기 위해서, 적층된 반도체 칩들의 가장자리를 부분적으로 제거하기 위한 그라인딩 공정도 요구되었다.
특히, 종래의 상호 연결층은 외부에 그대로 노출되어 있기 때문에, 외부로부터 인가되는 고온이나 충격에 의해서 쉽게 파손되는 문제도 안고 있다.
한편, 다른 구조를 갖는 종래의 반도체 스택 패키지는 오직 2개의 반도체 칩만을 적층할 수가 있다. 따라서, 3개 이상의 반도체 칩들을 적층할 수가 없는 관계 로, 저장 용량을 증가시키는데 한계가 있다.
본 발명은 간단한 공정을 통해 2개 이상의 반도체 칩들을 용이하게 적층할 수 있으면서 외부 충격과 고온에 대한 내구성도 갖는 반도체 스택 패키지를 제공한다.
또한, 본 발명은 상기된 반도체 스택 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 반도체 스택 패키지는 기판; 상기 기판 상에 적층되고, 가장자리를 통해 노출된 도전 라인들을 각각 갖는 복수개의 반도체 패키지들; 상기 반도체 패키지들의 가장자리 상에 형성되어, 상기 도전 라인들을 전기적으로 연결시키는 상호 연결층(interconnection member); 및 상기 상호 연결층 상에 형성되어, 상기 도전 라인들과 상기 상호 연결층 간의 전기적 접합력을 보강하기 위한 도전성 보강층(conductive reinforcement member)을 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지들 각각은 패드를 갖는 반도체 칩; 상기 패드가 노출되도록, 상기 반도체 칩 상에 형성된 제 1 절연막 패턴; 상기 패드에 전기적으로 연결된 제 1 단부, 및 상기 제 1 단부로부터 상기 제 1 절연막 패턴 상을 따라 연장되어 상기 반도체 칩의 가장자리를 통해 노출된 제 2 단부를 갖는 상기 도전 라인; 및 상기 도전 라인의 제 2 단부가 노출되도록, 상기 도전 라인 상에 형성된 제 2 절연막 패턴을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 스택 패키지는 상기 도전 라인들이 부분적으로 노출되도록 상기 반도체 패키지들의 가장자리와 상기 상호 연결층 사이에 개재된 절연막을 더 포함할 수 있다. 또한, 반도체 스택 패키지는 상기 도전성 보강층과 전기적으로 연결되도록 기판 상에 형성된 외부접속단자를 더 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 스택 패키지의 제조 방법은 가장자리를 통해 노출된 도전 라인들을 각각 갖는 복수개의 반도체 패키지들을 형성하는 단계; 상기 반도체 패키지들을 기판 상에 적층하는 단계; 상기 반도체 패키지들의 가장자리들이 노출되도록, 마스크 패턴을 상기 적층된 반도체 패키지들과 상기 기판 상에 형성하는 단계; 상기 마스크 패턴으로부터 노출된 상기 반도체 패키지들의 가장자리들에 대해서 무전해 도금 공정을 수행하여, 상기 반도체 패키지들의 가장자리 상에 시드층을 형성하는 단계; 및 상기 시드층에 대해서 전해 도금을 수행하여, 상기 도전 라인들을 전기적으로 연결시키는 상호 연결층층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지를 형성하는 단계는 상기 반도체 칩의 패드가 노출되도록, 상기 반도체 칩 상에 제 1 절연막 패턴을 형성하는 단계; 상기 패드로부터 상기 제 1 절연막 패턴 상을 따라 상기 도전 라인을 연장시키는 단계; 및 상기 도전 라인의 단부가 노출되도록, 상기 도전 라인 상에 제 2 절연막 패턴을 형성하는 단계를 포함할 수 있다. 또한, 상기 반도체 칩의 밑면을 부분적으로 제거할 수도 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 패키지들 상에 상기 도전 라인이 부분적으로 노출되도록 절연막을 형성할 수도 있다.
본 발명의 또 다른 실시예에 따르면, 상기 도전 라인들과 상기 상호 연결층 간의 전기적 접합력을 보강하기 위한 도전성 보강층을 상호 연결층 상에 형성할 수도 있다.
본 발명의 또 다른 실시예에 따르면, 패드를 기판 상에 형성하고, 상기 패드 상에 외부접속단자를 형성할 수도 있다.
상기된 본 발명에 따르면, 상호 연결층을 간단한 무전해 도금 공정과 전해 도금 공정을 통해서 용이하게 형성할 수가 있다. 또한, 도전성 보강층에 의해서 상호 연결층과 도전 라인 간의 전기적 접촉에 대한 신뢰성이 향상된다. 아울러, 도전성 보강층이 상호 연결층을 둘러싸고 있으므로, 외부 충격과 고온에 의해서 상호 연결층이 파손되는 현상이 억제된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 제 1 실시예에 따른 반도체 스택 패키지를 나타낸 단면도 이고, 도 2는 도 1의 반도체 패키지를 확대해서 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 스택 패키지는 기판(170), 제 1 내지 제 3 반도체 패키지들(110, 120, 130), 절연막(140), 상호 연결층(150), 도전성 보강층(160), 랜드(180) 및 외부접속단자(190)를 포함한다.
기판(170)의 예로서는 웨이퍼와 같은 반도체 기판을 들 수 있다. 또한, 기판(170)은 대략 20 내지 50㎛, 바람직하게는 30㎛ 정도의 두께를 가질 수 있다.
제 1 내지 제 3 반도체 패키지들(110, 120, 130)들은 기판(170) 상에 순차적으로 적층된다. 접착층(135)들이 제 1 및 제 2 반도체 패키지들(110, 120) 사이와 제 2 및 제 3 반도체 패키지들(120, 130) 사이에 개재된다. 여기서, 본 실시예에서는, 반도체 패키지의 수가 3개인 것으로 예시하였으나, 반도체 패키지들의 수는 2개 또는 4개 이상일 수도 있다.
제 1 내지 제 3 반도체 패키지들(110, 120, 130)들의 상세한 구조가 도 2에 도시되어 있다. 제 1 내지 제 3 반도체 패키지들(110, 120, 130)들은 실질적으로 동일하므로, 본 실시예에서는 제 1 반도체 패키지(110)의 구조에 대해서만 설명한다.
도 2를 참조하면, 제 1 반도체 패키지(110)는 반도체 칩(111a), 제 1 절연막 패턴(113), 도전 라인(114) 및 제 2 절연막 패턴(115)을 포함하는 웨이퍼 레벨 패키지이다. 패드(112)가 반도체 칩(111a)의 표면에 형성된다. 절연막 패턴(113)은 반도체 칩(111a) 상에 형성된다. 절연막 패턴(113)은 패드(112)를 노출시키는 개구를 갖는다. 도전 라인(114)은 절연막 패턴(113) 상에 형성된다. 도전 라인(114)은 패드(112)에 연결된 제 1 단부, 및 제 1 단부로부터 반도체 칩(111a)의 가장자리 상까지 연장된 제 2 단부를 갖는다. 제 2 절연막 패턴(115)은 도전 라인(114)의 제 2 단부가 노출되도록 도전 라인(114) 상에 형성된다. 따라서, 도전 라인(114)의 제 2 단부는 제 1 반도체 패키지(110)의 가장자리를 통해서 노출된다. 구체적으로, 제 2 단부의 표면과 측면이 제 1 반도체 패키지(110)의 가장자리를 통해서 노출된다.
다시 도 1을 참조하면, 절연막(140)이 제 1 내지 제 3 반도체 패키지(110, 120, 130)들의 가장자리 상에 형성된다. 절연막(140)은 제 1 내지 제 3 반도체 패키지(110, 120, 130)들의 각 도전 라인(114)의 제 2 단부를 노출시키는 개구들을 갖는다. 절연막(140)은 적층된 제 1 내지 제 3 반도체 패키지(110, 120, 130)들 간의 쇼트를 방지한다. 본 실시예에서, 절연막(140)의 예로서는 실리콘 질화막과 같은 저온 절연막을 들 수 있다.
상호 연결층(150)이 도전 라인(114)의 제 2 단부와 절연막(140) 상에 형성된다. 상호 연결층(150)은 도전 라인(114)의 제 2 단부와 절연막(140)에 대한 무전해 도금 공정을 통해 시드층(미도시)을 형성하고, 시드층에 대한 전해 도금 공정을 통해서 형성할 수 있다. 또한, 상호 연결층(150)은 반도체 패키지(110, 120, 130)의 가장자리보다 돌출된 구조를 갖는다. 본 실시예에서, 상호 연결층(150)의 예로서는 구리, 니켈, 은, 이들의 합금 등을 들 수 있다.
도전성 보강층(160)은 상호 연결층(150) 상에 형성된다. 도전성 보강층(160)은 상호 연결층(150)과 도전 라인(114) 간의 전기적 접합력을 보강시킨다. 또한, 도전성 보강층(160)은 상대적으로 높은 기계적 강도를 가져서, 상호 연결층(150)을 외부 충격으로부터 보호한다. 아울러, 도전성 보강층(160)은 적층된 제 1 내지 제 3 반도체 패키지(110, 120, 130)들의 과대 발열과 열팽창 차이를 흡수하는 기능도 갖는다. 본 실시예에서, 상기와 같은 기능들을 갖는 도전성 보강층(160)의 예로서는 철-니켈 합금인 인바(invar) 합금을 들 수 있다. 인바 합금은 거의 0ppm에 가까운 열팽창계수를 갖는다.
부가적으로, 보호막(185)이 도전성 보강층(160) 상에 형성될 수도 있다. 보호막(185)은 도전성 보강층(160)을 전기적으로 절연시키는 기능도 갖는다.
랜드(180)는 기판(170) 상에 형성되어 도전성 보강층(160)과 전기적으로 연결된다. 외부접속단자(190)가 랜드(180) 상에 실장된다. 본 실시예에서, 외부접속단자(190)로 도전성 와이어가 사용된다.
본 실시예에 따르면, 도전 라인들을 전기적으로 연결시키는 상호 연결층이 인바 합금 재질의 도전성 보강층에 의해 지지를 받게 되므로, 상호 연결층과 도전 라인 간의 전기적 접합력이 보강된다. 따라서, 상호 연결층과 도전 라인 간의 전기적 접촉에 대한 신뢰도가 향상된다.
이하, 도 1에 도시된 반도체 스택 패키지를 제조하는 방법을 도 2 내지 도 15를 참조로 하여 상세히 설명한다.
도 2를 참조하면, 복수개의 반도체 칩(111)들이 형성된 웨이퍼에 대해서 패키징 공정을 수행하여 웨이퍼 레벨 패키지(110)를 형성한다. 본 실시예에 따르면, 제 1 절연막(미도시)을 반도체 칩(111a) 상에 형성한다. 제 1 절연막을 패터닝하여, 패드(112)를 노출시키는 개구를 갖는 절연막 패턴(113)을 형성한다. 도전막(미 도시)을 제 1 절연막 패턴(113) 상에 형성하여, 개구를 도전막으로 매립한다. 도전막을 패터닝하여, 패드(112)에 연결된 제 1 단부와 반도체 칩(111a)의 가장자리 상까지 연장된 제 2 단부를 갖는 도전 라인(114)을 형성한다. 제 2 절연막(미도시)을 절연막 패턴(113)과 도전 라인(114) 상에 형성한다. 제 2 절연막을 패터닝하여, 도전 라인(114)의 제 2 단부를 노출시키는 개구를 갖는 제 2 절연막 패턴(115)을 형성한다.
도 3을 참조하면, 반도체 스택 패키지(100)의 두께를 줄이기 위해서, 웨이퍼(111a)의 밑면을 그라인딩 공정을 통해서 부분적으로 제거한다. 그라인딩된 웨이퍼, 즉 반도체 칩(111)의 두께는 대략 20 내지 50㎛, 바람직하게는 30㎛ 정도이다.
도 4를 참조하면, 웨이퍼를 테이프(125) 상에 부착한다. 그런 다음, 스크라이브 레인을 따라 웨이퍼를 절단하여, 반도체 패키지(110)들을 개별적으로 분리한다. 테이프(125)를 신장시켜서, 분리된 반도체 패키지(110)들 간의 간격을 넓힌다.
도 5를 참조하면, 절연막(140)을 반도체 패키지(110)들 상에 형성한다. 절연막(140)은 이후 적층되는 반도체 패키지(110)들의 전기적 쇼트를 방지한다. 여기서, 도전 라인(114)이 절연막(140)으로 덮히지 않도록 하기 위해서, 절연막(140)은 도전 라인(114)을 노출시키는 개구(미도시)를 갖는다. 본 실시예에서, 절연막(140)은 실리콘 질화물을 이용한 플라즈마 증대 화학기상증착(Plasma Enhanced Chemical Vapor Deposition:PECVD) 공정을 통해서 형성할 수 있다.
도 6을 참조하면, 접착층(135)을 반도체 패키지(110)들 상에 형성한다. 따라서, 접착층(135)은 하부 반도체 패키지의 반도체 칩과 상부 반도체 패키지의 제 2 절연막 패턴을 접착시킬 수 있는 물질로 이루어진다.
도 7을 참조하면, 웨이퍼와 같은 기판(170) 상에 접착층(135)을 도포한다. 접착층(135)들을 매개로 반도체 패키지(110)들을 기판(170) 상에 순차적으로 적층한다. 여기서, 적층된 반도체 패키지(110)들의 도전 라인(114)은 반도체 패키지(110)의 가장자리를 통해 노출된다.
도 8을 참조하면, 포토레지스트 필름(145)과 같은 마스킹 필름을 기판(170)과 적층된 반도체 패키지(110)들 상에 형성한다. 따라서, 적층된 반도체 패키지(110)들은 포토레지스트 필름(145)으로 덮히게 된다.
도 9a 및 도 9b를 참조하면, 포토레지스트 필름(145)에 대한 노광 및 현상 공정을 수행하여, 적층된 반도체 패키지(110)들의 가장자리를 노출시키는 포토레지스트 패턴(147)을 형성한다. 따라서, 도전 라인(114)이 포토레지스트 패턴(147)으로부터 노출된다.
도 10a 및 도 10b를 참조하면, 포토레지스트 패턴(147)을 통해서 노출된 도전 라인(114)과 절연막(140)에 대해서 무전해 도금 공정을 수행하여, 시드층(155)을 도전 라인(114)과 절연막(140) 상에 형성한다. 따라서, 각 반도체 패키지(110)들의 도전 라인(114)들은 시드층(155)을 통해서 전기적으로 연결된다. 본 실시예에서, 무전해 도금 공정에 사용되는 도금액의 예로서는 구리액, 니켈액, 은액, 이들의 합금액 등을 들 수 있다. 따라서, 시드층(155)은 구리층, 니켈층, 은층, 또는 이들의 합금층이 될 것이다.
도 11a 및 도 11b를 참조하면, 시드층(155)에 대한 전해 도금 공정을 수행하 여, 시드층(155)으로부터 상호 연결층(150)을 성장시킨다. 상호 연결층(150)의 가장자리가 반도체 패키지(110)의 가장자리보다 돌출되도록 상호 연결층(150)을 성장시킬 수 있다. 여기서, 상호 연결층(150)과 시드층(155)의 재질은 실질적으로 동일하므로, 상호 연결층(150)도 구리층, 니켈층, 은층 또는 이들의 합금층이 될 것이다.
도 12a 및 도 12b를 참조하면, 도전성 보강층(160)을 상호 연결층(150) 상에 형성한다. 도전성 보강층(160)은 상호 연결층(150)과 도전 라인(114) 간의 전기적 접합력을 보강시킨다. 또한, 도전성 보강층(160)은 매우 우수한 기계적 강도를 갖고 있으므로, 상호 연결층(150)을 외부 충격으로부터 보호한다. 아울러, 도전성 보강층(160)은 거의 0ppm에 가까운 열팽창계수를 갖고 있으므로, 적층된 반도체 패키지(110)들의 과대 발열과 열팽창 차이를 상쇄시켜 주는 기능도 한다. 본 실시예에서, 도전성 보강층(160)은 상호 연결층(150)에 대한 전해 도금 공정을 통해 형성한 철-니켈 합금인 인바 합금을 포함할 수 있다.
도 13을 참조하면, 반도체 패키지(110)와 기판(170) 상에 있는 포토레지스트 패턴(147)을 제거한다. 본 실시예에서, 포토레지스트 패턴(147)은 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해서 제거할 수 있다.
도 14를 참조하면, 보호막(185)을 도전성 보강층(160) 상에 형성한다. 보호막(185)으로는 절연 기능을 갖는 산화막과 같은 절연막을 사용할 수 있다.
도 15를 참조하면, 도전성 보강층(160)과 전기적으로 연결된 랜드(180)를 기판(170) 상에 형성한다. 여기서, 랜드(180)는 도전성 보강층(160)과 함께 형성할 수도 있다. 즉, 상호 연결층(150)에 대한 전해 도금 공정을 통해서 도전성 보강층(160)과 랜드(180)를 동시에 형성할 수도 있다.
다시, 도 1을 참조하면, 도전성 와이어(190)를 랜드(180) 상에 형성하여, 본 실시예에 따른 반도체 스택 패키지(100)를 완성한다.
본 실시예에 따르면, 상호 연결층을 무전해 도금 공정과 전해 도금 공정을 통해서 저렴한 비용으로 용이하게 형성할 수 있다. 따라서, 반도체 스택 패키지의 제조 공정의 단순화를 도모할 수가 있다.
실시예 2
도 16은 본 발명의 제 2 실시예에 따른 반도체 스택 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 스택 패키지(100a)는 외부접속단자를 제외하고는 실시예 1의 반도체 스택 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들으로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 15를 참조하면, 본 실시예에 따른 반도체 스택 패키지(100a)의 외부접속단자로 솔더 볼(192)이 사용된다. 여기서, 솔더 볼(192)은 마더 모드에 실장될 수 있는 크기를 가져야 하므로, 솔더 볼(192)의 직경은 기판(170)으로부터 보호막(185)까지의 두께보다 길 것이 요구된다.
상기와 같은 구조를 갖는 반도체 스택 패키지(100a)를 제조하는 방법은 도전 성 와이어 대신에 솔더 볼(192)을 랜드(180) 상에 마운트하는 공정을 제외하고는 실시예 1에서 설명한 방법과 실질적으로 동일하다. 따라서, 본 실시예에 따른 반도체 스택 패키지(100a)를 제조하는 방법에 대한 상세한 설명은 생략한다.
상술한 바와 같이 본 발명에 의하면, 상호 연결층을 간단한 무전해 도금 공정과 전해 도금 공정을 통해서 용이하게 형성할 수가 있다. 따라서, 반도체 스택 패키지를 제조하는 공정이 간단해지고 비용도 절감된다.
또한, 도전성 보강층에 의해서 상호 연결층과 도전 라인 간의 전기적 접촉 신뢰도가 향상될 수 있다. 아울러, 도전성 보강층이 상호 연결층을 둘러싸고 있으므로, 외부 충격과 고온에 의해서 상호 연결층이 파손되는 현상이 억제된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 기판;
    상기 기판 상에 적층되고, 가장자리를 통해 노출된 도전 라인들을 각각 갖는 복수개의 반도체 패키지들;
    상기 반도체 패키지들의 가장자리 상에 형성되어, 상기 도전 라인들을 전기적으로 연결시키는 상호 연결층(interconnection layer); 및
    상기 상호 연결층 상에 형성되어, 상기 도전 라인들과 상기 상호 연결층 간의 전기적 접합력을 보강하기 위한 도전성 보강층(conductive reinforcement layer)을 포함하는 반도체 스택 패키지.
  2. 제 1 항에 있어서, 상기 반도체 패키지들 각각은
    패드를 갖는 반도체 칩;
    상기 패드가 노출되도록, 상기 반도체 칩 상에 형성된 제 1 절연막 패턴;
    상기 패드에 전기적으로 연결된 제 1 단부, 및 상기 제 1 단부로부터 상기 제 1 절연막 패턴 상을 따라 연장되어 상기 반도체 칩의 가장자리를 통해 노출된 제 2 단부를 갖는 상기 도전 라인; 및
    상기 도전 라인의 제 2 단부가 노출되도록, 상기 도전 라인 상에 형성된 제 2 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 스택 패키지.
  3. 제 1 항에 있어서, 상기 상호 연결층은 상기 반도체 패키지들의 측면들보다 돌출된 것을 특징으로 하는 반도체 스택 패키지.
  4. 제 1 항에 있어서, 상기 상호 연결층은 구리, 니켈, 은 또는 이들의 합금을 포함하는 것을 특징으로 하는 반도체 스택 패키지.
  5. 제 1 항에 있어서, 상기 도전성 보강층은 철-니켈로 이루어진 인바(invar) 합금을 포함하는 것을 특징으로 하는 반도체 스택 패키지.
  6. 제 1 항에 있어서, 상기 도전 라인들이 부분적으로 노출되도록 상기 반도체 패키지들의 가장자리와 상기 상호 연결층 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.
  7. 제 6 항에 있어서, 상기 절연막은 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 스택 패키지.
  8. 제 1 항에 있어서,
    상기 기판 상에 형성되어 상기 도전성 보강층과 전기적으로 연결된 랜드; 및
    상기 랜드 상에 형성된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.
  9. 제 8 항에 있어서, 상기 외부접속단자는 도전성 와이어 또는 솔더 볼을 포함하는 것을 특징으로 하는 반도체 스택 패키지.
  10. 가장자리를 통해 노출된 도전 라인들을 각각 갖는 복수개의 반도체 패키지들을 형성하는 단계;
    상기 반도체 패키지들을 기판 상에 적층하는 단계;
    상기 반도체 패키지들의 가장자리들이 노출되도록, 마스크 패턴을 상기 적층된 반도체 패키지들과 상기 기판 상에 형성하는 단계;
    상기 마스크 패턴으로부터 노출된 상기 반도체 패키지들의 가장자리들에 대해서 무전해 도금 공정을 수행하여, 상기 반도체 패키지들의 가장자리 상에 시드층을 형성하는 단계; 및
    상기 시드층에 대해서 전해 도금을 수행하여, 상기 도전 라인들을 전기적으로 연결시키는 상호 연결층을 형성하는 단계를 포함하고,
    상기 반도체 패키지들 각각을 형성하는 단계는
    상기 반도체 칩의 패드가 노출되도록, 상기 반도체 칩 상에 제 1 절연막 패턴을 형성하는 단계;
    상기 패드로부터 상기 제 1 절연막 패턴 상을 따라 상기 도전 라인을 연장시키는 단계; 및
    상기 도전 라인의 단부가 노출되도록, 상기 도전 라인 상에 제 2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  11. 삭제
  12. 제 10 항에 있어서, 상기 반도체 칩의 밑면을 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  13. 제 10 항에 있어서, 상기 반도체 패키지들 상에 상기 도전 라인이 부분적으로 노출되도록 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  14. 제 10 항에 있어서, 상기 반도체 패키지들을 적층하는 단계는 상기 반도체 패키지들 사이에 접착층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  15. 제 10 항에 있어서, 상기 마스크 패턴은 포토레지스트 패턴을 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  16. 제 10 항에 있어서, 상기 도전 라인들과 상기 상호 연결층 간의 전기적 접합 력을 보강하기 위한 도전성 보강층을 상기 상호 연결층 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  17. 제 16 항에 있어서, 상기 도전성 보강층은 상기 상호 연결층에 대한 도금 공정을 통해 형성하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  18. 제 16 항에 있어서, 상기 도전성 보강층은 철-니켈로 이루어진 인바(invar) 합금을 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  19. 제 10 항에 있어서,
    상기 기판 상에 랜드를 형성하는 단계; 및
    상기 랜드 상에 외부접속단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
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