KR100727519B1 - 반도체장치 및 그 제조방법 - Google Patents

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다케시 와카바야시
이치로 미하라
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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 집적회로 및 접속패드(2)를 갖는 반도체기판(1)과, 상기 접속패드(2)에 전기적으로 접속된 외부접속용 전극(9)과, 상기 외부접속용 전극(9)의 주위에 있어서의 상기 반도체기판(1) 위에 설치되고, Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도가 10ppm 이하의 제 1 밀봉재료로 이루어지는 제 1 밀봉막(10)과, 상기 반도체기판(1)의 하면 및 둘레 측면의 적어도 어느 쪽인가에 설치되며, Na이온, K이온, Ca이온 및 Cl이온의 합계 불순물농도가 100ppm 이상의 제 2 밀봉재료로 이루어지는 제 2 밀봉막(12)을 구비하는 실질적으로 칩 사이즈의 반도체장치가 제공되는 것을 특징으로 한다.
반도체장치, 실리콘기판, 접속패드, 절연막, 보호막, 밑바탕금속층, 밀봉막

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE PACKAGED INTO CHIP SIZE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시형태로서의 반도체장치의 단면도.
도 2는 도 1에 나타내는 반도체장치의 제조방법의 제 1 예에 있어서, 처음 준비한 것의 단면도.
도 3은 도 2에 계속되는 공정의 단면도.
도 4는 도 3에 계속되는 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 9에 계속되는 공정의 단면도.
도 11은 도 10에 계속되는 공정의 단면도.
도 12는 도 11에 계속되는 공정의 단면도.
도 13은 도 12에 계속되는 공정의 단면도.
도 14는 도 13에 계속되는 공정의 단면도.
도 15는 도 1에 나타내는 반도체장치의 제조방법의 제 2 예에 있어서, 소정의 공정의 단면도.
도 16은 도 15에 계속되는 공정의 단면도.
도 17은 도 16에 계속되는 공정의 단면도.
도 18은 도 17에 계속되는 공정의 단면도.
도 19는 도 18에 계속되는 공정의 단면도.
도 20은 도 1에 나타내는 반도체장치의 제조방법의 제 3 예에 있어서, 소정의 공정의 단면도.
도 21은 도 20에 계속되는 공정의 단면도.
도 22는 도 21에 계속되는 공정의 단면도.
도 23은 도 22에 계속되는 공정의 단면도.
도 24는 도 23에 계속되는 공정의 단면도.
도 25는 도 24에 계속되는 공정의 단면도.
도 26은 도 25에 계속되는 공정의 단면도.
※도면의 주요부분에 대한 부호의 설명
1: 실리콘기판 2: 접속패드
3: 절연막 4, 6: 개구부
5: 보호막 7: 밑바탕금속층
8: 배선 9: 기둥상전극
10: 제 1 밀봉막 11: 땜납볼
12: 제 2 밀봉막 12a,12b: 돌출부
21: 제 1 다이싱스트리트 22: 제 2 다이싱스트리트
23, 25: 도금레지스트막 24, 26: 개구부
28, 31, 42: 홈 27, 41: 제 1 다이싱필름
29, 43: 제 2 다이싱필름
본 발명은 반도체장치 및 그 제조방법에 관한 것이다.
종래의 칩 사이즈의 반도체장치에는 먼지, 습기, 기계적 파손 등의 환경에 대한 보호효과를 증대하기 위해 일본 특허 공개 공보 2001-332643호에 개시되어 있는 바와 같이, 상면에 집적회로 및 해당 집적회로에 접속된 복수의 접속패드를 갖는 반도체기판의 하면을 제 1 밀봉막으로 덮고, 반도체기판의 상면 및 둘레 측면을 제 2 밀봉막으로 덮으며, 제 2 밀봉막의 상면에 배선을 접속패드에 접속시켜 설치하고, 배선의 접속패드부 위에 기둥상전극을 설치하며, 기둥상전극의 주위를 제 3 밀봉막으로 덮은 것이 있다. 이 경우, 제 1∼제 3 밀봉막은 에폭시계 수지나 폴리이미드계 수지 등의 유기재료에 의하여 형성되어 있다.
그런데 상기 종래의 반도체장치에서는 반도체기판의 상면 및 둘레 측면을 덮는 제 2 밀봉막의 상면에 배선을 설치하고, 배선의 접속패드부 위에 설치된 기둥상 전극의 주위를 제 3 밀봉막으로 덮고 있으므로, 배선이 제 2, 제 3 밀봉막과 접촉하고, 기둥상전극이 제 3 밀봉막과 접촉하게 된다. 한편, 제 2, 제 3 밀봉막의 재료인 에폭시계 수지나 폴리이미드계 수지 등의 유기재료는 Na이온, K이온, Ca이온 및 Cl이온의 불순물을 포함하기 때문에 불순물농도가 높으면, 배선이나 기둥상전극의 부식 또는 그들 사이에서의 쇼트를 야기하는 원인이 된다. 이와 같은 불량을 방지하는데에는 제 2, 제 3 밀봉막의 재료인 에폭시계 수지나 폴리이미드계 수지 등의 유기재료 중의 Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도를 10ppm 이하로 상당히 낮게 할 필요가 있어 밀봉재료비가 비싸게 되어 버린다.
그래서 본 발명은 밀봉재료비를 줄일 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 기둥상전극의 주위에 있어서의 반도체기판 위를 Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도가 10ppm 이하의 제 1 밀봉재료로 이루어지는 제 1 밀봉막으로 덮고, 반도체기판 및 제 1 밀봉막의 둘레 측면을 Na이온, K이온, Ca이온 및 Cl이온의 합계 불순물농도가 100ppm 이상의 제 2 밀봉재료로 이루어지는 제 2 밀봉막으로 덮는 것을 특징으로 하는 것이다.
도 1은 본 발명의 한 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치는 일반적으로는 CSP(chip size package)로 불리는 것이고, 실리콘기판(반도체기판, 1)을 구비하고 있다. 실리콘기판(1)의 상면에는 소정의 기능의 집적회로(도시하지 않음)가 설치되고, 상면 주변부에는 알루미늄계 금속 등으로 이루어 지는 복수의 접속패드(2)가 집적회로에 접속되어 설치되어 있다.
접속패드(2)의 중앙부를 제외하는 실리콘기판(1)의 상면에는 산화실리콘이나 질화실리콘 등으로 이루어지는 절연막(3)이 설치되고, 접속패드(2)의 중앙부는 절연막(3)에 설치된 개구부(4)를 통하여 노출되어 있다. 절연막(3)의 상면에는 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 보호막(절연막, 5)이 설치되어 있다. 이 경우, 절연막(3)의 개구부(4)에 대응하는 부분에 있어서의 보호막(5)에는 개구부(6)가 설치되어 있다.
보호막(5)의 상면에는 구리 등으로 이루어지는 밑바탕금속층(7)이 설치되어 있다. 밑바탕금속층(7)의 상면 전체에는 구리로 이루어지는 배선(8)이 설치되어 있다. 밑바탕금속층(7)을 포함하는 배선(8)의 일단부는 절연막(3) 및 보호막(5)의 개구부(4, 6)를 통하여 접속패드(2)에 접속되어 있다. 배선(8)의 접속패드부 상면에는 높이 80∼150㎛의 구리로 이루어지는 기둥상전극(외부접속용 전극, 9)이 설치되어 있다.
배선(8)을 포함하는 보호막(5)의 상면에는 후술하는 제 1 밀봉재료로 이루어지는 제 1 밀봉막(10)이 그 상면이 기둥상전극(9)의 상면과 면일치되도록 설치되어 있다. 기둥상전극(9)의 상면에는 땜납볼(11)이 설치되어 있다. 실리콘기판(1), 절연막(3), 보호막(5) 및 제 1 밀봉막(10)의 둘레 측면과 실리콘기판(1)의 하면에는 후술하는 제 2 밀봉재료로 이루어지는 제 2 밀봉막(12)이 설치되어 있다.
다음으로, 제 1, 제 2 밀봉막(10, 12)의 재료에 대해서 설명한다. 제 1, 제 2 밀봉막(10, 12)의 재료는 에폭시계 수지, 폴리이미드계 수지, 아크릴계 수지, 실 리콘계 수지, 고무계 수지, 비스마레이미드계 수지 등의 유기재료의 어느 것이어도 좋은데, 제 1, 제 2 밀봉막(10, 12)에 각각 요구되는 특성이 약간 다르기 때문에 그것에 적합한 재료인 것이 바람직하다.
즉 제 1 밀봉막(10)은 먼지, 습기, 기계적 파손 등의 환경에 대한 보호효과를 증대하기 위한 것인데, 배선(8) 및 기둥상전극(9)의 부식 또는 그들 사이에서의 쇼트가 발생하지 않도록 할 필요가 있다. 이로 인해, 제 1 밀봉막(10)을 형성하기 위한 제 1 밀봉재료로서는 Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도를 10ppm 이하, 즉, Na이온, K이온, Ca이온 및 Cl이온의 이온합계가 40ppm 이하로 상당히 낮은, 비교적 고가인 것을 이용한다. 또, 반도체장치의 제조에 있어서, 반도체층이나 접속패드(2)를 포함하는 도전층과 함께 클린룸내에서 형성되는 절연막(3) 및 보호막(5) 중의 Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도는 10ppm 이하이다.
한편, 제 2 밀봉막(12)은 특히 기계적 파손에 대한 보호효과를 증대하기 위한 것인데, 밑바탕금속층(7)을 포함하는 배선(8) 및 기둥상전극(9)의 부식 또는 그들 사이에서의 쇼트가 발생하지 않도록 할 필요성은 별로 없다. 이로 인해, 제 2 밀봉막(12)을 형성하기 위한 제 2 밀봉재료로서는 Na이온, K이온, Ca이온 및 Cl이온의 합계 불순물농도가 다소 높아도 좋고, 이 합계 불순물농도를 100ppm 이상으로 어느 정도 높게 한 비교적 저가인 것을 이용한다.
또, 제 1, 제 2 밀봉막(10, 12)과 실리콘기판(1) 사이의 열팽창계수차에 기인하는 응력을 완화하기 위해 제 1, 제 2 밀봉재료 속에 실리카필러 등을 혼입하는 것이 일반적으로 실행되고 있는데, 이 경우도 제 1, 제 2 밀봉막(10, 12)에 각각 요구되는 특성이 약간 다르기 때문에 그것에 적합한 혼입량인 것이 바람직하다.
즉 제 1 밀봉막(10)은 배선(8) 및 기둥상전극(9)을 포함하는 실리콘기판(1)상을 덮는 것이기 때문에 높은 신뢰성이 요구되고, 실리콘기판(1)과의 열팽창계수차가 작은 것이 바람직하다. 이로 인해, 제 1 밀봉막(10)을 형성하기 위한 제 1 밀봉재료로서는 실리카필러 등의 혼입량을 비교적 많게 하여 열팽창계수를 실리콘기판(1)의 열팽창계수(3. 5ppm/℃)에 가깝게 하여 열팽창계수 20ppm/℃ 미만으로 한 것을 이용한다.
한편, 제 2 밀봉막(12)은 실리콘기판(1), 절연막(3), 보호막(5) 및 제 1 밀봉막(10)의 둘레 측면과 실리콘기판(1)의 하면을 덮는 것이기 때문에 제 1 밀봉막(10) 정도의 높은 신뢰성을 필요로 하지 않고, 실리카필러 등의 혼입에 의해 너무 딱딱해져 크랙이 발생하기 쉬워지는 것을 피하기 위해 제 1 밀봉막(10)보다도 어느 정도 유연한 것이 바람직하다. 이로 인해, 제 2 밀봉막(12)을 형성하기 위한 제 2 밀봉재료로서는 실리카필러 등의 혼입량을 비교적 적게 하고, 열팽창계수 20ppm/℃ 이상으로 한 것을 이용한다.
이상의 결과, 제 1 밀봉막(10)은 이온 불순물농도 10ppm 이하이고, 열팽창계수 20ppm/℃ 미만의 비교적 고가인 제 1 밀봉재료에 의하여 형성되어 있다. 제 2 밀봉막(12)은 이온 불순물농도 100ppm 이상이고, 열팽창계수 20ppm/℃ 이상의 비교적 저가인 제 2 밀봉재료에 의하여 형성되어 있다. 따라서 비교적 고가인 제 1 밀봉재료만을 이용하는 경우와 비교해서 비교적 저가인 제 2 밀봉재료를 이용하는 분량만큼 밀봉재료비를 줄일 수 있다.
(제조방법의 제 1 예)
다음으로, 도 1에 나타내는 반도체장치의 제조방법의 제 1 예에 대해서 설명한다. 우선, 도 2에 나타내는 바와 같이, 웨이퍼상태의 실리콘기판(1) 위에 알루미늄계 금속 등으로 이루어지는 접속패드(2), 산화실리콘이나 질화실리콘 등으로 이루어지는 절연막(3) 및 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 보호막(5)이 설치되고, 접속패드(2)의 중앙부가 절연막(3) 및 보호막(5)에 형성된 개구부(4, 6)를 통하여 노출된 것을 준비한다.
상기에 있어서, 웨이퍼상태의 실리콘기판(1)에는 각 반도체장치가 형성되는 영역에 소정의 기능의 집적회로가 형성되고, 접속패드(2)는 각각 대응하는 영역에 형성된 집적회로에 전기적으로 접속되어 있다. 또한, 도 2에 있어서, 부호 21로 나타내는 영역은 제 1 다이싱스트리트에 대응하는 영역이고, 부호 22로 나타내는 영역은 제 2 다이싱스트리트에 대응하는 영역이다. 이 경우, 제 2 다이싱스트리트(22)는 제 1 다이싱스트리트(21)의 폭방향 중앙부에 대응하는 영역으로 되어 있다.
다음으로, 도 3에 나타내는 바와 같이, 절연막(3) 및 보호막(5)의 개구부(4, 6)를 통하여 노출된 접속패드(2)의 상면을 포함하는 보호막(5)의 상면 전체에 밑바탕금속층(7)을 형성한다. 이 경우, 밑바탕금속층(7)은 무전해도금에 의해 형성된 구리층뿐이어도 좋고, 또 스퍼터에 의해 형성된 구리층뿐이어도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층 위에 스퍼터에 의해 구리층을 형성한 것이어도 좋다.
다음으로, 밑바탕금속층(7)의 상면에 도금레지스트막(23)을 패턴 형성한다. 이 경우, 배선(8)형성영역에 대응하는 부분에 있어서의 도금레지스트막(23)에는 개구부(24)가 형성되어 있다. 다음으로, 밑바탕금속층(7)을 도금전류로로서 구리의 전해도금을 실행함으로써 도금레지스트막(23)의 개구부(24)내의 밑바탕금속층(7)의 상면에 배선(8)을 형성한다. 다음으로, 도금레지스트막(23)을 박리한다.
다음으로, 도 4에 나타내는 바와 같이, 배선(8)을 포함하는 밑바탕금속층(7)의 상면에 도금레지스트막(25)을 패턴 형성한다. 이 경우, 기둥상전극(9) 형성영역에 대응하는 부분에 있어서의 도금레지스트막(25)에는 개구부(26)가 형성되어 있다. 다음으로, 밑바탕금속층(7)을 도금전류로로서 구리의 전해도금을 실행함으로써 도금레지스트막(25)의 개구부(26)내의 배선(8)의 접속패드부 상면에 기둥상전극(9)을 형성한다. 다음으로, 도금레지스트막(25)을 박리하고, 이어서, 배선(8)을 마스크로서 밑바탕금속층(7)의 불필요한 부분을 에칭하여 제거하면, 도 5에 나타내는 바와 같이, 배선(8) 밑에만 밑바탕금속층(7)이 잔존된다.
다음으로, 도 6에 나타내는 바와 같이, 스크린인쇄법, 스핀코트법, 다이코트법 등에 의해 기둥상전극(9) 및 배선(8)을 포함하는 보호막(5)의 상면 전체에 제 1 밀봉재료로 이루어지는 제 1 밀봉막(10)을 그 두께가 기둥상전극(9)의 높이보다도 두꺼워지도록 형성한다. 따라서 이 상태에서는 기둥상전극(9)의 상면은 제 1 밀봉막(10)에 의하여 덮여져 있다.
다음으로, 제 1 밀봉막(10) 및 기둥상전극(9)의 상면측을 적당히 연마하고, 도 7에 나타내는 바와 같이, 기둥상전극(9)의 상면을 노출시키며, 또한, 이 노출된 기둥상전극(9)의 상면을 포함하는 제 1 밀봉막(10)의 상면을 평탄화한다. 여기에 서, 기둥상전극(9)의 상면측을 적당히 연마하는 것은 전해도금에 의해 형성되는 기둥상전극(9)의 높이에 불균일이 있기 때문에 이 불균일을 해소하여 기둥상전극(9)의 높이를 균일하게 하기 위함이다.
다음으로, 도 7에 나타내는 것의 상하를 반전하고, 도 8에 나타내는 바와 같이, 기둥상전극(9)의 하면을 포함하는 제 1 밀봉막(10)의 하면을 제 1 다이싱필름(27)의 상면에 붙인다. 다음으로, 도 9에 나타내는 바와 같이, 제 1 다이싱스트리트(21)를 따라서 다이싱법이나 레이저커트법 등에 의해 실리콘기판(1), 절연막(3), 보호막(5) 및 제 1 밀봉막(10)을 풀 커트한다. 이 경우, 제 1 다이싱필름(27)의 두께방향 중간까지 커트한다. 그러면 웨이퍼상태의 실리콘기판(1)은 개개의 칩으로 분리되는데, 각 칩이 제 1 다이싱필름(27)에 붙여져 있으므로 제 1 다이싱필름(27)의 상면을 포함하는 각 칩간, 즉 제 1 다이싱스트리트(21)에 대응하는 영역에는 홈(28)이 형성되어 있다.
다음으로, 도 10에 나타내는 바와 같이, 스크린인쇄법, 스핀코트법, 다이코트법 등에 의해 홈(28)내를 포함하는 실리콘기판(1)의 상면 전체에 제 2 밀봉재료로 이루어지는 제 2 밀봉막(12)을 그 상면이 평탄하게 되도록 형성한다. 이 상태에서는 실리콘기판(1), 절연막(3), 보호막(5) 및 제 1 밀봉막(10)의 둘레 측면은 홈(28)내에 형성된 제 2 밀봉막(12)에 의하여 덮여져 있다. 또, 실리콘기판(1)은 개개의 칩으로 분리되어 있으므로 실리콘기판(1)이 휘기 어렵게 할 수 있다. 또한, 제 1 다이싱필름(27)을 그 주위방향으로 잡아당겨 확장하고, 이에 따라 홈(28)의 폭을 넓히며, 이 상태에서 홈(28)내에 제 2 밀봉재료를 도포하면, 홈(28)내에 제 2 밀봉재료를 충전하기 쉽게 할 수 있다.
다음으로, 도 10에 나타내는 것의 상하를 반전하고, 이어서, 제 1 다이싱필름(27)을 박리하면, 도 11에 나타내는 바와 같이 된다. 이 상태에서는 각 칩간 및 각 실리콘기판(1)의 하면에 제 2 밀봉막(12)이 형성되어 있으므로 각 칩은 일체화되어 있다. 또, 부호 12a로 나타내는 바와 같이, 도 10에 나타내는 제 1 다이싱필름(27)에 형성된 홈(28)내에 형성된 제 2 밀봉막(12)이 제 1 밀봉막(10)의 상면으로부터 돌출되어 있다. 다음으로, 이 돌출부(12a)를 연마하여 제거하면, 도 12에 나타내는 바와 같이, 제 2 밀봉막(12)의 표면 및 제 1 밀봉막(10)의 표면이 면일치하게 된다.
다음으로, 도 13에 나타내는 바와 같이, 기둥상전극(9)의 상면에 땜납볼(11)을 형성한다. 다음으로, 제 2 밀봉막(12)의 하면을 제 2 다이싱필름(29)의 상면에 붙인다. 다음으로, 도 14에 나타내는 바와 같이, 제 2 다이싱스트리트(22)를 따라서 다이싱법이나 레이저커트법 등에 의해 홈(28)내에 형성된 제 2 밀봉막(12)의 폭방향 중앙부를 풀 커트한다. 다음으로, 제 1, 제 2 밀봉막(10, 12) 등을 포함하는 실리콘기판(1)을 제 2 다이싱필름(29)으로부터 박리하면, 도 1에 나타내는 반도체장치가 복수개 얻어진다.
(제조방법의 제 2 예)
다음으로, 도 1에 나타내는 반도체장치의 제조방법의 제 2 예에 대해서 설명한다. 이 경우, 도 10에 나타내는 공정 후에 도 15에 나타내는 바와 같이, 제 2 다이싱스트리트(22)를 따라서 다이싱법이나 레이저커트법 등에 의해 홈(28)내에 형 성된 제 2 밀봉막(12)의 폭방향 중앙부를 풀 커트하고, 홈(31)을 형성한다. 이 상태에서는 제 2 밀봉막(12) 등을 포함하는 실리콘기판(1)은 홈(31)에 의해 개개의 칩으로 분리되는데, 제 1 다이싱필름(27)에 붙여져 있으므로, 뿔뿔이 흩어지는 일은 없다.
다음으로, 도 16에 나타내는 바와 같이, 제 2 밀봉막(12)의 상면에 서포트필름(32)을 붙인다. 다음으로, 도 16에 나타내는 것의 상하를 반전하고, 이어서, 제 1 다이싱필름(27)을 박리하면, 도 17에 나타내는 바와 같이 된다. 이 상태에서는 부호 12b로 나타내는 바와 같이, 도 15에 나타내는 제 1 다이싱필름(27)에 형성된 홈(28)내에 형성된 제 2 밀봉막(12)이 제 1 밀봉막(10)의 상면으로부터 돌출되어 있다. 다음으로, 이 돌출부(12b)를 연마하여 제거하면, 도 18에 나타내는 바와 같이 된다.
다음으로, 도 19에 나타내는 바와 같이, 기둥상전극(9)의 상면에 땜납볼(11)을 형성한다. 이 상태에서는 제 1, 제 2 밀봉막(10, 12) 등을 포함하는 실리콘기판(1)은 서포트필름(32)에 붙여져 있는데, 홈(31)에 의해 개개의 칩으로 분리되어 있다. 그래서 다음으로, 제 1, 제 2 밀봉막(10, 12) 등을 포함하는 실리콘기판(1)을 서포트필름(32)으로부터 박리하면, 도 1에 나타내는 반도체장치가 복수개 얻어진다.
(제조방법의 제 3 예)
다음으로, 도 1에 나타내는 반도체장치의 제조방법의 제 3 예에 대해서 설명한다. 이 경우, 도 7에 나타내는 공정 후에, 도 20에 나타내는 바와 같이, 실리콘 기판(1)의 하면을 제 1 다이싱필름(41)의 상면에 붙인다. 다음으로, 도 21에 나타내는 바와 같이, 제 1 다이싱스트리트(21)를 따라서 다이싱법이나 레이저커트법 등에 의해 제 1 밀봉막(10), 보호막(5), 절연막(3) 및 실리콘기판(1)을 풀 커트한다. 이 경우도 제 1 다이싱필름(41)의 두께방향 중간까지 커트한다. 그러면 웨이퍼상태의 실리콘기판(1)은 개개의 칩으로 분리되는데, 각 칩이 제 1 다이싱필름(41)에 붙여져 있으므로 제 1 다이싱필름(41)의 상면을 포함하는 각 칩간, 즉 제 1 다이싱스트리트(21)에 대응하는 영역에는 홈(42)이 형성되어 있다.
다음으로, 도 22에 나타내는 바와 같이, 기둥상전극(9)의 상면을 포함하는 제 1 밀봉막(10)의 상면에 제 2 다이싱필름(43)을 붙인다. 다음으로, 도 22에 나타내는 것의 상하를 반전하고, 이어서, 제 1 다이싱필름(41)을 박리하면, 도 23에 나타내는 바와 같이 된다. 다음으로, 도 24에 나타내는 바와 같이, 스크린인쇄법, 스핀코트법, 다이코트법 등에 의해 홈(42)내를 포함하는 실리콘기판(1)의 상면 전체에 제 2 밀봉재료로 이루어지는 제 2 밀봉막(12)을 그 상면이 평탄하게 되도록 형성한다.
이 상태에서는 실리콘기판(1), 절연막(3), 보호막(5) 및 제 1 밀봉막(10)의 둘레 측면은 홈(42)내에 형성된 제 2 밀봉막(12)에 의하여 덮여져 있다. 또, 실리콘기판(1)은 개개의 칩으로 분리되어 있으므로 실리콘기판(1)이 휘기 어렵게 할 수 있다. 또한, 제 2 다이싱필름(43)을 그 주위방향으로 잡아당겨 확장하고, 이에 따라 홈(42)의 폭을 넓히며, 이 상태에서 홈(42)내에 제 2 밀봉재료를 도포하면, 홈(42)내에 제 2 밀봉재료를 충전하기 쉽게 할 수 있다.
다음으로, 도 25에 나타내는 바와 같이, 제 2 다이싱스트리트(22)를 따라서 다이싱법이나 레이저커트법 등에 의해 홈(42)내에 형성된 제 2 밀봉막(12)의 폭방향 중앙부를 풀 커트한다. 다음으로, 도 25에 나타내는 것의 상하를 반전하고, 이어서, 도 26에 나타내는 바와 같이, 제 2 밀봉막(12)의 하면을 서포트필름(44)의 상면에 붙인다. 다음으로, 제 2 다이싱필름(43)을 박리하면, 도 18에 나타내는 경우와 같아진다. 이하의 공정은 상기 제조방법의 제 2 예의 경우와 같으므로, 그 설명을 생략한다. 그런데 이 제조방법의 경우에는, 예를 들면 도 17에 나타내는 바와 같은 돌출부(12b)가 형성되지 않기 때문에, 이와 같은 돌출부(12b)를 제거하기 위한 연마공정은 불필요하게 된다.
본 발명에 따르면, 기둥상전극의 주위에 있어서의 반도체기판 위를 Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도가 10ppm 이하의 비교적 고가인 제 1 밀봉재료로 이루어지는 제 1 밀봉막으로 덮고, 반도체기판 및 제 1 밀봉막의 둘레 측면을 Na이온, K이온, Ca이온 및 Cl이온의 합계 불순물농도가 100ppm 이상의 비교적 저가인 제 2 밀봉재료로 이루어지는 제 2 밀봉막으로 덮고 있으므로, 비교적 고가인 제 1 밀봉재료만을 이용하는 경우와 비교해서 비교적 저가인 제 2 밀봉재료를 이용하는 분량만큼 밀봉재료비를 줄일 수 있다.

Claims (20)

  1. 집적회로 및 접속패드를 갖는 반도체기판과,
    상기 접속패드에 전기적으로 접속된 외부접속용 전극과,
    상기 외부접속용 전극의 주위에 있어서의 상기 반도체기판 위에 설치되고, Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도가 10ppm 이하이고, 그들의 합계가 40ppm 이하인 제 1 밀봉재료로 이루어지는 제 1 밀봉막과,
    상기 반도체기판의 하면 및 둘레 측면의 적어도 어느 쪽인가에 설치되며, Na이온, K이온, Ca이온 및 Cl이온의 합계 불순물농도가 100ppm 이상의 제 2 밀봉재료로 이루어지는 제 2 밀봉막을 구비하고 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 1 밀봉막의 열팽창계수는 20ppm/℃ 미만이고, 상기 제 2 밀봉막의 열팽창계수는 20ppm/℃ 이상의 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 제 2 밀봉막은 상기 반도체기판의 하면 및 둘레 측면의 양면에 설치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 제 2 밀봉막은 상기 제 1 밀봉막의 둘레 측면에 추가로 설치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 외부접속용 전극은 기둥상전극인 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 외부접속용 전극인 기둥상전극은 80∼150㎛의 높이를 갖는 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 외부접속용 전극 위에 땜납볼이 설치되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 접속패드 및 상기 외부접속용 전극을 전기적으로 접속하는 배선을 추가로 갖는 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서,
    상기 접속패드 및 상기 배선간에 개재된 보호막을 갖는 것을 특징으로 하는 반도체장치.
  10. 집적회로 및 복수의 접속패드들을 갖는 웨이퍼상태의 반도체기판과,
    상기 각 접속패드들을 노출하는 개구부들을 갖고, 상기 반도체기판 위에 설치된 보호막과,
    상기 접속패드들의 1개에 접속되며, 각각이 상기 보호막 위에 형성된 접속패드부들을 갖는 배선들과,
    상기 배선들 위에 설치된 외부접속용 전극들과,
    상기 외부접속용 전극들의 주위에 있어서의 상기 반도체기판 위에 설치되고, Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도가 10ppm 이하이며, 그들의 합계가 40ppm 이하인 제 1 밀봉재료로 이루어지는 제 1 밀봉막과,
    상기 반도체기판의 하면 및 둘레 측면의 적어도 어느 쪽인가에 설치되며, Na이온, K이온, Ca이온 및 Cl이온의 합계 불순물농도가 100ppm 이상의 제 2 밀봉재료로 이루어지는 제 2 밀봉막을 구비하고 있는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 제 2 밀봉막은 상기 반도체기판의 하면 및 둘레 측면의 양면에 설치되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 10 항에 있어서,
    상기 제 2 밀봉막은 상기 제 1 밀봉막의 둘레 측면에 추가로 설치되어 있는 것을 특징으로 하는 반도체장치.
  13. 접속패드들 및 집적회로들을 갖는 웨이퍼상태의 반도체기판을 준비하는 공정과,
    상기 웨이퍼상태의 반도체기판 위에 외부접속용 전극들을 형성하는 공정과,
    상기 외부접속용 전극들의 주위에 있어서의 상기 반도체기판 위에 Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도가 10ppm 이하이고, 그들의 합계가 40ppm 이하인 제 1 밀봉재료로 이루어지는 제 1 밀봉막을 형성하는 공정과,
    상기 웨이퍼상태의 반도체기판 및 상기 제 1 밀봉막을 절단하여 각 반도체기판으로 분리하기 위한 소정의 폭을 갖는 홈들을 형성하는 공정과,
    상기 홈들내를 포함하는 상기 반도체기판들의 하면에 Na이온, K이온, Ca이온 및 Cl이온의 합계 불순물농도가 100ppm 이상의 제 2 밀봉재료로 이루어지는 제 2 밀봉막을 형성하는 공정과,
    상기 홈들내에 형성된 상기 제 2 밀봉막을 상기 소정의 폭의 홈들의 내측에 있어서 절단하여 상기 웨이퍼상태의 반도체기판을 복수의 반도체기판들로 분리하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 13 항에 있어서,　
    상기 홈들내를 포함하는 상기 웨이퍼상태의 반도체기판의 하면에 상기 제 2 밀봉막을 형성하는 공정은 스크린인쇄법, 스핀코트법, 다이코트법의 어느 것인가의 방법에 의한 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 소정의 폭을 갖는 홈들을 형성하는 공정 전에 상기 제 1 밀봉막의 표면에 제 1 다이싱필름을 붙이는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 홈들내를 포함하는 상기 웨이퍼상태의 반도체기판의 하면에 제 2 밀봉막을 형성하는 공정 후, 상기 제 1 밀봉막의 표면에 붙여진 상기 제 1 다이싱필름을 상기 제 1 밀봉막의 표면으로부터 박리하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 소정의 폭을 갖는 홈들을 형성하는 공정은 상기 제 1 밀봉막의 표면에 붙여진 상기 제 1 다이싱필름의 두께방향의 중간까지 형성하고, 상기 홈내를 포함하는 상기 반도체기판들의 하면에 제 2 밀봉재료로 이루어지는 제 2 밀봉막을 형성하는 공정은 상기 홈내에 형성된 상기 제 2 밀봉막의 일부를 상기 제 1 밀봉막의 표면으로부터 돌출하여 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 의 제조방법.
  18. 제 17 항에 있어서,
    상기 제 1 다이싱필름을 박리하는 공정 후, 상기 제 1 밀봉막의 표면으로부터 돌출된 상기 제 2 밀봉막의 일부를 제거하여 상기 제 1 밀봉막 및 상기 제 2 밀봉막의 표면을 면일치로 하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 16 항에 있어서,
    상기 홈들내에 형성된 상기 제 2 밀봉막을 상기 소정의 폭의 홈들의 내측에 있어서 절단하는 공정 전에 상기 반도체기판들의 하면에 형성된 제 2 밀봉막에 제 2 다이싱필름을 붙이는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 접속패드들 및 집적회로들을 갖는 웨이퍼상태의 반도체기판을 준비하는 공정과,
    상기 웨이퍼상태의 반도체기판 위에 외부접속용 전극들을 형성하는 공정과,
    상기 외부접속용 전극들의 주위에 있어서의 상기 웨이퍼상태의 반도체기판 위에 Na이온, K이온, Ca이온 및 Cl이온의 각 불순물농도가 10ppm 이하이고, 그들의 합계가 40ppm 이하인 제 1 밀봉재료로 이루어지는 제 1 밀봉막을 형성하는 공정과,
    상기 웨이퍼상태의 반도체기판의 하면을 제 1 다이싱필름에 붙이는 공정과,
    상기 제 1 밀봉막, 상기 웨이퍼상태의 반도체기판 및 상기 제 1 다이싱필름의 두께방향 중간까지 절단하여 홈들을 형성하는 공정과,
    상기 제 1 다이싱필름의 상면에 제 2 다이싱필름을 붙이고, 상기 제 1 다이싱필름을 상기 웨이퍼상태의 반도체기판의 하면으로부터 박리하는 공정과,
    상기 홈들내를 포함하는 상기 웨이퍼상태의 반도체기판의 하면에 Na이온, K이온, Ca이온 및 Cl이온의 합계 불순물농도가 100ppm 이상의 제 2 밀봉재료로 이루어지는 제 2 밀봉막을 형성하는 공정과,
    상기 홈들내에 형성된 상기 제 2 밀봉막을 상기 소정의 폭의 홈들의 내측에 있어서 절단하여 상기 웨이퍼상태의 반도체기판을 복수의 반도체기판들로 분리하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
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