JP4243075B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4243075B2 JP4243075B2 JP2002172851A JP2002172851A JP4243075B2 JP 4243075 B2 JP4243075 B2 JP 4243075B2 JP 2002172851 A JP2002172851 A JP 2002172851A JP 2002172851 A JP2002172851 A JP 2002172851A JP 4243075 B2 JP4243075 B2 JP 4243075B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- semiconductor
- manufacturing
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にリードレスタイプの実装構造に関する。
【０００２】
【従来の技術】
通信機器、ＡＶ機器の小型軽量化に伴い、使用部品においても、小型化の要求が厳しさを増してきている。特に、トランジスタ、ダイオード、ＩＣ等の半導体装置においては、外形寸法の小型化を企図し、内部配線のためのワイヤおよびリードフレームを無くしたリードレスタイプの半導体装置が増加してきている。このようなリードレスタイプの半導体装置の例としては、特開平５−３２６６１８号公報に開示されているダイオードなどがある。
【０００３】
以下に、従来の半導体装置の一実施例としてこのダイオードの実装構造について図面を参照しつつ説明する。
図７、図８は従来のダイオードの実装方法を示す工程断面図である。
【０００４】
拡散工程が終了しアルミニウム等の電極Ａ１、Ｋ１上に半田バンプ４および５が形成された半導体基板８を、セラミック基板２に接着する。（図７（ａ））。
【０００５】
次に、ダイシングブレード１２にて半導体基板８に分離溝Ｔを形成することにより半導体素子３を分離形成する（図７（ｂ））
【０００６】
次に、半導体基板８および半田バンプ４、５の表面に例えば、スピンコート法を用いてシリコン等の絶縁性樹脂を覆い、硬化させ、保護膜９を形成する。（図７（ｃ））
【０００７】
次に、半田バンプ４、５の表面が現れるまで、保護膜９を研削もしくは研磨する。（図７（ｄ））
【０００８】
次に、半田バンプ４および５と電気的に導通するように保護膜９上に外部電極６ａおよび７ａを配設する。（図８（ｅ））
次に、図７（ｂ）で用いたダイシングブレード３１よりも狭い幅寸法でダイシング可能なダイシングブレード３１を用いて、半導体素子３間の分離溝の中央部を切断する。即ち、保護膜９が半導体素子の両側にコーティングされた状態で切断し、その後、側面にも電極を形成させる。（図８（ｆ））
【０００９】
図９（ａ）、（ｂ）は、前述した製造方法を用いて形成された半導体装置の一実施例としてダイオードを示したものである。
図９（ａ）、（ｂ）に示すように、半導体装置１は、セラミック基板２上に半導体素子３を搭載してなり、半導体素子３の電極Ａ１、Ｋ１上に形成された半田バンプ４、５を介して外部電極６ａ、７ａと電気的に接触するように構成されている。また、電極Ａ１、Ｋ１、半導体素子の側面および表面の半田バンプ４、５以外の部分は、シリコーン樹脂、ポリイミド樹脂などの絶縁樹脂よりなる保護膜９で覆われ、半導体素子３の側面については、更に側面電極６ｂ、７ｂで被覆されていることを特徴とする。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した半導体装置では、小型化を図ることはできるが、その製造方法において、次に述べるような課題を有している。
即ち、図７（ｃ）の保護膜は、スピンコート法によりシリコーン等の絶縁性樹脂を半導体基板８上に供給し、硬化させて形成される。
【００１１】
しかしながら、遠心力を利用し、塗布するスピンコート法では、半導体基板８上に形成された半田バンプ４、５の凹凸の影響により、半導体素子の側面部に形成された分離溝の段差部分で保護膜９の膜厚が薄くなり、段切れが生じ易いという問題があった。
【００１２】
また、段切れが発生し易いため保護膜９の密着性が悪くなり、チッピングなどの問題につながる。
また、このような膜厚の薄さによる課題を解決するには、スピンコートの回転速度を低下させ、膜厚を厚くすることが考えられる。しかしながら厚くしようとすると、保護膜が十分に塗り広げられなくなったり、塗布ムラの発生につながるという問題があった。
【００１３】
本発明は、前記実情に鑑みてなされたもので、保護膜を均一に形成することが出来、信頼性の高い半導体装置を提供することを目的とする。
また本発明は、信頼性の高い半導体装置を容易に形成する方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
そこで本発明の方法では、半導体基板の表面に複数の半導体素子を形成するとともに、前記半導体素子間に相当する領域に分離溝を形成する工程と、前記分離溝内面を覆うように前記半導体素子表面に絶縁膜を形成する工程と、前記半導体素子表面側から、前記半導体素子の素子領域に接続するように、導電性突出部を形成する工程と、前記半導体基板の裏面側を第１の固定部材を介して一体的に固定する第１の固定工程と、前記分離溝に沿って前記半導体素子を個別に分離する工程と、前記半導体基板の表面側を、第２の固定部材を介して一体的に固定する第２の固定工程と、前記第１の固定部材を除去する工程と、前記第１の固定部材装着面側から前記個々の半導体素子表面を絶縁性樹脂で被覆する工程と、前記第２の固定部材を除去し、表面に導電性突出部を備えた半導体素子に分離する工程とを含むことを特徴とする。
【００１５】
かかる構成によれば、分離溝を形成し、分離溝の内壁を覆うように絶縁膜で被覆した後、接続端子としての導電性突出部を形成し、固定部材上で、個々の半導体素子に分離し、接続端子形成面側を除いて、半導体素子表面全体を個々の半導体素子毎に絶縁性樹脂で被覆するようにしているため、容易かつ確実に密着性よく半導体素子表面全体を絶縁性樹脂および絶縁膜で被覆することができ、信頼性の向上をはかることが可能となる。
【００１６】
望ましくは、前記分離溝の開口部のエッジをなだらかに形成することにより、絶縁膜の被覆性が向上し、より密着性が向上し、信頼性の高い被覆を行うことが可能となる。
【００１７】
また望ましくは、分離溝を、断面V字型の溝で構成することにより、より効率よく絶縁膜の被覆性を向上し、より信頼性の高い被覆を行うことが可能となる。
【００１８】
望ましくは、この分離溝を形成する工程は、前記素子領域の形成後に、行うようにすれば、素子領域形成のための不純物拡散工程などに影響を与えることなく、ブレードなどを用いて容易に分離溝を形成することが可能となる。なお、この溝はエッチングなどで形成することも可能である。
【００１９】
また、分離溝を形成する工程は、素子領域の形成に先立ち、実行するようにしてもよい。かかる構成によれば、素子領域に影響を与えることなく形成することができるため、ダイシングブレードによる切削のみならず、エッチングも他に影響を与えることなく、使用可能である。
【００２０】
また望ましくは、この分離溝の形成は、ダイシングブレードで切削することによって容易に形成可能である。
【００２１】
また、絶縁膜の形成は、V字型の分離溝の表面を覆うようにCVD法により絶縁膜を形成することにより、段切れもなく均一な膜厚で良好に形成可能である。
【００２２】
また、絶縁膜の形成は、V字型の分離溝の表面を覆うようにスピンコート法により絶縁膜を形成することにより、段切れもなく形成可能であり、平坦な表面を得ることができる。
【００２３】
さらにまた、望ましくは、導電性突出部を形成する工程は、前記前記絶縁膜にコンタクトホールを形成し、このコンタクトホールを介して前記半導体素子にコンタクトする半田バンプを形成する工程を含むようにしてもよい。かかる構成によれば、接続端子となる導電性突出部としての半田バンプが効率よくかつ確実に形成され、また、接続端子近傍の被覆性も良好である。
【００２４】
望ましくは、前記第１の固定工程は、前記半導体素子の表面側に、第１のダイシングシートを貼着する工程を含み、前記半導体素子を分離する工程後、前記第１のダイシングシートを引き伸ばし、個々の半導体素子間を離間させる工程を含むようにしてもよい。
【００２５】
かかる構成によれば、半導体素子の分離に先立ち、第１のダイシングシートで固定しておき、分離後、この第１のダイシングシートを引き伸ばすことにより、半導体素子間を離間させるようにしているため、究めて効率よく半導体素子間に間隙を形成することが可能となる。この間隙の存在により、個々の半導体素子の側壁を確実に個別に樹脂被覆することが可能となる。
【００２６】
望ましくは、第１のダイシングシートを引き伸ばした後、紫外線を照射し、前記ダイシングシートを剥離し易くする工程を含むことにより、第１のダイシングシートが容易に剥離可能となる。
【００２７】
また望ましくは、第２の固定工程についても、第２のダイシングシートを貼着する工程を含み、前記絶縁性樹脂で被覆した後、紫外線を照射し、前記第２のダイシングシートを剥離し易くする工程を含むようにすれば、第１のダイシングシートと同様に、剥離が容易となる。
【００２８】
また望ましくは、絶縁性樹脂を、スピンコータにより塗布形成されたポリイミド樹脂で構成することにより、膜厚の制御性も良好であり、被覆性の向上をはかることが可能となる。
【００２９】
本発明の半導体装置は、半導体基板表面に形成された半導体素子と、前記半導体素子表面側から、前記半導体素子の素子領域に接続するように形成された導電性突出部と導電性突出部とを具備した半導体装置であって、前記半導体基板の導電性突出部形成面の周りがテーパ状の断面を具備しており、前記導電性突出部を除く基板表面全体がCVD 法で形成された絶縁膜で被覆されていることを特徴とする。
【００３０】
かかる構成によれば、分離溝の段差部分での絶縁膜の密着性を向上させることができ、チッピングを防止することができ、信頼性の高い半導体装置を得ることが可能となる。また、絶縁膜の膜厚のムラの発生を防止することが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の第１の実施の形態について図面を参照しつつ、詳細に説明する。
図１（ａ）〜（ｄ）乃至図４（ｋ）〜（ｎ）は、本発明による半導体装置の製造方法の一実施の形態としてバイポーラトランジスタの製造工程における工程毎の断面図を示したものである。
（第１の実施の形態）
【００３２】
このトランジスタ装置は図５（ａ）および（ｂ）に示すように、シリコン基板２４表面に形成されたバイポーラトランジスタの表面側から、素子領域に接続するように形成された半田バンプからなる電極端子（エミッタ電極２７、ベース電極２８、コレクタ電極２９ａ、２９ｂ）と、この半田バンプ形成面の周りがテーパ状の断面を形成しており、前記半田バンプを除く基板表面全体が絶縁性部材で被覆されていることを特徴とする。この絶縁性部材は、ＣＶＤ法で形成された酸化シリコン膜からなる絶縁膜１５とポリイミド樹脂３６とで構成される。
【００３３】
かかる構成によれば、分離溝の段差部分での絶縁膜の密着性を向上させることができ、チッピングを防止することができ、信頼性の高い半導体装置を得ることが可能となる。また、絶縁膜の膜厚のムラの発生を防止することが可能となる。
【００３４】
そしてこの半導体装置は、以下のようにして形成される。
（１）半導体基板としてのシリコン基板の表面側に複数の半導体素子を形成する。
（２）この半導体素子上に、配線層を形成する。
（３）半導体基板の表面側を第１のダイシングブレードにより前記半導体素子間にＶ字型分離溝を形成する。
（４）半導体素子表面および前記Ｖ字型分離溝内面にＣＶＤ法による絶縁膜を形成する。
（５）半導体素子表面の配線層を被覆する絶縁膜をエッチングし半田バンプを取付けるための開口部を形成する。
（６）この開口部に露出した前記配線層に半田バンプを取付ける。
（７）半導体基板の裏面側に第１のダイシングシートを接着する。
（８）Ｖ字型分離溝に沿って前記半導体素子を個別に分離するまで第２のダイシングブレードにて切削する。
（９）第１のダイシングシートを引き伸ばし、前記第１のダイシングシートの接着面側から紫外線を照射する。
（１０）半導体素子の表面側に第２のダイシングシートを接着する工程と、前記第１のダイシングシートを剥離する。
（１１）第２のダイシングシートを引き伸ばし、前記第２のダイシングシートの接着面側から紫外線を照射する。
（１２）第２のダイシングシートの接着面側からスピンコータにより、ポリイミド樹脂を塗布する。
（１３）前記全工程を経た後に前記第２のダイシングシートから前記半導体素子を取り外す工程とで構成している。
【００３５】
以下本発明の第１の実施の形態の方法を詳細に説明する。
まず図１（ａ）に示すように、Ｎ+シリコン基板１１の裏面側にＮ型不純物を拡散しコレクタコンタクト１２としてのＮ++層を形成するとともに、表面側にフォトリソグラフィを用いてレジストパターンを形成し、このレジストパターンをマスクとしてＰ型不純物を拡散し、ベース領域１３としてのＰ領域を形成する。そしてこのベース領域１３内にフォトリソグラフィを用いてレジストパターンを形成し、このレジストパターンをマスクとしてＮ型不純物を拡散し、エミッタ領域１４としてのＮ型領域を形成する。さらに表面に酸化シリコン層からなる層感絶縁膜１５を形成するとともに、フォトリソグラフィを用いてレジストパターンを形成し、層間絶縁膜１５に開口を形成し、この開口からコンタクトするように、タングステンシリサイドなどの配線材料からなるベース配線１６およびエミッタ配線１７を形成する。このようにして、シリコン基板１１に、バイポーラトランジスタ２０が配列形成された半導体ウェハが得られる。
【００３６】
次に、図１（ｂ）に示すように、個々の隣り合う半導体素子２０間にベース配線１６およびエミッタ配線１７などの配線層が形成された面側から例えば幅１００μｍの第１のダイシングブレード３１を用いてＶ字型分離溝３０を形成する。
【００３７】
次に、図１（ｃ）に示すように、半導体素子２０のベース配線１６およびエミッタ配線１７などの金属配線層が形成された面側とＶ字型の分離溝３０の内面側にプラズマＣＶＤ法により、例えば、窒化シリコンからなる絶縁膜３２を形成する。
【００３８】
次に、図１（ｄ）に示すように、半導体素子２０上の絶縁膜３２をフォトリソグラフィによりエッチングすることにより外部端子形成用の開口部２６を形成する。
【００３９】
この後、図２（ｅ）に示すように、スクリーン印刷等により半田バンプを、それぞれエミッタ配線１７及びベース配線１６（ベースとしてのシリコン基板１１）と同電位となるように形成し、エミッタ端子、ベース端子及びコレクタ端子２７、２８（２９ａ、２９ｂ）を形成する。
【００４０】
続いて、図２（ｆ）に示すように、半導体基板１０の裏面に第１のダイシングシート３３を接着する。この第１のダイシングシートは、ポリイミド樹脂などからなるシートに、粘着剤層を塗布して形成されている。
【００４１】
そして、図２（ｇ）に示すように、配線層が形成された面側から、個々の半導体素子２０間に、例えば、幅２０μｍの第２のダイシングブレード３４にて切削し、半導体素子２０を分離する。
【００４２】
次に、図３（ｈ）の矢印Ａの方向に、第１のダイシングシート３３を引き伸ばし、剥離しやすくするため紫外線ＵＶ１を照射し、第１のダイシングシート３３の粘着力を低下する。
【００４３】
この後、図３（ｉ）に示すように、電極端子２７，２８（２９ａ、２９ｂ）としての半田バンプが形成された面に第２のダイシングシート３３を接着する。このとき、この電極端子となる半田バンプ（２７、２８，２９ａ、２９ｂ）の約半分、半径程度分が第２のダイシングシート３３内に埋まるように加圧して貼着するのが望ましい。この第２のダイシングシートにはアクリル樹脂などが用いられる。
【００４４】
そして、図３（ｊ）に示すように、第１のダイシングシート３３を引き剥がす。
【００４５】
次に、図４（ｋ）の矢印Ａの方向に第２のダイシングシート３３を矢印Ａの方向に引き伸ばし、剥離しやすくするため紫外線ＵＶ２を接着面側から照射し、第２のダイシングシート３４の粘着力を落としておく。
【００４６】
この後、図４（ｌ）に示すように、半導体素子２０の裏面側から、ポリイミド樹脂３６を塗布する。
そして、図示しないスピンコータにより、半導体素子２０以外の部分のポリイミド樹脂３６を除去し、この後このポリイミド樹脂を硬化させ、図４（ｍ）のように、半導体素子２０の周囲を樹脂被覆する。
そして、第２のダイシングシート３３を剥離することにより、図４（ｎ）に示すようなトランジスタ装置４０を得ることができる。
【００４７】
このとき、電極端子２７、２８としての半田バンプは、第２のダイシングシート３４に埋まっていた領域はポリイミド樹脂３６が付着しないため、第２のダイシングシート３４除去後はポリイミド樹脂３６で被覆されることなく露呈し、外部接続端子として作用することになる。このように、第２のダイシングシート３４がポリイミド樹脂３６の付着領域を規定するマスクの役割を果たすため、極めて制御性よく樹脂被覆を行うことが可能である。また、半田バンプ以外の領域を確実にポリイミド樹脂３６及び絶縁膜３２で被覆することが可能となる。
【００４８】
なお前記第１の実施の形態では、電極端子２７、２８としての半田バンプの形成方法について、印刷法を用いたが、印刷法に限定されることなく、メッキ法あるいは金ワイヤによるボールバンプ法、あるいはフォトリソグラフィにより粘着性材料パターンを形成した後この粘着性材料パターン上に半田ボールなどの導体粒子を供給し、加熱することにより固着するなどの方法で形成しても良い。
【００４９】
また、前記第１の実施の形態ではバイポーラトランジスタについて説明したが、本発明はトランジスタに限られるものではなく、ダイオード等他の半導体装置についても適用可能であることはいうまでもない。
【００５０】
なお、前記第１の実施の形態では、ダイシングブレードによりＶ字型の分離溝を形成したが、必ずしも機械的に溝を形成しなくても良く、異方性エッチング後等方性エッチングを行うなど２段階エッチングという手法を用いることにより分離溝を形成しても良い。ただし、素子領域がダメージを受けやすいため、エッチングを用いる場合には特に、注意する必要がある。
【００５１】
（第２の実施の形態）
また、この分離溝は半導体素子形成後に形成したが、図６（ａ）乃至（ｃ）に示すように、拡散層の形成に先立ち、シリコン基板表面にＶ字型の分離溝を形成しておくようにしてもよい。
【００５２】
すなわち、図６（ａ）に示すように、Ｎ+型シリコン基板１１の裏面側にエピタキシャル成長によりコレクタコンタクトとしてのＮ+型層１２を形成する。
【００５３】
この後図６（ｂ）に示すように、電極端子形成面側にダイシングブレード３１を用いて断面Ｖ字型の分離溝６０を形成する。
この後、図６（ｃ）に示すように、軽く熱酸化を行い、分離溝内壁３０を含むシリコン基板表面に酸化シリコン膜６１を形成する。
【００５４】
そして、前記第１の実施の形態と同様にして、このＮ+型シリコン基板１１の表面にベース拡散及びエミッタ拡散を行い、配線層を形成し、図１（ｄ）に示したのと同様の半導体素子２０を形成する。
【００５５】
後は図２（ｅ）以下の工程と同様にして形成することが可能である。
かかる方法によっても前記第１の実施の形態と同様に、信頼性の高い半導体装置を効率よく形成することが可能となる。
【００５６】
なお、分離溝の断面形状としては、Ｖ字型に限定されることなく、Ｕ字型でもよく、開口部のエッジがなだらかであればよい。
【００５７】
さらにまた、絶縁膜の形成方法としてはＣＶＤ法を用いることにより、低温下で段差被覆性の良好な絶縁膜を形成することができるが、スピナーを用いて樹脂を塗布しても良い。
また基板を回転したり、斜め方向からスパッタリングを行うような方法も段差被覆性の良好な絶縁膜の形成に適用可能である。
また適当な粘度にして塗布することにより、より均一な膜厚となるようにすることが可能である。
【００５８】
なお、前記第１の実施の形態では、第１及び第２のダイシングシートを伸ばす工程では、常温で引っ張り力をかけて伸ばしているが、加熱しつつ引っ張りを行うようにしてもよい。
【００５９】
また、前記実施の形態では、ダイシングシートを貼着することにより、貼着面側を固定したが、シートに限定されることなく、パラフィン系樹脂などを用いて固定し、固定を解除するに際しては加熱溶融させることにより、容易に解除して分離することが可能である。
【００６０】
また、素子間を分離したのち、間隔を広げたい場合は、加熱して、少し軟化した状態で引っ張ることにより、間隔を広げることも可能である。
【００６１】
更に前記実施の形態では、所定の深さに分離溝を形成し、絶縁膜で溝の内壁を被覆した後に、厚さ方向に貫通する溝を形成し分離したが、分離溝形成面側をダイシングシートなどで固定しておき、ＣＭＰなどの方法で裏面側から薄肉化して、分離し、樹脂被覆を行うようにしてもよい。
さらにまた、ダイシングシートを形成して、裏面側からウェハの厚さ方向に貫通する溝を形成し、樹脂被覆を行うようにしてもよい。
【００６２】
【実施例】
図５は、前述した半導体装置の製造方法により形成されたトランジスタの一実施例を示す。
図５（ａ）はトランジスタ４０の表面から見た平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ’断面図である。図５に示すように、トランジスタ４０は、シリコン基板１１上に、直径が例えばφ０．１ｍｍの半田バンプからなるコレクタ電極２９ａ、２９ｂ、エミッタ電極２７、ベース電極２８を備え、周囲を、例えば、厚みが、４０μｍのポリイミド樹脂からなる絶縁膜３６で覆われた構成をとる。
【００６３】
また、図５（ｂ）に示すように、各電極は、酸化シリコン膜からなる絶縁膜１５に開けられた開口部に形成されたエミッタ配線１７、ベース配線１６及びコレクタ配線（図示しないスルーホールを介して基板裏面側のコレクタコンタクトに接続するように形成され）を介して、それぞれエミッタ領域１４、ベース領域１３、コレクタ領域（シリコン基板１１）と電気的に同電位に接続され、各電極以外の部分が、ポリイミド樹脂３６で覆われた構成をとる。
【００６４】
なお、前記実施例ではディスクリート素子としてのバイポーラトランジスタについて説明したが、ＩＣについても適用可能であることはいうまでもない。
【００６５】
また、配線層についてもタングステンシリサイドに限定されることなく、他の金属シリサイド、多結晶シリコン、アルミニウム層など適宜変更可能である。
【００６６】
【発明の効果】
以上詳述したように本発明の半導体装置によれば、半導体チップのエッジがテーパ面を構成するように形成するとともに電極端子以外の部分を絶縁性材料からなる保護膜で被覆しているため、被覆性が良好で、信頼性の高いものとなっている。
また本発明の半導体装置の製造方法によれば、容易かつ確実に半導体素子表面全体を絶縁性材料（絶縁性樹脂および絶縁膜）で被覆することができ、信頼性の向上をはかることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す断面図である。
【図２】本発明の半導体装置の製造方法を示す断面図である。
【図３】本発明の半導体装置の製造方法を示す断面図である。
【図４】本発明の半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）本発明の半導体装置の表面から見た図、
図５（ｂ）はその断面図である。
【図６】本発明の第２の実施の形態の半導体装置の製造方法を示す断面図である。
【図７】従来の半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置の製造方法を示す断面図である。
【図９】（ａ）は従来の半導体装置の断面図である。
（ｂ）はその表面から見た図である。
【符号の説明】
１０ 半導体基板
１１ Ｎ型シリコン基板
１２ Ｎ++層
１３ ベース領域
１４ エミッタ領域
１５ 絶縁膜
１６ ベース配線
１７ エミッタ配線
２０ 半導体素子
３０ Ｖ字型分離溝
３１ ダイシングブレード
３２ 絶縁膜
３３ 第１のダイシングシート
３４ 第２のダイシングシート
３６ ポリイミド樹脂
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にリードレスタイプの実装構造に関する。
【０００２】
【従来の技術】
通信機器、ＡＶ機器の小型軽量化に伴い、使用部品においても、小型化の要求が厳しさを増してきている。特に、トランジスタ、ダイオード、ＩＣ等の半導体装置においては、外形寸法の小型化を企図し、内部配線のためのワイヤおよびリードフレームを無くしたリードレスタイプの半導体装置が増加してきている。このようなリードレスタイプの半導体装置の例としては、特開平５−３２６６１８号公報に開示されているダイオードなどがある。
【０００３】
以下に、従来の半導体装置の一実施例としてこのダイオードの実装構造について図面を参照しつつ説明する。
図７、図８は従来のダイオードの実装方法を示す工程断面図である。
【０００４】
拡散工程が終了しアルミニウム等の電極Ａ１、Ｋ１上に半田バンプ４および５が形成された半導体基板８を、セラミック基板２に接着する。（図７（ａ））。
【０００５】
次に、ダイシングブレード１２にて半導体基板８に分離溝Ｔを形成することにより半導体素子３を分離形成する（図７（ｂ））
【０００６】
次に、半導体基板８および半田バンプ４、５の表面に例えば、スピンコート法を用いてシリコン等の絶縁性樹脂を覆い、硬化させ、保護膜９を形成する。（図７（ｃ））
【０００７】
次に、半田バンプ４、５の表面が現れるまで、保護膜９を研削もしくは研磨する。（図７（ｄ））
【０００８】
次に、半田バンプ４および５と電気的に導通するように保護膜９上に外部電極６ａおよび７ａを配設する。（図８（ｅ））
次に、図７（ｂ）で用いたダイシングブレード３１よりも狭い幅寸法でダイシング可能なダイシングブレード３１を用いて、半導体素子３間の分離溝の中央部を切断する。即ち、保護膜９が半導体素子の両側にコーティングされた状態で切断し、その後、側面にも電極を形成させる。（図８（ｆ））
【０００９】
図９（ａ）、（ｂ）は、前述した製造方法を用いて形成された半導体装置の一実施例としてダイオードを示したものである。
図９（ａ）、（ｂ）に示すように、半導体装置１は、セラミック基板２上に半導体素子３を搭載してなり、半導体素子３の電極Ａ１、Ｋ１上に形成された半田バンプ４、５を介して外部電極６ａ、７ａと電気的に接触するように構成されている。また、電極Ａ１、Ｋ１、半導体素子の側面および表面の半田バンプ４、５以外の部分は、シリコーン樹脂、ポリイミド樹脂などの絶縁樹脂よりなる保護膜９で覆われ、半導体素子３の側面については、更に側面電極６ｂ、７ｂで被覆されていることを特徴とする。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した半導体装置では、小型化を図ることはできるが、その製造方法において、次に述べるような課題を有している。
即ち、図７（ｃ）の保護膜は、スピンコート法によりシリコーン等の絶縁性樹脂を半導体基板８上に供給し、硬化させて形成される。
【００１１】
しかしながら、遠心力を利用し、塗布するスピンコート法では、半導体基板８上に形成された半田バンプ４、５の凹凸の影響により、半導体素子の側面部に形成された分離溝の段差部分で保護膜９の膜厚が薄くなり、段切れが生じ易いという問題があった。
【００１２】
また、段切れが発生し易いため保護膜９の密着性が悪くなり、チッピングなどの問題につながる。
また、このような膜厚の薄さによる課題を解決するには、スピンコートの回転速度を低下させ、膜厚を厚くすることが考えられる。しかしながら厚くしようとすると、保護膜が十分に塗り広げられなくなったり、塗布ムラの発生につながるという問題があった。
【００１３】
本発明は、前記実情に鑑みてなされたもので、保護膜を均一に形成することが出来、信頼性の高い半導体装置を提供することを目的とする。
また本発明は、信頼性の高い半導体装置を容易に形成する方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
そこで本発明の方法では、半導体基板の表面に複数の半導体素子を形成するとともに、前記半導体素子間に相当する領域に分離溝を形成する工程と、前記分離溝内面を覆うように前記半導体素子表面に絶縁膜を形成する工程と、前記半導体素子表面側から、前記半導体素子の素子領域に接続するように、導電性突出部を形成する工程と、前記半導体基板の裏面側を第１の固定部材を介して一体的に固定する第１の固定工程と、前記分離溝に沿って前記半導体素子を個別に分離する工程と、前記半導体基板の表面側を、第２の固定部材を介して一体的に固定する第２の固定工程と、前記第１の固定部材を除去する工程と、前記第１の固定部材装着面側から前記個々の半導体素子表面を絶縁性樹脂で被覆する工程と、前記第２の固定部材を除去し、表面に導電性突出部を備えた半導体素子に分離する工程とを含むことを特徴とする。
【００１５】
かかる構成によれば、分離溝を形成し、分離溝の内壁を覆うように絶縁膜で被覆した後、接続端子としての導電性突出部を形成し、固定部材上で、個々の半導体素子に分離し、接続端子形成面側を除いて、半導体素子表面全体を個々の半導体素子毎に絶縁性樹脂で被覆するようにしているため、容易かつ確実に密着性よく半導体素子表面全体を絶縁性樹脂および絶縁膜で被覆することができ、信頼性の向上をはかることが可能となる。
【００１６】
望ましくは、前記分離溝の開口部のエッジをなだらかに形成することにより、絶縁膜の被覆性が向上し、より密着性が向上し、信頼性の高い被覆を行うことが可能となる。
【００１７】
また望ましくは、分離溝を、断面V字型の溝で構成することにより、より効率よく絶縁膜の被覆性を向上し、より信頼性の高い被覆を行うことが可能となる。
【００１８】
望ましくは、この分離溝を形成する工程は、前記素子領域の形成後に、行うようにすれば、素子領域形成のための不純物拡散工程などに影響を与えることなく、ブレードなどを用いて容易に分離溝を形成することが可能となる。なお、この溝はエッチングなどで形成することも可能である。
【００１９】
また、分離溝を形成する工程は、素子領域の形成に先立ち、実行するようにしてもよい。かかる構成によれば、素子領域に影響を与えることなく形成することができるため、ダイシングブレードによる切削のみならず、エッチングも他に影響を与えることなく、使用可能である。
【００２０】
また望ましくは、この分離溝の形成は、ダイシングブレードで切削することによって容易に形成可能である。
【００２１】
また、絶縁膜の形成は、V字型の分離溝の表面を覆うようにCVD法により絶縁膜を形成することにより、段切れもなく均一な膜厚で良好に形成可能である。
【００２２】
また、絶縁膜の形成は、V字型の分離溝の表面を覆うようにスピンコート法により絶縁膜を形成することにより、段切れもなく形成可能であり、平坦な表面を得ることができる。
【００２３】
さらにまた、望ましくは、導電性突出部を形成する工程は、前記前記絶縁膜にコンタクトホールを形成し、このコンタクトホールを介して前記半導体素子にコンタクトする半田バンプを形成する工程を含むようにしてもよい。かかる構成によれば、接続端子となる導電性突出部としての半田バンプが効率よくかつ確実に形成され、また、接続端子近傍の被覆性も良好である。
【００２４】
望ましくは、前記第１の固定工程は、前記半導体素子の表面側に、第１のダイシングシートを貼着する工程を含み、前記半導体素子を分離する工程後、前記第１のダイシングシートを引き伸ばし、個々の半導体素子間を離間させる工程を含むようにしてもよい。
【００２５】
かかる構成によれば、半導体素子の分離に先立ち、第１のダイシングシートで固定しておき、分離後、この第１のダイシングシートを引き伸ばすことにより、半導体素子間を離間させるようにしているため、究めて効率よく半導体素子間に間隙を形成することが可能となる。この間隙の存在により、個々の半導体素子の側壁を確実に個別に樹脂被覆することが可能となる。
【００２６】
望ましくは、第１のダイシングシートを引き伸ばした後、紫外線を照射し、前記ダイシングシートを剥離し易くする工程を含むことにより、第１のダイシングシートが容易に剥離可能となる。
【００２７】
また望ましくは、第２の固定工程についても、第２のダイシングシートを貼着する工程を含み、前記絶縁性樹脂で被覆した後、紫外線を照射し、前記第２のダイシングシートを剥離し易くする工程を含むようにすれば、第１のダイシングシートと同様に、剥離が容易となる。
【００２８】
また望ましくは、絶縁性樹脂を、スピンコータにより塗布形成されたポリイミド樹脂で構成することにより、膜厚の制御性も良好であり、被覆性の向上をはかることが可能となる。
【００２９】
本発明の半導体装置は、半導体基板表面に形成された半導体素子と、前記半導体素子表面側から、前記半導体素子の素子領域に接続するように形成された導電性突出部と導電性突出部とを具備した半導体装置であって、前記半導体基板の導電性突出部形成面の周りがテーパ状の断面を具備しており、前記導電性突出部を除く基板表面全体がCVD 法で形成された絶縁膜で被覆されていることを特徴とする。
【００３０】
かかる構成によれば、分離溝の段差部分での絶縁膜の密着性を向上させることができ、チッピングを防止することができ、信頼性の高い半導体装置を得ることが可能となる。また、絶縁膜の膜厚のムラの発生を防止することが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の第１の実施の形態について図面を参照しつつ、詳細に説明する。
図１（ａ）〜（ｄ）乃至図４（ｋ）〜（ｎ）は、本発明による半導体装置の製造方法の一実施の形態としてバイポーラトランジスタの製造工程における工程毎の断面図を示したものである。
（第１の実施の形態）
【００３２】
このトランジスタ装置は図５（ａ）および（ｂ）に示すように、シリコン基板２４表面に形成されたバイポーラトランジスタの表面側から、素子領域に接続するように形成された半田バンプからなる電極端子（エミッタ電極２７、ベース電極２８、コレクタ電極２９ａ、２９ｂ）と、この半田バンプ形成面の周りがテーパ状の断面を形成しており、前記半田バンプを除く基板表面全体が絶縁性部材で被覆されていることを特徴とする。この絶縁性部材は、ＣＶＤ法で形成された酸化シリコン膜からなる絶縁膜１５とポリイミド樹脂３６とで構成される。
【００３３】
かかる構成によれば、分離溝の段差部分での絶縁膜の密着性を向上させることができ、チッピングを防止することができ、信頼性の高い半導体装置を得ることが可能となる。また、絶縁膜の膜厚のムラの発生を防止することが可能となる。
【００３４】
そしてこの半導体装置は、以下のようにして形成される。
（１）半導体基板としてのシリコン基板の表面側に複数の半導体素子を形成する。
（２）この半導体素子上に、配線層を形成する。
（３）半導体基板の表面側を第１のダイシングブレードにより前記半導体素子間にＶ字型分離溝を形成する。
（４）半導体素子表面および前記Ｖ字型分離溝内面にＣＶＤ法による絶縁膜を形成する。
（５）半導体素子表面の配線層を被覆する絶縁膜をエッチングし半田バンプを取付けるための開口部を形成する。
（６）この開口部に露出した前記配線層に半田バンプを取付ける。
（７）半導体基板の裏面側に第１のダイシングシートを接着する。
（８）Ｖ字型分離溝に沿って前記半導体素子を個別に分離するまで第２のダイシングブレードにて切削する。
（９）第１のダイシングシートを引き伸ばし、前記第１のダイシングシートの接着面側から紫外線を照射する。
（１０）半導体素子の表面側に第２のダイシングシートを接着する工程と、前記第１のダイシングシートを剥離する。
（１１）第２のダイシングシートを引き伸ばし、前記第２のダイシングシートの接着面側から紫外線を照射する。
（１２）第２のダイシングシートの接着面側からスピンコータにより、ポリイミド樹脂を塗布する。
（１３）前記全工程を経た後に前記第２のダイシングシートから前記半導体素子を取り外す工程とで構成している。
【００３５】
以下本発明の第１の実施の形態の方法を詳細に説明する。
まず図１（ａ）に示すように、Ｎ+シリコン基板１１の裏面側にＮ型不純物を拡散しコレクタコンタクト１２としてのＮ++層を形成するとともに、表面側にフォトリソグラフィを用いてレジストパターンを形成し、このレジストパターンをマスクとしてＰ型不純物を拡散し、ベース領域１３としてのＰ領域を形成する。そしてこのベース領域１３内にフォトリソグラフィを用いてレジストパターンを形成し、このレジストパターンをマスクとしてＮ型不純物を拡散し、エミッタ領域１４としてのＮ型領域を形成する。さらに表面に酸化シリコン層からなる層感絶縁膜１５を形成するとともに、フォトリソグラフィを用いてレジストパターンを形成し、層間絶縁膜１５に開口を形成し、この開口からコンタクトするように、タングステンシリサイドなどの配線材料からなるベース配線１６およびエミッタ配線１７を形成する。このようにして、シリコン基板１１に、バイポーラトランジスタ２０が配列形成された半導体ウェハが得られる。
【００３６】
次に、図１（ｂ）に示すように、個々の隣り合う半導体素子２０間にベース配線１６およびエミッタ配線１７などの配線層が形成された面側から例えば幅１００μｍの第１のダイシングブレード３１を用いてＶ字型分離溝３０を形成する。
【００３７】
次に、図１（ｃ）に示すように、半導体素子２０のベース配線１６およびエミッタ配線１７などの金属配線層が形成された面側とＶ字型の分離溝３０の内面側にプラズマＣＶＤ法により、例えば、窒化シリコンからなる絶縁膜３２を形成する。
【００３８】
次に、図１（ｄ）に示すように、半導体素子２０上の絶縁膜３２をフォトリソグラフィによりエッチングすることにより外部端子形成用の開口部２６を形成する。
【００３９】
この後、図２（ｅ）に示すように、スクリーン印刷等により半田バンプを、それぞれエミッタ配線１７及びベース配線１６（ベースとしてのシリコン基板１１）と同電位となるように形成し、エミッタ端子、ベース端子及びコレクタ端子２７、２８（２９ａ、２９ｂ）を形成する。
【００４０】
続いて、図２（ｆ）に示すように、半導体基板１０の裏面に第１のダイシングシート３３を接着する。この第１のダイシングシートは、ポリイミド樹脂などからなるシートに、粘着剤層を塗布して形成されている。
【００４１】
そして、図２（ｇ）に示すように、配線層が形成された面側から、個々の半導体素子２０間に、例えば、幅２０μｍの第２のダイシングブレード３４にて切削し、半導体素子２０を分離する。
【００４２】
次に、図３（ｈ）の矢印Ａの方向に、第１のダイシングシート３３を引き伸ばし、剥離しやすくするため紫外線ＵＶ１を照射し、第１のダイシングシート３３の粘着力を低下する。
【００４３】
この後、図３（ｉ）に示すように、電極端子２７，２８（２９ａ、２９ｂ）としての半田バンプが形成された面に第２のダイシングシート３３を接着する。このとき、この電極端子となる半田バンプ（２７、２８，２９ａ、２９ｂ）の約半分、半径程度分が第２のダイシングシート３３内に埋まるように加圧して貼着するのが望ましい。この第２のダイシングシートにはアクリル樹脂などが用いられる。
【００４４】
そして、図３（ｊ）に示すように、第１のダイシングシート３３を引き剥がす。
【００４５】
次に、図４（ｋ）の矢印Ａの方向に第２のダイシングシート３３を矢印Ａの方向に引き伸ばし、剥離しやすくするため紫外線ＵＶ２を接着面側から照射し、第２のダイシングシート３４の粘着力を落としておく。
【００４６】
この後、図４（ｌ）に示すように、半導体素子２０の裏面側から、ポリイミド樹脂３６を塗布する。
そして、図示しないスピンコータにより、半導体素子２０以外の部分のポリイミド樹脂３６を除去し、この後このポリイミド樹脂を硬化させ、図４（ｍ）のように、半導体素子２０の周囲を樹脂被覆する。
そして、第２のダイシングシート３３を剥離することにより、図４（ｎ）に示すようなトランジスタ装置４０を得ることができる。
【００４７】
このとき、電極端子２７、２８としての半田バンプは、第２のダイシングシート３４に埋まっていた領域はポリイミド樹脂３６が付着しないため、第２のダイシングシート３４除去後はポリイミド樹脂３６で被覆されることなく露呈し、外部接続端子として作用することになる。このように、第２のダイシングシート３４がポリイミド樹脂３６の付着領域を規定するマスクの役割を果たすため、極めて制御性よく樹脂被覆を行うことが可能である。また、半田バンプ以外の領域を確実にポリイミド樹脂３６及び絶縁膜３２で被覆することが可能となる。
【００４８】
なお前記第１の実施の形態では、電極端子２７、２８としての半田バンプの形成方法について、印刷法を用いたが、印刷法に限定されることなく、メッキ法あるいは金ワイヤによるボールバンプ法、あるいはフォトリソグラフィにより粘着性材料パターンを形成した後この粘着性材料パターン上に半田ボールなどの導体粒子を供給し、加熱することにより固着するなどの方法で形成しても良い。
【００４９】
また、前記第１の実施の形態ではバイポーラトランジスタについて説明したが、本発明はトランジスタに限られるものではなく、ダイオード等他の半導体装置についても適用可能であることはいうまでもない。
【００５０】
なお、前記第１の実施の形態では、ダイシングブレードによりＶ字型の分離溝を形成したが、必ずしも機械的に溝を形成しなくても良く、異方性エッチング後等方性エッチングを行うなど２段階エッチングという手法を用いることにより分離溝を形成しても良い。ただし、素子領域がダメージを受けやすいため、エッチングを用いる場合には特に、注意する必要がある。
【００５１】
（第２の実施の形態）
また、この分離溝は半導体素子形成後に形成したが、図６（ａ）乃至（ｃ）に示すように、拡散層の形成に先立ち、シリコン基板表面にＶ字型の分離溝を形成しておくようにしてもよい。
【００５２】
すなわち、図６（ａ）に示すように、Ｎ+型シリコン基板１１の裏面側にエピタキシャル成長によりコレクタコンタクトとしてのＮ+型層１２を形成する。
【００５３】
この後図６（ｂ）に示すように、電極端子形成面側にダイシングブレード３１を用いて断面Ｖ字型の分離溝６０を形成する。
この後、図６（ｃ）に示すように、軽く熱酸化を行い、分離溝内壁３０を含むシリコン基板表面に酸化シリコン膜６１を形成する。
【００５４】
そして、前記第１の実施の形態と同様にして、このＮ+型シリコン基板１１の表面にベース拡散及びエミッタ拡散を行い、配線層を形成し、図１（ｄ）に示したのと同様の半導体素子２０を形成する。
【００５５】
後は図２（ｅ）以下の工程と同様にして形成することが可能である。
かかる方法によっても前記第１の実施の形態と同様に、信頼性の高い半導体装置を効率よく形成することが可能となる。
【００５６】
なお、分離溝の断面形状としては、Ｖ字型に限定されることなく、Ｕ字型でもよく、開口部のエッジがなだらかであればよい。
【００５７】
さらにまた、絶縁膜の形成方法としてはＣＶＤ法を用いることにより、低温下で段差被覆性の良好な絶縁膜を形成することができるが、スピナーを用いて樹脂を塗布しても良い。
また基板を回転したり、斜め方向からスパッタリングを行うような方法も段差被覆性の良好な絶縁膜の形成に適用可能である。
また適当な粘度にして塗布することにより、より均一な膜厚となるようにすることが可能である。
【００５８】
なお、前記第１の実施の形態では、第１及び第２のダイシングシートを伸ばす工程では、常温で引っ張り力をかけて伸ばしているが、加熱しつつ引っ張りを行うようにしてもよい。
【００５９】
また、前記実施の形態では、ダイシングシートを貼着することにより、貼着面側を固定したが、シートに限定されることなく、パラフィン系樹脂などを用いて固定し、固定を解除するに際しては加熱溶融させることにより、容易に解除して分離することが可能である。
【００６０】
また、素子間を分離したのち、間隔を広げたい場合は、加熱して、少し軟化した状態で引っ張ることにより、間隔を広げることも可能である。
【００６１】
更に前記実施の形態では、所定の深さに分離溝を形成し、絶縁膜で溝の内壁を被覆した後に、厚さ方向に貫通する溝を形成し分離したが、分離溝形成面側をダイシングシートなどで固定しておき、ＣＭＰなどの方法で裏面側から薄肉化して、分離し、樹脂被覆を行うようにしてもよい。
さらにまた、ダイシングシートを形成して、裏面側からウェハの厚さ方向に貫通する溝を形成し、樹脂被覆を行うようにしてもよい。
【００６２】
【実施例】
図５は、前述した半導体装置の製造方法により形成されたトランジスタの一実施例を示す。
図５（ａ）はトランジスタ４０の表面から見た平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ’断面図である。図５に示すように、トランジスタ４０は、シリコン基板１１上に、直径が例えばφ０．１ｍｍの半田バンプからなるコレクタ電極２９ａ、２９ｂ、エミッタ電極２７、ベース電極２８を備え、周囲を、例えば、厚みが、４０μｍのポリイミド樹脂からなる絶縁膜３６で覆われた構成をとる。
【００６３】
また、図５（ｂ）に示すように、各電極は、酸化シリコン膜からなる絶縁膜１５に開けられた開口部に形成されたエミッタ配線１７、ベース配線１６及びコレクタ配線（図示しないスルーホールを介して基板裏面側のコレクタコンタクトに接続するように形成され）を介して、それぞれエミッタ領域１４、ベース領域１３、コレクタ領域（シリコン基板１１）と電気的に同電位に接続され、各電極以外の部分が、ポリイミド樹脂３６で覆われた構成をとる。
【００６４】
なお、前記実施例ではディスクリート素子としてのバイポーラトランジスタについて説明したが、ＩＣについても適用可能であることはいうまでもない。
【００６５】
また、配線層についてもタングステンシリサイドに限定されることなく、他の金属シリサイド、多結晶シリコン、アルミニウム層など適宜変更可能である。
【００６６】
【発明の効果】
以上詳述したように本発明の半導体装置によれば、半導体チップのエッジがテーパ面を構成するように形成するとともに電極端子以外の部分を絶縁性材料からなる保護膜で被覆しているため、被覆性が良好で、信頼性の高いものとなっている。
また本発明の半導体装置の製造方法によれば、容易かつ確実に半導体素子表面全体を絶縁性材料（絶縁性樹脂および絶縁膜）で被覆することができ、信頼性の向上をはかることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す断面図である。
【図２】本発明の半導体装置の製造方法を示す断面図である。
【図３】本発明の半導体装置の製造方法を示す断面図である。
【図４】本発明の半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）本発明の半導体装置の表面から見た図、
図５（ｂ）はその断面図である。
【図６】本発明の第２の実施の形態の半導体装置の製造方法を示す断面図である。
【図７】従来の半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置の製造方法を示す断面図である。
【図９】（ａ）は従来の半導体装置の断面図である。
（ｂ）はその表面から見た図である。
【符号の説明】
１０ 半導体基板
１１ Ｎ型シリコン基板
１２ Ｎ++層
１３ ベース領域
１４ エミッタ領域
１５ 絶縁膜
１６ ベース配線
１７ エミッタ配線
２０ 半導体素子
３０ Ｖ字型分離溝
３１ ダイシングブレード
３２ 絶縁膜
３３ 第１のダイシングシート
３４ 第２のダイシングシート
３６ ポリイミド樹脂
Claims (13)
- 半導体基板の表面に複数の半導体素子を形成するとともに、前記半導体素子間に相当する領域に分離溝を形成する工程と、
前記分離溝内面を覆うように前記半導体素子表面に絶縁膜を形成する工程と、
前記半導体素子表面側から、前記半導体素子の素子領域に接続するように、導電性突出部を形成する工程と、
前記半導体基板の裏面側を第１の固定部材を介して一体的に固定する第１の固定工程と、
前記分離溝に沿って前記半導体素子を個別に分離する工程と、
前記半導体基板の表面側を、第２の固定部材を介して一体的に固定する第２の固定工程と、
前記第１の固定部材を除去する工程と、
前記第１の固定部材装着面側から前記個々の半導体素子表面を絶縁性樹脂で被覆する工程と、
前記第２の固定部材を除去し、表面に導電性突出部を備えた半導体素子に分離する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記分離溝は、開口部のエッジがなだらかに形成された溝であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記分離溝は、断面V字型の溝であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記分離溝を形成する工程は、前記素子領域の形成後に、前記素子領域間に相当する領域に断面V字型の溝を形成する工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記分離溝を形成する工程は、前記素子領域の形成に先立ち、半導体基板表面に分離溝を形成する工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記分離溝を形成する工程は、ダイシングブレードで切削する工程を含むことを特徴とする請求項４または５に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程は、前記V字型の分離溝の表面を覆うようにCVD法により絶縁膜を形成する工程を含むことを特徴とする請求項３乃至６のいずれかに記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程は、前記V字型の分離溝の表面を覆うようにスピンコート法により絶縁膜を形成する工程を含むことを特徴とする請求項３乃至６のいずれかに記載の半導体装置の製造方法。
- 前記導電性突出部を形成する工程は、前記前記絶縁膜にコンタクトホールを形成し、このコンタクトホールを介して前記半導体素子にコンタクトする半田バンプを形成する工程を含むことを特徴とする請求項１乃至８のいずれかに記載の半導体装置の製造方法。
- 前記第１の固定工程は、前記半導体素子の表面側に、第１のダイシングシートを貼着する工程を含み、
前記半導体素子を分離する工程後、前記第１のダイシングシートを引き伸ばし、
個々の半導体素子間を離間させる工程を含むことを特徴とする請求項１乃至８のいずれかに記載の半導体装置の製造方法。 - 前記第１のダイシングシートを引き伸ばした後、紫外線を照射し、前記ダイシングシートを剥離し易くする工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記第２の固定工程は第２のダイシングシートを貼着する工程を含み、前記絶縁性樹脂で被覆した後、紫外線を照射し、前記第２のダイシングシートを剥離し易くする工程を含むことを特徴とする請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
- 前記絶縁性樹脂はスピンコータにより塗布形成されたポリイミド樹脂であることを特徴とする請求項１乃至１１のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002172851A JP4243075B2 (ja) | 2002-06-13 | 2002-06-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002172851A JP4243075B2 (ja) | 2002-06-13 | 2002-06-13 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007318672A Division JP4994206B2 (ja) | 2007-12-10 | 2007-12-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004022656A JP2004022656A (ja) | 2004-01-22 |
| JP4243075B2 true JP4243075B2 (ja) | 2009-03-25 |
Family
ID=31172299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002172851A Expired - Fee Related JP4243075B2 (ja) | 2002-06-13 | 2002-06-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4243075B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015040802A1 (ja) * | 2013-09-18 | 2015-03-26 | 株式会社デンソー | 半導体装置およびその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4003780B2 (ja) * | 2004-09-17 | 2007-11-07 | カシオ計算機株式会社 | 半導体装置及びその製造方法 |
| CN101969086B (zh) * | 2010-07-29 | 2012-11-14 | 厦门市三安光电科技有限公司 | 一种防止边缘漏电的聚光太阳电池芯片制作方法 |
| JP6438791B2 (ja) * | 2015-02-06 | 2018-12-19 | リンテック株式会社 | 半導体装置の製造方法 |
| JP6617471B2 (ja) * | 2015-08-12 | 2019-12-11 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
| JP6634729B2 (ja) * | 2015-08-12 | 2020-01-22 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
| JP7059518B2 (ja) * | 2017-04-03 | 2022-04-26 | 住友電気工業株式会社 | 半導体光素子を作製する方法 |
-
2002
- 2002-06-13 JP JP2002172851A patent/JP4243075B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015040802A1 (ja) * | 2013-09-18 | 2015-03-26 | 株式会社デンソー | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004022656A (ja) | 2004-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100938970B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3455762B2 (ja) | 半導体装置およびその製造方法 | |
| US7265440B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
| US7576004B2 (en) | Semiconductor chip and method of manufacturing semiconductor chip | |
| JP2001185519A5 (ja) | ||
| JP3796016B2 (ja) | 半導体装置 | |
| US6717252B2 (en) | Semiconductor device | |
| JP3459234B2 (ja) | 半導体装置およびその製造方法 | |
| TWI601218B (zh) | 具有高溫塗層之晶片封裝構造之製造方法 | |
| JP4243075B2 (ja) | 半導体装置およびその製造方法 | |
| US6075279A (en) | Semiconductor device | |
| JP2004273604A (ja) | 半導体装置と半導体電子部品との製造方法と半導体電子部品 | |
| JP2001015531A (ja) | 半導体装置及びその製造方法 | |
| JP4994206B2 (ja) | 半導体装置 | |
| JPH01140753A (ja) | 立体型半導体装置の製造方法 | |
| JPH09172029A (ja) | 半導体チップ及びその製造方法並びに半導体装置 | |
| CN111952198B (zh) | 一种半导体封装及其制备方法 | |
| JP2000349088A (ja) | 半導体装置及びその製造方法 | |
| JP4078760B2 (ja) | チップ型電子部品の製造方法 | |
| JP2003282486A (ja) | 半導体装置の製造方法およびそれを用いた半導体装置 | |
| JPH1027767A (ja) | 半導体装置の製造方法 | |
| JP3676015B2 (ja) | 半導体装置 | |
| JP3717597B2 (ja) | 半導体装置 | |
| JPH10223626A (ja) | 半導体チップ，半導体チップの製造方法，半導体装置，電子装置 | |
| JPH01215033A (ja) | 半導体チップ用ボンディングパッド |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050613 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060106 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060927 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071010 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071114 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071121 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071128 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071210 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071212 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081202 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081226 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |