JPH10223626A - 半導体チップ,半導体チップの製造方法,半導体装置,電子装置 - Google Patents
半導体チップ,半導体チップの製造方法,半導体装置,電子装置Info
- Publication number
- JPH10223626A JPH10223626A JP2737997A JP2737997A JPH10223626A JP H10223626 A JPH10223626 A JP H10223626A JP 2737997 A JP2737997 A JP 2737997A JP 2737997 A JP2737997 A JP 2737997A JP H10223626 A JPH10223626 A JP H10223626A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- electrode
- insulating film
- semiconductor
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 373
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 239000000853 adhesive Substances 0.000 claims description 41
- 230000001070 adhesive effect Effects 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 239000002131 composite material Substances 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 239000005360 phosphosilicate glass Substances 0.000 abstract 2
- 229910007277 Si3 N4 Inorganic materials 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 129
- 239000002245 particle Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 8
- 238000005498 polishing Methods 0.000 description 7
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 239000011111 cardboard Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000008595 infiltration Effects 0.000 description 2
- 238000001764 infiltration Methods 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- -1 Polyethylene acetate Polymers 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 239000013590 bulk material Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920006122 polyamide resin Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 半導体チップの電極とリード(配線)とを接
続する接続体による半導体チップのショート不良を防止
する。水分の浸入に伴う半導体チップの信頼性低下を防
止する。 【解決手段】 リードと、主面に突出電極を有し前記突
出電極を除く主面部分を絶縁膜で被ってなる半導体チッ
プとを有し、前記半導体チップの突出電極は異方導電性
接着剤を介して前記リードの一部に電気的に接続されて
なる半導体装置であって、前記半導体チップはその側面
または側面と裏面が絶縁膜で被われている。
続する接続体による半導体チップのショート不良を防止
する。水分の浸入に伴う半導体チップの信頼性低下を防
止する。 【解決手段】 リードと、主面に突出電極を有し前記突
出電極を除く主面部分を絶縁膜で被ってなる半導体チッ
プとを有し、前記半導体チップの突出電極は異方導電性
接着剤を介して前記リードの一部に電気的に接続されて
なる半導体装置であって、前記半導体チップはその側面
または側面と裏面が絶縁膜で被われている。
Description
【0001】
【発明の属する技術分野】本発明は半導体チップ,半導
体チップの製造方法,半導体装置および電子装置に関す
る。
体チップの製造方法,半導体装置および電子装置に関す
る。
【0002】
【従来の技術】半導体装置は、樹脂パッケージ,セラミ
ックパッケージあるいは金属キャップパッケージ内に半
導体チップを組み込んだ構造となっている。前記半導体
チップの電極と外部リード(配線)との接続は、導電性
のワイヤで前記外部リードと半導体チップの電極を接続
する構造、半導体チップの突出電極(バンプ電極)を外
部リードに直接対面させて接続する構造、半導体チップ
のバンプ電極と外部リードとの間に異方導電性接着剤や
異方導電性接着テープを介在させて接続する構造が知ら
れている。
ックパッケージあるいは金属キャップパッケージ内に半
導体チップを組み込んだ構造となっている。前記半導体
チップの電極と外部リード(配線)との接続は、導電性
のワイヤで前記外部リードと半導体チップの電極を接続
する構造、半導体チップの突出電極(バンプ電極)を外
部リードに直接対面させて接続する構造、半導体チップ
のバンプ電極と外部リードとの間に異方導電性接着剤や
異方導電性接着テープを介在させて接続する構造が知ら
れている。
【0003】異方導電性接着剤については、たとえば、
工業調査会発行「電子材料」1995年9月号、P78〜P83
や、同誌1990年5月号、P82〜P87に記載されている。
工業調査会発行「電子材料」1995年9月号、P78〜P83
や、同誌1990年5月号、P82〜P87に記載されている。
【0004】前者の文献には銀粒子(導電粒子)をエポ
キシ系樹脂やポリアミド系樹脂に混ぜた異方導電性接着
剤について記載されている。
キシ系樹脂やポリアミド系樹脂に混ぜた異方導電性接着
剤について記載されている。
【0005】また、後者の文献にはハンダ粒子や樹脂に
メッキを施した粒子(導電粒子)を含む異方導電性接着
剤について記載されている。この文献には、異方導電性
接着剤を用いてIC素子やチップ部品を搭載した技術が
開示されている。
メッキを施した粒子(導電粒子)を含む異方導電性接着
剤について記載されている。この文献には、異方導電性
接着剤を用いてIC素子やチップ部品を搭載した技術が
開示されている。
【0006】一方、実装基板に半導体チップを固定し、
実装基板の配線と半導体チップの電極をワイヤで電気的
に接続する構造は、半導体チップの固定構造の高さが高
くなり、薄型化が要請されているICカード等の電子装
置に組み込む構造としては好ましくない。
実装基板の配線と半導体チップの電極をワイヤで電気的
に接続する構造は、半導体チップの固定構造の高さが高
くなり、薄型化が要請されているICカード等の電子装
置に組み込む構造としては好ましくない。
【0007】
【発明が解決しようとする課題】従来、異方導電性接着
剤を用いて半導体チップを搭載する場合、半導体チップ
の表面の電極上に突出電極(バンプ電極)を形成し、接
続部分を高くしている。この結果、半導体チップと基板
やリードとの間に介在させた異方導電性接着剤を押し潰
した際、押し潰し量は半導体チップの他の表面部分に比
較して前記バンプ電極上では大きくなり、前記バンプ電
極上では異方導電性接着剤内に含まれる導電粒子が相互
に接触して電気的接続部を構成するため、前記バンプ電
極とリードや基板に設けられた配線とが電気的に接続さ
れる。
剤を用いて半導体チップを搭載する場合、半導体チップ
の表面の電極上に突出電極(バンプ電極)を形成し、接
続部分を高くしている。この結果、半導体チップと基板
やリードとの間に介在させた異方導電性接着剤を押し潰
した際、押し潰し量は半導体チップの他の表面部分に比
較して前記バンプ電極上では大きくなり、前記バンプ電
極上では異方導電性接着剤内に含まれる導電粒子が相互
に接触して電気的接続部を構成するため、前記バンプ電
極とリードや基板に設けられた配線とが電気的に接続さ
れる。
【0008】従来の異方導電性接着剤を用いた半導体装
置は、図14に示すように、配線基板1の主面上に異方
導電性接着剤2を介在させ、半導体チップ3をフェイス
ダウンボンディングによって固定する構造になってい
る。
置は、図14に示すように、配線基板1の主面上に異方
導電性接着剤2を介在させ、半導体チップ3をフェイス
ダウンボンディングによって固定する構造になってい
る。
【0009】前記配線基板1の主面には配線(リードと
も称する)4が設けられている。半導体チップ3の各電
極5は前記リード4の一部にそれぞれ対応している。ま
た、前記電極5はバンプ電極(突出電極)となってい
る。
も称する)4が設けられている。半導体チップ3の各電
極5は前記リード4の一部にそれぞれ対応している。ま
た、前記電極5はバンプ電極(突出電極)となってい
る。
【0010】したがって、突出電極となる前記電極5と
リード4との間の異方導電性接着剤2は他の部分よりも
圧縮されるため、異方導電性接着剤2に含まれる導電粒
子は相互に接触し、半導体チップ3の電極5とリード4
は電気的に接続されることになる。
リード4との間の異方導電性接着剤2は他の部分よりも
圧縮されるため、異方導電性接着剤2に含まれる導電粒
子は相互に接触し、半導体チップ3の電極5とリード4
は電気的に接続されることになる。
【0011】従来の半導体チップ3においては、電極5
が設けられる主面は、電極5を除く部分は絶縁膜(パッ
シベーション膜)6で被われているが、半導体チップ3
の側面は絶縁膜で被われない構造になっている。このた
め、異方導電性接着剤2に含まれる導電粒子が半導体チ
ップ3の側面に接触する結果、電極5と半導体チップ3
の側面間でショートが発生してしまうことが判明した。
が設けられる主面は、電極5を除く部分は絶縁膜(パッ
シベーション膜)6で被われているが、半導体チップ3
の側面は絶縁膜で被われない構造になっている。このた
め、異方導電性接着剤2に含まれる導電粒子が半導体チ
ップ3の側面に接触する結果、電極5と半導体チップ3
の側面間でショートが発生してしまうことが判明した。
【0012】また、バンプ電極としない半導体チップ
を、配線(リード)が柔らかい銀ペースト等で形成され
た基板へフェイスダウンボンディングによって半導体チ
ップを固定した場合、半導体チップが配線中に沈み込
み、半導体チップの側面が導電粒子に接触し、半導体チ
ップの側面と電極との間でショートが発生してしまうこ
とも判明した。
を、配線(リード)が柔らかい銀ペースト等で形成され
た基板へフェイスダウンボンディングによって半導体チ
ップを固定した場合、半導体チップが配線中に沈み込
み、半導体チップの側面が導電粒子に接触し、半導体チ
ップの側面と電極との間でショートが発生してしまうこ
とも判明した。
【0013】また、従来の半導体チップは、半導体チッ
プの主面にのみ絶縁膜が設けられ、チップエッジで前記
絶縁膜が途切れているため、チップバルク材とパッシベ
ーション膜間の熱応力がその部位に働き、膜はがれに至
らなくとも水分の浸透の危険性が高くなる等の信頼性上
不安な点であった。
プの主面にのみ絶縁膜が設けられ、チップエッジで前記
絶縁膜が途切れているため、チップバルク材とパッシベ
ーション膜間の熱応力がその部位に働き、膜はがれに至
らなくとも水分の浸透の危険性が高くなる等の信頼性上
不安な点であった。
【0014】本発明の目的は、半導体チップの電極とリ
ード(配線)とを接続する接続体による半導体チップの
ショート不良を防止することにある。
ード(配線)とを接続する接続体による半導体チップの
ショート不良を防止することにある。
【0015】本発明の他の目的は、水分の浸入に伴う半
導体チップの信頼性低下を防止することにある。
導体チップの信頼性低下を防止することにある。
【0016】本発明の他の目的は、半導体チップの搭載
構造の薄形化を図ることにある。
構造の薄形化を図ることにある。
【0017】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【0018】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【0019】(1)主面に電極を有し前記電極を除く主
面部分を絶縁膜で被ってなる半導体チップであって、前
記半導体チップの側面または側面と裏面は絶縁膜で被わ
れている。前記半導体チップの側面は傾斜面または緩や
かな曲面となっている。前記絶縁膜は同一の物質で形成
されている。前記電極は突出電極である。
面部分を絶縁膜で被ってなる半導体チップであって、前
記半導体チップの側面または側面と裏面は絶縁膜で被わ
れている。前記半導体チップの側面は傾斜面または緩や
かな曲面となっている。前記絶縁膜は同一の物質で形成
されている。前記電極は突出電極である。
【0020】(2)半導体基板の主面に縦横に回路素子
を複数形成する工程と、前記半導体基板の主面を絶縁膜
で被いかつ所定の電極を主面に形成する工程と、前記回
路素子を区画する区画線に沿って前記半導体基板を分断
して複数の半導体チップを形成する工程とを有する半導
体チップの製造方法であって、前記回路素子および前記
絶縁膜を形成した後前記区画線に沿って前記半導体基板
の主面に溝を形成する工程と、前記溝表面を絶縁膜で被
う工程と、前記半導体基板の主面に電極を形成する工程
と、前記半導体基板の主面に支持体を貼り付ける工程
と、前記半導体基板の裏面を所定厚さ除去する工程と、
前記半導体基板の裏面に絶縁膜を形成する工程と、前記
支持体を剥がした後前記区画線で前記半導体基板を分断
する工程とによって側面が絶縁膜で被われた半導体チッ
プを形成する。前記溝はV字溝に形成される。
を複数形成する工程と、前記半導体基板の主面を絶縁膜
で被いかつ所定の電極を主面に形成する工程と、前記回
路素子を区画する区画線に沿って前記半導体基板を分断
して複数の半導体チップを形成する工程とを有する半導
体チップの製造方法であって、前記回路素子および前記
絶縁膜を形成した後前記区画線に沿って前記半導体基板
の主面に溝を形成する工程と、前記溝表面を絶縁膜で被
う工程と、前記半導体基板の主面に電極を形成する工程
と、前記半導体基板の主面に支持体を貼り付ける工程
と、前記半導体基板の裏面を所定厚さ除去する工程と、
前記半導体基板の裏面に絶縁膜を形成する工程と、前記
支持体を剥がした後前記区画線で前記半導体基板を分断
する工程とによって側面が絶縁膜で被われた半導体チッ
プを形成する。前記溝はV字溝に形成される。
【0021】(3)前記(2)の構成において、前記半
導体基板の主面に形成する絶縁膜および前記溝表面に形
成する絶縁膜は前記溝を形成した後に同時に形成する。
導体基板の主面に形成する絶縁膜および前記溝表面に形
成する絶縁膜は前記溝を形成した後に同時に形成する。
【0022】(4)リードと、主面に突出電極を有し前
記突出電極を除く主面部分を絶縁膜で被ってなる半導体
チップとを有し、前記半導体チップの突出電極は異方導
電性接着剤を介して前記リードの一部に電気的に接続さ
れてなる半導体装置であって、前記半導体チップはその
側面または側面と裏面が絶縁膜で被われている。
記突出電極を除く主面部分を絶縁膜で被ってなる半導体
チップとを有し、前記半導体チップの突出電極は異方導
電性接着剤を介して前記リードの一部に電気的に接続さ
れてなる半導体装置であって、前記半導体チップはその
側面または側面と裏面が絶縁膜で被われている。
【0023】(5)リードと、主面に電極を有し前記電
極を除く主面部分を絶縁膜で被ってなる半導体チップと
を有し、前記半導体チップの電極は前記リードの一部に
電気的に接続されてなる半導体装置であって、前記半導
体チップはその側面または側面と裏面が絶縁膜で被わ
れ、前記半導体チップの電極と前記リードは前記リード
から前記半導体チップの電極に至る間に被着形成された
導電層で電気的に接続されている。
極を除く主面部分を絶縁膜で被ってなる半導体チップと
を有し、前記半導体チップの電極は前記リードの一部に
電気的に接続されてなる半導体装置であって、前記半導
体チップはその側面または側面と裏面が絶縁膜で被わ
れ、前記半導体チップの電極と前記リードは前記リード
から前記半導体チップの電極に至る間に被着形成された
導電層で電気的に接続されている。
【0024】(6)リードと、主面に電極を有し前記電
極を除く主面部分を絶縁膜で被ってなる半導体チップと
を有し、前記半導体チップの電極は前記リードの一部に
電気的に接続されてなる半導体装置であって、前記半導
体チップはその側面または側面と裏面が絶縁膜で被わ
れ、前記リードは少なくとも半導体チップの一部で押し
潰されて変形して半導体チップの電極に直接接続されて
いる。
極を除く主面部分を絶縁膜で被ってなる半導体チップと
を有し、前記半導体チップの電極は前記リードの一部に
電気的に接続されてなる半導体装置であって、前記半導
体チップはその側面または側面と裏面が絶縁膜で被わ
れ、前記リードは少なくとも半導体チップの一部で押し
潰されて変形して半導体チップの電極に直接接続されて
いる。
【0025】(7)実装基板と、主面に突出電極を有し
前記突出電極を除く主面部分を絶縁膜で被ってなる半導
体チップとを有し、前記半導体チップの突出電極は異方
導電性接着剤を介して前記実装基板に設けた配線の一部
に電気的に接続されてなる電子装置であって、前記半導
体チップはその側面または側面と裏面が絶縁膜で被われ
ている。
前記突出電極を除く主面部分を絶縁膜で被ってなる半導
体チップとを有し、前記半導体チップの突出電極は異方
導電性接着剤を介して前記実装基板に設けた配線の一部
に電気的に接続されてなる電子装置であって、前記半導
体チップはその側面または側面と裏面が絶縁膜で被われ
ている。
【0026】(8)実装基板と、前記実装基板に裏面を
介して固定されかつ主面に電極を有し前記電極を除く主
面部分を絶縁膜で被ってなる半導体チップとを有し、前
記半導体チップの電極は前記実装基板の配線の一部に電
気的に接続されてなる電子装置であって、前記半導体チ
ップはその側面または側面と裏面が絶縁膜で被われ、前
記半導体チップの電極と前記実装基板の配線は前記配線
から前記半導体チップの電極に至る間に被着形成された
導電層で電気的に接続されている。
介して固定されかつ主面に電極を有し前記電極を除く主
面部分を絶縁膜で被ってなる半導体チップとを有し、前
記半導体チップの電極は前記実装基板の配線の一部に電
気的に接続されてなる電子装置であって、前記半導体チ
ップはその側面または側面と裏面が絶縁膜で被われ、前
記半導体チップの電極と前記実装基板の配線は前記配線
から前記半導体チップの電極に至る間に被着形成された
導電層で電気的に接続されている。
【0027】(9)実装基板と、主面に電極を有し前記
電極を除く主面部分を絶縁膜で被ってなる半導体チップ
とを有し、前記半導体チップの電極は前記実装基板に設
けた配線の一部に電気的に接続されてなる電子装置であ
って、前記半導体チップはその側面または側面と裏面が
絶縁膜で被われ、前記配線は少なくとも半導体チップの
一部で押し潰されて変形して半導体チップの電極に直接
接続されている。
電極を除く主面部分を絶縁膜で被ってなる半導体チップ
とを有し、前記半導体チップの電極は前記実装基板に設
けた配線の一部に電気的に接続されてなる電子装置であ
って、前記半導体チップはその側面または側面と裏面が
絶縁膜で被われ、前記配線は少なくとも半導体チップの
一部で押し潰されて変形して半導体チップの電極に直接
接続されている。
【0028】前記(1)の手段によれば、電極部分を除
き半導体チップの表裏面は勿論のこと側面も絶縁膜で被
われていることから、水分の浸入が防止でき信頼性(耐
湿性)の高い半導体チップとなる。特に、前記絶縁膜は
同一の物質で形成されていることから、絶縁膜の繋ぎ部
分での接続が高く水分の浸入防止効果はより一層良好に
なる。
き半導体チップの表裏面は勿論のこと側面も絶縁膜で被
われていることから、水分の浸入が防止でき信頼性(耐
湿性)の高い半導体チップとなる。特に、前記絶縁膜は
同一の物質で形成されていることから、絶縁膜の繋ぎ部
分での接続が高く水分の浸入防止効果はより一層良好に
なる。
【0029】また、電極部分を除き半導体チップの表裏
面は勿論のこと側面も絶縁膜で被われていることから、
半導体装置等に組み込まれた際、半導体チップの電極と
リード等とを接続する導体や異方導電性接着剤が半導体
チップの表面に付着してもショートが発生しない。
面は勿論のこと側面も絶縁膜で被われていることから、
半導体装置等に組み込まれた際、半導体チップの電極と
リード等とを接続する導体や異方導電性接着剤が半導体
チップの表面に付着してもショートが発生しない。
【0030】また、半導体チップの側面は傾斜面または
緩やかな曲面になっていることから、半導体装置等に組
み込まれた際、半導体チップの電極とリード等とを接続
する導体層の段切れが発生せず、接続の信頼性が高くな
る。
緩やかな曲面になっていることから、半導体装置等に組
み込まれた際、半導体チップの電極とリード等とを接続
する導体層の段切れが発生せず、接続の信頼性が高くな
る。
【0031】前記(2)の手段によれば、半導体基板の
主面に回路素子,絶縁膜を形成した後、区画線に沿って
溝を形成し、つぎに、前記溝表面を絶縁膜で被うととも
に半導体基板の主面に電極を形成し、つぎに、前記半導
体基板の裏面を所定厚さ除去した後、半導体基板の裏面
に絶縁膜を形成し、ついで半導体基板を区画線で分断し
て半導体チップを形成することから、電極部分を除く半
導体チップ表面は絶縁膜で被われた構造になり、水分の
浸入が起きない信頼性の高い半導体チップを得ることが
できる。
主面に回路素子,絶縁膜を形成した後、区画線に沿って
溝を形成し、つぎに、前記溝表面を絶縁膜で被うととも
に半導体基板の主面に電極を形成し、つぎに、前記半導
体基板の裏面を所定厚さ除去した後、半導体基板の裏面
に絶縁膜を形成し、ついで半導体基板を区画線で分断し
て半導体チップを形成することから、電極部分を除く半
導体チップ表面は絶縁膜で被われた構造になり、水分の
浸入が起きない信頼性の高い半導体チップを得ることが
できる。
【0032】また、前記区画線に沿う溝はV字溝となる
ことから、形成された半導体チップの側面は傾斜面とな
るため、半導体装置に組み込まれた際、半導体チップの
電極とリード等とを接続する導体層の段切れが発生せ
ず、接続の信頼性が高くなる。
ことから、形成された半導体チップの側面は傾斜面とな
るため、半導体装置に組み込まれた際、半導体チップの
電極とリード等とを接続する導体層の段切れが発生せ
ず、接続の信頼性が高くなる。
【0033】前記(3)の手段によれば、前記手段
(2)の効果に加えて、前記半導体基板の主面に形成す
る絶縁膜および前記溝表面に形成する絶縁膜は前記溝を
形成した後に同時に形成されることから、絶縁膜の繋ぎ
部分が半導体チップの主面で発生せず、水分の浸入防止
効果はより高いものとなり、耐湿性の高い半導体チップ
となる。
(2)の効果に加えて、前記半導体基板の主面に形成す
る絶縁膜および前記溝表面に形成する絶縁膜は前記溝を
形成した後に同時に形成されることから、絶縁膜の繋ぎ
部分が半導体チップの主面で発生せず、水分の浸入防止
効果はより高いものとなり、耐湿性の高い半導体チップ
となる。
【0034】前記(4)の手段によれば、異方導電性接
着剤を用いて半導体チップの電極(突出電極)とリード
の接続を図った場合、前記半導体チップは主面およびそ
の側面または側面と裏面が絶縁膜で被われていることか
ら、電極と半導体チップの側面とのショートが発生しな
くなり、信頼性の高い半導体装置になる。
着剤を用いて半導体チップの電極(突出電極)とリード
の接続を図った場合、前記半導体チップは主面およびそ
の側面または側面と裏面が絶縁膜で被われていることか
ら、電極と半導体チップの側面とのショートが発生しな
くなり、信頼性の高い半導体装置になる。
【0035】前記(5)の手段によれば、半導体チップ
は主面およびその側面または側面と裏面が絶縁膜で被わ
れていることから、前記半導体チップの電極と前記リー
ドは被着形成された導電層で電気的に接続されても、前
記導電層と半導体チップの側面との間には絶縁膜が介在
されることになり、ショートが発生しなくなり、信頼性
の高い半導体装置になる。
は主面およびその側面または側面と裏面が絶縁膜で被わ
れていることから、前記半導体チップの電極と前記リー
ドは被着形成された導電層で電気的に接続されても、前
記導電層と半導体チップの側面との間には絶縁膜が介在
されることになり、ショートが発生しなくなり、信頼性
の高い半導体装置になる。
【0036】前記(6)の手段によれば、半導体チップ
は主面および側面または側面と裏面が絶縁膜で被われて
いることから、半導体チップの一部で前記リードを押し
潰して変形させて半導体チップの電極にリードを直接接
続させる構造としても、前記配線と半導体チップの側面
との間には絶縁膜が介在されることになり、ショートが
発生しなくなり、信頼性の高い半導体装置になる。
は主面および側面または側面と裏面が絶縁膜で被われて
いることから、半導体チップの一部で前記リードを押し
潰して変形させて半導体チップの電極にリードを直接接
続させる構造としても、前記配線と半導体チップの側面
との間には絶縁膜が介在されることになり、ショートが
発生しなくなり、信頼性の高い半導体装置になる。
【0037】前記(7)の手段によれば、異方導電性接
着剤を用いて半導体チップの電極(突出電極)とリード
の接続を図った場合、前記半導体チップは主面およびそ
の側面または側面と裏面が絶縁膜で被われていることか
ら、電極と半導体チップの側面とのショートが発生しな
くなり、信頼性の高い電子装置になる。
着剤を用いて半導体チップの電極(突出電極)とリード
の接続を図った場合、前記半導体チップは主面およびそ
の側面または側面と裏面が絶縁膜で被われていることか
ら、電極と半導体チップの側面とのショートが発生しな
くなり、信頼性の高い電子装置になる。
【0038】前記(8)の手段によれば、半導体チップ
は主面およびその側面または側面と裏面が絶縁膜で被わ
れていることから、前記半導体チップの電極と前記リー
ドは被着形成された導電層で電気的に接続されても、前
記導電層と半導体チップの側面との間には絶縁膜が介在
されることになり、ショートが発生しなくなり、信頼性
の高い電子装置になる。
は主面およびその側面または側面と裏面が絶縁膜で被わ
れていることから、前記半導体チップの電極と前記リー
ドは被着形成された導電層で電気的に接続されても、前
記導電層と半導体チップの側面との間には絶縁膜が介在
されることになり、ショートが発生しなくなり、信頼性
の高い電子装置になる。
【0039】前記(9)の手段によれば、半導体チップ
は主面および側面または側面と裏面が絶縁膜で被われて
いることから、半導体チップの一部で前記リードを押し
潰して変形させて半導体チップの電極にリードを直接接
続させる構造としても、前記配線と半導体チップの側面
との間には絶縁膜が介在されることになり、ショートが
発生しなくなり、信頼性の高い電子装置になる。
は主面および側面または側面と裏面が絶縁膜で被われて
いることから、半導体チップの一部で前記リードを押し
潰して変形させて半導体チップの電極にリードを直接接
続させる構造としても、前記配線と半導体チップの側面
との間には絶縁膜が介在されることになり、ショートが
発生しなくなり、信頼性の高い電子装置になる。
【0040】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【0041】(実施形態1)図1は本発明の実施形態1
である半導体チップの断面図であり、図2は平面図であ
る。半導体チップ3は、図2に示すように正方形のシリ
コンからなる半導体基板6で形成されているとともに、
その主面に図1にも示すように電極5を有している。前
記電極5は、たとえばバンプ電極(突出電極)となって
いる。
である半導体チップの断面図であり、図2は平面図であ
る。半導体チップ3は、図2に示すように正方形のシリ
コンからなる半導体基板6で形成されているとともに、
その主面に図1にも示すように電極5を有している。前
記電極5は、たとえばバンプ電極(突出電極)となって
いる。
【0042】半導体チップ3は、その側面がなだらかな
傾斜面7となっている。これは、半導体チップ3の縁に
交差するように導電層を設けても、半導体チップ3の縁
で段切れが生じないようにするためである。傾斜面7の
傾斜角度は、たとえば45度となっている。なお、半導
体チップ3の側面を傾斜面7に変えて緩やかな曲面にし
ておいても前記導電層の段切れを防止することができ
る。
傾斜面7となっている。これは、半導体チップ3の縁に
交差するように導電層を設けても、半導体チップ3の縁
で段切れが生じないようにするためである。傾斜面7の
傾斜角度は、たとえば45度となっている。なお、半導
体チップ3の側面を傾斜面7に変えて緩やかな曲面にし
ておいても前記導電層の段切れを防止することができ
る。
【0043】また、半導体チップ3の主面9、すなわち
図示はしないがトランジスタ等の素子が形成された面で
あり電極5が配列された面と、裏面および側面は絶縁膜
10で被われている。前記絶縁膜10はSiO2 膜,P
SG膜(リンシリケートグラス膜),Si3 N4 膜等の
単一膜あるいは複合膜からなる。
図示はしないがトランジスタ等の素子が形成された面で
あり電極5が配列された面と、裏面および側面は絶縁膜
10で被われている。前記絶縁膜10はSiO2 膜,P
SG膜(リンシリケートグラス膜),Si3 N4 膜等の
単一膜あるいは複合膜からなる。
【0044】本実施形態1の半導体チップ3は、電極5
を除く半導体基板6の表面部分は全て絶縁膜10で被わ
れていて、従来のように側面部分に半導体と絶縁膜の界
面が露出しないため、この界面から水分が浸入するよう
なことがなく、信頼性が高い。
を除く半導体基板6の表面部分は全て絶縁膜10で被わ
れていて、従来のように側面部分に半導体と絶縁膜の界
面が露出しないため、この界面から水分が浸入するよう
なことがなく、信頼性が高い。
【0045】本実施形態1の半導体チップ3は、図3の
(a)〜(i)に示す段階を経て製造される。
(a)〜(i)に示す段階を経て製造される。
【0046】まず、図3(a)に示すように、主面9に
絶縁膜10aを有する半導体基板6を用意する。半導体
基板6の主面側には、図示はしないがトランジスタ等を
含む回路素子が縦横に整列形成されている。また、この
段階では、半導体基板6の主面9には電極は形成されて
いない。前記絶縁膜10aはSiO2 膜,PSG膜,S
i3 N4 膜等の単一膜あるいは複合膜で構成される。
絶縁膜10aを有する半導体基板6を用意する。半導体
基板6の主面側には、図示はしないがトランジスタ等を
含む回路素子が縦横に整列形成されている。また、この
段階では、半導体基板6の主面9には電極は形成されて
いない。前記絶縁膜10aはSiO2 膜,PSG膜,S
i3 N4 膜等の単一膜あるいは複合膜で構成される。
【0047】半導体基板6は薄く大径であることからウ
エハ11と呼称される。図ではウエハ11の一部のみを
示す。
エハ11と呼称される。図ではウエハ11の一部のみを
示す。
【0048】つぎに、図3(b)に示すように、ウエハ
11の裏面を研磨してウエハ11の厚さを所定の厚さに
する。
11の裏面を研磨してウエハ11の厚さを所定の厚さに
する。
【0049】つぎに、図3(c)に示すように、ウエハ
11の主面に縦横に溝12を形成する。前記溝12は前
記回路素子を区画する区画線(スクライブエリア)に沿
って設けられる。前記溝12はV字形断面の溝となり、
たとえば90度開いた溝となる。また、前記溝12の深
さは半導体チップの厚さ程度とする。
11の主面に縦横に溝12を形成する。前記溝12は前
記回路素子を区画する区画線(スクライブエリア)に沿
って設けられる。前記溝12はV字形断面の溝となり、
たとえば90度開いた溝となる。また、前記溝12の深
さは半導体チップの厚さ程度とする。
【0050】つぎに、図3(d)に示すように、ウエハ
11の主面9に再度絶縁膜10bを形成し、前記溝12
の表面を絶縁膜10bで被う。前記絶縁膜10bは、S
iO2 膜,PSG膜,Si3 N4 膜等の単一膜あるいは
複合膜で構成される。
11の主面9に再度絶縁膜10bを形成し、前記溝12
の表面を絶縁膜10bで被う。前記絶縁膜10bは、S
iO2 膜,PSG膜,Si3 N4 膜等の単一膜あるいは
複合膜で構成される。
【0051】つぎに、図3(e)に示すように、ウエハ
11の主面9の絶縁膜10bを選択的に除去して電極を
形成するとともに、この電極上にバンプを形成してバン
プ電極(突出電極)5とする。
11の主面9の絶縁膜10bを選択的に除去して電極を
形成するとともに、この電極上にバンプを形成してバン
プ電極(突出電極)5とする。
【0052】つぎに、図3(f)に示すように、ウエハ
11の主面9全域に研磨用テープ13を接着剤14で貼
り付ける。
11の主面9全域に研磨用テープ13を接着剤14で貼
り付ける。
【0053】つぎに、図3(g)に示すように、ウエハ
11の裏面を研磨、たとえばCMP(Chemical Mechnic
al Polishing) 技術で研磨する。この研磨は前記溝12
の底まで行う。この結果、前記研磨用テープ13には接
着されているが、半導体チップ3となる。
11の裏面を研磨、たとえばCMP(Chemical Mechnic
al Polishing) 技術で研磨する。この研磨は前記溝12
の底まで行う。この結果、前記研磨用テープ13には接
着されているが、半導体チップ3となる。
【0054】つぎに、図3(h)に示すように、前記研
磨用テープ13を引き剥がす。研磨用テープ13の引き
剥がしは、たとえば、半導体チップ3の裏面を真空吸着
テーブルに真空吸着して固定させた状態で研磨用テープ
13を引き剥がす。
磨用テープ13を引き剥がす。研磨用テープ13の引き
剥がしは、たとえば、半導体チップ3の裏面を真空吸着
テーブルに真空吸着して固定させた状態で研磨用テープ
13を引き剥がす。
【0055】つぎに、図3(i)に示すように、半導体
チップ3の裏面に絶縁膜10cを形成し、図1および図
2に示すようにバンプ電極5を除く半導体基板6の表面
全体を絶縁膜10(絶縁膜10b,絶縁膜10c)で被
った半導体チップ3を形成する。前記絶縁膜10はSi
O2 膜,PSG膜,Si3 N4 膜等の単一膜あるいは複
合膜で構成される。本実施形態1では、半導体基板6の
主面,裏面および側面は同一の絶縁膜で形成される。
チップ3の裏面に絶縁膜10cを形成し、図1および図
2に示すようにバンプ電極5を除く半導体基板6の表面
全体を絶縁膜10(絶縁膜10b,絶縁膜10c)で被
った半導体チップ3を形成する。前記絶縁膜10はSi
O2 膜,PSG膜,Si3 N4 膜等の単一膜あるいは複
合膜で構成される。本実施形態1では、半導体基板6の
主面,裏面および側面は同一の絶縁膜で形成される。
【0056】半導体基板6の表裏面を絶縁膜で被うこと
によって半導体基板6の表面と裏面の内部応力のバラン
スがとれて半導体チップの反りが低減する。
によって半導体基板6の表面と裏面の内部応力のバラン
スがとれて半導体チップの反りが低減する。
【0057】また、通常実装後に半導体チップ全体を曲
げた場合、半導体チップ表面が凸になる方が引っ張り応
力に強く割れにくいが、裏面にも絶縁膜を形成すること
により反対方向の曲げに対しても強くすることができ
る。
げた場合、半導体チップ表面が凸になる方が引っ張り応
力に強く割れにくいが、裏面にも絶縁膜を形成すること
により反対方向の曲げに対しても強くすることができ
る。
【0058】本実施形態1では、ウエハ11の主面9に
絶縁膜10aを形成した後に溝12を形成したが、半導
体チップの主面と側面に形成する絶縁膜を一度の工程で
形成するためには、溝12を形成した後ウエハ11の全
域に絶縁膜を形成するようにしてもよい。
絶縁膜10aを形成した後に溝12を形成したが、半導
体チップの主面と側面に形成する絶縁膜を一度の工程で
形成するためには、溝12を形成した後ウエハ11の全
域に絶縁膜を形成するようにしてもよい。
【0059】(実施形態2)図4および図5は本発明の
実施形態2である無線式ICカードに係わる図である。
本実施形態2の無線式ICカードは、前記実施形態1の
半導体チップ3を組み込んだ構造になっている。
実施形態2である無線式ICカードに係わる図である。
本実施形態2の無線式ICカードは、前記実施形態1の
半導体チップ3を組み込んだ構造になっている。
【0060】無線式ICカード20は、図4に示すよう
に、長方形のICカード基板21を有している。このI
Cカード基板21はその主面(図では下面)に配線4が
設けられ、本実施形態1による半導体チップ3やコンデ
ンサチップ22が実装されている。ICカード基板21
の主面にはリング状に平面コイル23が設けられてい
る。また、ICカード基板21の主面にはスペーサ2
4,厚さ補正用シート25を介して化粧板26が張り付
けられ、裏面には化粧板27が張り付けられている。
に、長方形のICカード基板21を有している。このI
Cカード基板21はその主面(図では下面)に配線4が
設けられ、本実施形態1による半導体チップ3やコンデ
ンサチップ22が実装されている。ICカード基板21
の主面にはリング状に平面コイル23が設けられてい
る。また、ICカード基板21の主面にはスペーサ2
4,厚さ補正用シート25を介して化粧板26が張り付
けられ、裏面には化粧板27が張り付けられている。
【0061】図6および図7はICカード基板21に搭
載された本実施形態1による半導体チップ3を示す図で
ある。半導体チップ3はフェイスダウンボンディングに
より、かつ異方導電性接着剤2を介在させてICカード
基板21の所定の配線(リード)4部分に固定されてい
る。この結果、図8に示すように、半導体チップ3のバ
ンプ電極5の先端面と配線4との間には異方導電性接着
剤2内に含まれる導電粒子30が潰され、この潰された
導電粒子30を介してバンプ電極5と配線4が電気的に
接続される。
載された本実施形態1による半導体チップ3を示す図で
ある。半導体チップ3はフェイスダウンボンディングに
より、かつ異方導電性接着剤2を介在させてICカード
基板21の所定の配線(リード)4部分に固定されてい
る。この結果、図8に示すように、半導体チップ3のバ
ンプ電極5の先端面と配線4との間には異方導電性接着
剤2内に含まれる導電粒子30が潰され、この潰された
導電粒子30を介してバンプ電極5と配線4が電気的に
接続される。
【0062】図6に示すように、半導体チップ3の主面
および裏面ならびに側面は、絶縁膜10で被われている
ことから、異方導電性接着剤2を用いても、前記導電粒
子30を介してバンプ電極5と半導体チップ3(半導体
基板6)の側面のショートは発生することがない。
および裏面ならびに側面は、絶縁膜10で被われている
ことから、異方導電性接着剤2を用いても、前記導電粒
子30を介してバンプ電極5と半導体チップ3(半導体
基板6)の側面のショートは発生することがない。
【0063】また、半導体チップ3の主面および裏面な
らびに側面は絶縁膜10で被われていることから、水分
の浸入を防止でき耐湿性が向上する。
らびに側面は絶縁膜10で被われていることから、水分
の浸入を防止でき耐湿性が向上する。
【0064】本実施形態1の半導体チップ3は、フェイ
スダウンボンディングによって直接配線(リード)4に
接続することから、半導体チップ3の搭載高さを低くで
き、ICカードのような薄形構造の電子装置に適した半
導体チップとなる。
スダウンボンディングによって直接配線(リード)4に
接続することから、半導体チップ3の搭載高さを低くで
き、ICカードのような薄形構造の電子装置に適した半
導体チップとなる。
【0065】半導体チップ3は、金属板からなるリード
フレームのリードやパターニングされた絶縁性フィルム
の表面に設けたリードに異方導電性接着剤を介して固定
することもできる。
フレームのリードやパターニングされた絶縁性フィルム
の表面に設けたリードに異方導電性接着剤を介して固定
することもできる。
【0066】また、異方導電性接着剤はシート状のもの
を使用してもよい。
を使用してもよい。
【0067】(実施形態3)図9は本発明の実施形態3
である半導体装置の断面図である。本実施形態3の半導
体装置は前記実施形態1の半導体チップを組み込んだ構
造になっている。
である半導体装置の断面図である。本実施形態3の半導
体装置は前記実施形態1の半導体チップを組み込んだ構
造になっている。
【0068】この半導体装置35は、主面に配線(リー
ド)4を有する配線基板1を有している。前記配線4
は、図7に示すようなパターンになっている。半導体チ
ップ3は、異方導電性接着剤2を介してフェイスダウン
ボンディングによって配線基板1の主面に固定されてい
る。これにより、半導体チップ3のバンプ電極(突出電
極)5は配線4の一部、すなわちパッドに電気的に接続
されることになる。前記半導体チップ3は主面,側面お
よび裏面が絶縁膜10で被われている。
ド)4を有する配線基板1を有している。前記配線4
は、図7に示すようなパターンになっている。半導体チ
ップ3は、異方導電性接着剤2を介してフェイスダウン
ボンディングによって配線基板1の主面に固定されてい
る。これにより、半導体チップ3のバンプ電極(突出電
極)5は配線4の一部、すなわちパッドに電気的に接続
されることになる。前記半導体チップ3は主面,側面お
よび裏面が絶縁膜10で被われている。
【0069】本実施形態3の半導体装置35は異方導電
性接着剤2から外れて露出した配線4部分が外部リード
となる。
性接着剤2から外れて露出した配線4部分が外部リード
となる。
【0070】本実施形態3の半導体装置35は、半導体
チップ3の主面および裏面ならびに側面は、絶縁膜10
で被われていることから、異方導電性接着剤2を用いて
も、前記導電粒子30を介してバンプ電極5と半導体チ
ップ3(半導体基板6)の側面のショートは発生するこ
とがない。
チップ3の主面および裏面ならびに側面は、絶縁膜10
で被われていることから、異方導電性接着剤2を用いて
も、前記導電粒子30を介してバンプ電極5と半導体チ
ップ3(半導体基板6)の側面のショートは発生するこ
とがない。
【0071】本実施形態3によれば、半導体チップ3の
主面および裏面ならびに側面は絶縁膜10で被われてい
ることから、水分の浸入を防止でき耐湿性の高い半導体
装置となる。
主面および裏面ならびに側面は絶縁膜10で被われてい
ることから、水分の浸入を防止でき耐湿性の高い半導体
装置となる。
【0072】本実施形態3によれば、半導体チップ3
は、フェイスダウンボンディングによって直接配線(リ
ード)4に接続することから、半導体チップ3の搭載高
さを低くでき、半導体装置は薄形となる。
は、フェイスダウンボンディングによって直接配線(リ
ード)4に接続することから、半導体チップ3の搭載高
さを低くでき、半導体装置は薄形となる。
【0073】本実施形態3によれば、半導体チップ3の
裏面は絶縁膜10で被われていることから、半導体チッ
プ3の樹脂等による封止を省略でき、半導体装置の薄型
化が達成できる。
裏面は絶縁膜10で被われていることから、半導体チッ
プ3の樹脂等による封止を省略でき、半導体装置の薄型
化が達成できる。
【0074】半導体チップ3は、金属板からなるリード
フレームのリードやパターニングされた絶縁性フィルム
の表面に設けたリード(TCP)に異方導電性接着剤を
介して固定することができることから、本実施形態3の
半導体装置としては、リードフレームを使用して製造さ
れる半導体装置、あるいはTCPを使用して製造される
半導体装置にも適用できる。
フレームのリードやパターニングされた絶縁性フィルム
の表面に設けたリード(TCP)に異方導電性接着剤を
介して固定することができることから、本実施形態3の
半導体装置としては、リードフレームを使用して製造さ
れる半導体装置、あるいはTCPを使用して製造される
半導体装置にも適用できる。
【0075】なお、異方導電性接着剤はシート状のもの
を使用してもよい。
を使用してもよい。
【0076】また、本実施形態3の半導体装置におい
て、樹脂等で半導体チップ3を被うようにすることもで
きる。この場合、さらに半導体装置の耐湿性が向上す
る。
て、樹脂等で半導体チップ3を被うようにすることもで
きる。この場合、さらに半導体装置の耐湿性が向上す
る。
【0077】(実施形態4)図10は本発明の実施形態
4である半導体チップを示す断面図である。本実施形態
4の半導体チップ3は、主面と側面を絶縁膜10で被
い、裏面はシリコン面が露出する構造である。半導体チ
ップ3の主面に設けられる電極はバンプ電極でも良い
が、本実施形態4の場合は突出電極ではない。
4である半導体チップを示す断面図である。本実施形態
4の半導体チップ3は、主面と側面を絶縁膜10で被
い、裏面はシリコン面が露出する構造である。半導体チ
ップ3の主面に設けられる電極はバンプ電極でも良い
が、本実施形態4の場合は突出電極ではない。
【0078】本実施形態4の半導体チップ3は、前記実
施形態1の半導体チップの場合と略同様の効果を有する
が、以下の効果も有する。
施形態1の半導体チップの場合と略同様の効果を有する
が、以下の効果も有する。
【0079】すなわち、本実施形態4の半導体チップ3
でも、異方導電性接着剤を使用して所定のリード(配
線)の一部に半導体チップ3の電極5を電気的に接続し
た場合、半導体チップ3の主面および側面が絶縁膜10
で被われていることから、異方導電性接着剤2によって
電極5と半導体チップ3(半導体基板6)の側面のショ
ートは発生しない。
でも、異方導電性接着剤を使用して所定のリード(配
線)の一部に半導体チップ3の電極5を電気的に接続し
た場合、半導体チップ3の主面および側面が絶縁膜10
で被われていることから、異方導電性接着剤2によって
電極5と半導体チップ3(半導体基板6)の側面のショ
ートは発生しない。
【0080】また、半導体チップ3の主面から側面の傾
斜面7に亘って絶縁膜10が連続的に設けられているこ
とから、半導体チップ3の縁での絶縁膜10の剥離がし
難い。したがって、半導体基板6と絶縁膜10との界面
からの水分の浸入を防止できる。
斜面7に亘って絶縁膜10が連続的に設けられているこ
とから、半導体チップ3の縁での絶縁膜10の剥離がし
難い。したがって、半導体基板6と絶縁膜10との界面
からの水分の浸入を防止できる。
【0081】(実施形態5)図11および図12は本発
明の実施形態5である半導体装置に係わる図である。こ
の半導体装置35は、図10に示す前記実施形態4の半
導体チップ3が組み込まれている。
明の実施形態5である半導体装置に係わる図である。こ
の半導体装置35は、図10に示す前記実施形態4の半
導体チップ3が組み込まれている。
【0082】半導体装置35は、図11に示すように、
配線基板1の主面中央に主面および側面が絶縁膜10で
被われた半導体チップ3が絶縁性の接着剤36を介して
固定されている。
配線基板1の主面中央に主面および側面が絶縁膜10で
被われた半導体チップ3が絶縁性の接着剤36を介して
固定されている。
【0083】前記配線基板1の主面には、図12に示す
ように、内端を前記半導体チップ3の周囲に延在させ、
外端を配線基板1の周辺に延在させる配線(リード)4
が設けられている。外端の配線部分が半導体装置35の
外部端子となる。
ように、内端を前記半導体チップ3の周囲に延在させ、
外端を配線基板1の周辺に延在させる配線(リード)4
が設けられている。外端の配線部分が半導体装置35の
外部端子となる。
【0084】半導体チップ3の周辺部分に設けられた電
極5と、前記配線4の内端部分は、前記電極5から前記
配線4の内端部分に至る間に被着形成された導電層37
で電気的に接続されている。この導電層37は、特に限
定はされないが、たとえばマスクを使用した蒸着で形成
され、たとえばAlで形成されている。
極5と、前記配線4の内端部分は、前記電極5から前記
配線4の内端部分に至る間に被着形成された導電層37
で電気的に接続されている。この導電層37は、特に限
定はされないが、たとえばマスクを使用した蒸着で形成
され、たとえばAlで形成されている。
【0085】前記半導体チップ3の周縁はなだらかな傾
斜面7となっていることから、半導体チップ3の縁での
導電層37の段切れは発生しなくなり、接続の信頼性が
高くなる。
斜面7となっていることから、半導体チップ3の縁での
導電層37の段切れは発生しなくなり、接続の信頼性が
高くなる。
【0086】なお、配線を形成せずに基板に半導体チッ
プを固定した後、基板から半導体チップ上に亘って前記
導電層を形成して配線形成と配線と電極の接続を同時に
行うようにしてもよい。
プを固定した後、基板から半導体チップ上に亘って前記
導電層を形成して配線形成と配線と電極の接続を同時に
行うようにしてもよい。
【0087】本実施形態5によれば、半導体チップ3の
主面および側面は絶縁膜10で被われていることから、
水分の浸入を防止でき耐湿性の高い半導体装置となる。
主面および側面は絶縁膜10で被われていることから、
水分の浸入を防止でき耐湿性の高い半導体装置となる。
【0088】本実施形態5によれば、半導体チップ3の
電極5と配線4は、半導体チップ3および配線基板1の
表面に形成される導電層によって接続される構造となる
ため、ワイヤボンディングの場合のような高さがないこ
とから、半導体チップ3の搭載高さを低くでき、半導体
装置の薄形を図ることができる。
電極5と配線4は、半導体チップ3および配線基板1の
表面に形成される導電層によって接続される構造となる
ため、ワイヤボンディングの場合のような高さがないこ
とから、半導体チップ3の搭載高さを低くでき、半導体
装置の薄形を図ることができる。
【0089】本実施形態5の構造による半導体装置は、
金属板からなるリードフレームや絶縁性フィルムの表面
にリードを設けたテープを利用しても製造することがで
きる。
金属板からなるリードフレームや絶縁性フィルムの表面
にリードを設けたテープを利用しても製造することがで
きる。
【0090】なお、本実施形態5では、半導体チップ3
の露出する主面および側面が絶縁膜10で被われている
ことから、半導体チップ3や導電層37等を絶縁性樹脂
等からなる封止体で被わない構造としてあるが、耐湿性
の高い半導体装置の場合は、半導体チップ3や導電層3
7等を封止体で被うようにすればよい。
の露出する主面および側面が絶縁膜10で被われている
ことから、半導体チップ3や導電層37等を絶縁性樹脂
等からなる封止体で被わない構造としてあるが、耐湿性
の高い半導体装置の場合は、半導体チップ3や導電層3
7等を封止体で被うようにすればよい。
【0091】また、本実施形態5による電極と配線(リ
ード)との接続構造は、ICカードを始めとする各種の
電子装置にも組み込むことができる。この場合、半導体
チップの実装高さを薄くできるため、電子装置の薄型化
が図れる。また、半導体チップはその主面および側面が
絶縁膜で被われていることから、耐湿性が高くなり、電
子装置の信頼性が高くなる。半導体チップとして、前記
実施形態1による主面,側面および裏面を絶縁膜で被っ
たものを電子装置に組み込むことによってさらに耐湿性
の向上を図ることができる。
ード)との接続構造は、ICカードを始めとする各種の
電子装置にも組み込むことができる。この場合、半導体
チップの実装高さを薄くできるため、電子装置の薄型化
が図れる。また、半導体チップはその主面および側面が
絶縁膜で被われていることから、耐湿性が高くなり、電
子装置の信頼性が高くなる。半導体チップとして、前記
実施形態1による主面,側面および裏面を絶縁膜で被っ
たものを電子装置に組み込むことによってさらに耐湿性
の向上を図ることができる。
【0092】(実施形態6)図13は本発明の実施形態
6である半導体装置に係わる断面図である。本実施形態
6の半導体装置は、図10に示す前記実施形態4の半導
体チップ3、すなわち、主面と側面が絶縁膜10で被わ
れた半導体チップ3が組み込まれている。
6である半導体装置に係わる断面図である。本実施形態
6の半導体装置は、図10に示す前記実施形態4の半導
体チップ3、すなわち、主面と側面が絶縁膜10で被わ
れた半導体チップ3が組み込まれている。
【0093】本実施形態6の半導体装置35は、PET
(ポリエチレンアセテート)からなる配線基板1に接着
剤40を介してフェイスダウンによって半導体チップ3
を固定した構造になっている。
(ポリエチレンアセテート)からなる配線基板1に接着
剤40を介してフェイスダウンによって半導体チップ3
を固定した構造になっている。
【0094】配線基板1の主面に設けられた配線(リー
ド)4は、半導体チップ3の周縁部分によって押し潰さ
れているとともに、配線4は電極5に接触している。こ
の構造は、前記配線4が柔らかい状態のときに半導体チ
ップ3を配線4に押し付けることによって形成される。
すなわち、半導体チップ3を柔らかい配線4に押し付け
ると配線4は押し潰されて変形する。また、この変形は
半導体チップ3の表面に倣うようになり、配線4の表面
は電極5の表面に密着する。
ド)4は、半導体チップ3の周縁部分によって押し潰さ
れているとともに、配線4は電極5に接触している。こ
の構造は、前記配線4が柔らかい状態のときに半導体チ
ップ3を配線4に押し付けることによって形成される。
すなわち、半導体チップ3を柔らかい配線4に押し付け
ると配線4は押し潰されて変形する。また、この変形は
半導体チップ3の表面に倣うようになり、配線4の表面
は電極5の表面に密着する。
【0095】前記配線4は、たとえばスクリーン印刷技
術によるAgペーストによって形成される。印刷後、半
導体チップ3を配線4に押し付けて半導体チップ3を配
線基板1に仮接続した後、前記配線4の硬化処理(加圧
加熱処理)を行って本接続を行う。
術によるAgペーストによって形成される。印刷後、半
導体チップ3を配線4に押し付けて半導体チップ3を配
線基板1に仮接続した後、前記配線4の硬化処理(加圧
加熱処理)を行って本接続を行う。
【0096】前記電極5は、たとえばAlと、その上に
形成されたTi/Pdからなる薄膜金属と、その上に形
成されたAu薄膜とで構成されている。前記Ti/Pd
は拡散防止および接着性向上の役割を果たす。Ti/P
dに代えてTi/W,Cr/Ni等でもよい。また、A
u/Ni等をAl電極に形成したものでも良い。
形成されたTi/Pdからなる薄膜金属と、その上に形
成されたAu薄膜とで構成されている。前記Ti/Pd
は拡散防止および接着性向上の役割を果たす。Ti/P
dに代えてTi/W,Cr/Ni等でもよい。また、A
u/Ni等をAl電極に形成したものでも良い。
【0097】本実施形態6では、Agペーストによって
形成された電極5全面が配線4に接触するため接続抵抗
が小さくなる傾向にあり、たとえば異方導電性接着剤に
よるCu配線への接続抵抗数十mΩに対して1〜5mΩ
に下がる。
形成された電極5全面が配線4に接触するため接続抵抗
が小さくなる傾向にあり、たとえば異方導電性接着剤に
よるCu配線への接続抵抗数十mΩに対して1〜5mΩ
に下がる。
【0098】また、本実施形態6による構造を採用する
場合に重要なのは電極の他にチップ周辺にTEG(Test
Element Group) 電極など絶縁膜に不要な開口部が無い
ことである。すなわち、本構成に採用するチップのTE
Gパターンは、チップ周辺部ではなく、ウエハ内の数チ
ップ分の領域にチップの代わりに形成するか、チップ周
辺部に形成する場合にはダイシング時に全て削除してし
まうか、さらにはチップ側面の絶縁膜は主面に成膜する
のとは別に形成し、その際にTEG開口部を被ってしま
うような操作が必要である。
場合に重要なのは電極の他にチップ周辺にTEG(Test
Element Group) 電極など絶縁膜に不要な開口部が無い
ことである。すなわち、本構成に採用するチップのTE
Gパターンは、チップ周辺部ではなく、ウエハ内の数チ
ップ分の領域にチップの代わりに形成するか、チップ周
辺部に形成する場合にはダイシング時に全て削除してし
まうか、さらにはチップ側面の絶縁膜は主面に成膜する
のとは別に形成し、その際にTEG開口部を被ってしま
うような操作が必要である。
【0099】本実施形態6によれば、半導体チップ3は
主面および側面が絶縁膜で被われていることから、半導
体チップ3の一部で前記配線4を押し潰して変形させて
半導体チップ3の電極5に配線4を直接接続させる構造
となっていることから、半導体装置の薄型化が達成でき
る。
主面および側面が絶縁膜で被われていることから、半導
体チップ3の一部で前記配線4を押し潰して変形させて
半導体チップ3の電極5に配線4を直接接続させる構造
となっていることから、半導体装置の薄型化が達成でき
る。
【0100】また、本実施形態6によれば、半導体チッ
プ3は主面および側面が絶縁膜で被われていることか
ら、半導体チップ3の一部で前記配線4を押し潰して変
形させて半導体チップ3の電極5に配線4を直接接続さ
せる構造としても、前記配線4と半導体チップ3の側面
との間には絶縁膜10が介在されることになり、ショー
トが発生しなくなり、信頼性の高い半導体装置になる。
プ3は主面および側面が絶縁膜で被われていることか
ら、半導体チップ3の一部で前記配線4を押し潰して変
形させて半導体チップ3の電極5に配線4を直接接続さ
せる構造としても、前記配線4と半導体チップ3の側面
との間には絶縁膜10が介在されることになり、ショー
トが発生しなくなり、信頼性の高い半導体装置になる。
【0101】半導体装置35は、半導体チップ3を絶縁
性の樹脂等による封止体で被う構造にすればさらに耐湿
性の向上が図れる。
性の樹脂等による封止体で被う構造にすればさらに耐湿
性の向上が図れる。
【0102】また、本実施形態6の半導体チップの搭載
構造は、ICカードを始めとする電子装置にも同様に適
用でき同様の効果を得ることができる。
構造は、ICカードを始めとする電子装置にも同様に適
用でき同様の効果を得ることができる。
【0103】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【0104】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0105】(1)半導体チップは、電極部分を除く主
面および側面が絶縁膜で被われていることから、水分の
浸入が防止でき信頼性(耐湿性)の高い半導体チップと
なる。特に半導体チップの裏面も絶縁膜で被った構造で
は一層耐湿性が向上する。
面および側面が絶縁膜で被われていることから、水分の
浸入が防止でき信頼性(耐湿性)の高い半導体チップと
なる。特に半導体チップの裏面も絶縁膜で被った構造で
は一層耐湿性が向上する。
【0106】(2)半導体チップは表裏面は勿論のこと
側面も絶縁膜で被われていることから、半導体装置やI
Cカードを始めとする電子装置に組み込まれた際、半導
体チップの電極と半導体チップの側面間のショート発生
を防止できる。
側面も絶縁膜で被われていることから、半導体装置やI
Cカードを始めとする電子装置に組み込まれた際、半導
体チップの電極と半導体チップの側面間のショート発生
を防止できる。
【0107】(3)半導体チップの側面は傾斜面または
緩やかな曲面になっていることから、半導体装置や電子
装置に組み込まれ、かつ導体層で電極と配線を接続した
場合、半導体チップの縁部分での導体層の段切れが発生
せず、接続の信頼性が高くなり、半導体装置や電子装置
の信頼性が高くなる。
緩やかな曲面になっていることから、半導体装置や電子
装置に組み込まれ、かつ導体層で電極と配線を接続した
場合、半導体チップの縁部分での導体層の段切れが発生
せず、接続の信頼性が高くなり、半導体装置や電子装置
の信頼性が高くなる。
【0108】(4)半導体チップの製造において、ウエ
ハの主面に区画線に沿って溝を形成し、その後前記溝表
面を絶縁膜で被ったり、さらには研磨後のウエハ裏面に
絶縁膜を形成することから、半導体チップの主面は勿論
のこととして、側面や裏面をも絶縁膜で被った耐湿性に
優れた半導体チップを容易に製造することができ、半導
体チップの製造コスト低減が達成できる。また、前記溝
はV字溝とすることから、半導体チップの側面の傾斜面
化が容易である。
ハの主面に区画線に沿って溝を形成し、その後前記溝表
面を絶縁膜で被ったり、さらには研磨後のウエハ裏面に
絶縁膜を形成することから、半導体チップの主面は勿論
のこととして、側面や裏面をも絶縁膜で被った耐湿性に
優れた半導体チップを容易に製造することができ、半導
体チップの製造コスト低減が達成できる。また、前記溝
はV字溝とすることから、半導体チップの側面の傾斜面
化が容易である。
【0109】(5)半導体チップの主面に形成する絶縁
膜および前記溝表面に形成する絶縁膜を、ウエハの主面
に溝を形成した後に同時に形成する構成では、絶縁膜の
繋ぎ部分が半導体チップの主面に発生しない構造となる
ため、水分の浸入防止効果はより高いものとなり、耐湿
性の高い半導体チップとなる。
膜および前記溝表面に形成する絶縁膜を、ウエハの主面
に溝を形成した後に同時に形成する構成では、絶縁膜の
繋ぎ部分が半導体チップの主面に発生しない構造となる
ため、水分の浸入防止効果はより高いものとなり、耐湿
性の高い半導体チップとなる。
【0110】(6)異方導電性接着剤を用いて半導体チ
ップのバンプ電極と配線の接続を図った場合、前記半導
体チップは主面およびその側面または側面と裏面が絶縁
膜で被われていることから、電極と半導体チップの側面
とのショートが発生しなくなり、信頼性の高い半導体装
置や電子装置になる。
ップのバンプ電極と配線の接続を図った場合、前記半導
体チップは主面およびその側面または側面と裏面が絶縁
膜で被われていることから、電極と半導体チップの側面
とのショートが発生しなくなり、信頼性の高い半導体装
置や電子装置になる。
【0111】(7)半導体チップは主面およびその側面
または側面と裏面が絶縁膜で被われていることから、前
記半導体チップの電極と前記配線は被着形成された導電
層で電気的に接続されても、前記導電層と半導体チップ
の側面との間には絶縁膜が介在されることになり、ショ
ートが発生しなくなり、信頼性の高い半導体装置や電子
装置になる。
または側面と裏面が絶縁膜で被われていることから、前
記半導体チップの電極と前記配線は被着形成された導電
層で電気的に接続されても、前記導電層と半導体チップ
の側面との間には絶縁膜が介在されることになり、ショ
ートが発生しなくなり、信頼性の高い半導体装置や電子
装置になる。
【0112】(8)半導体チップは主面および側面また
は側面と裏面が絶縁膜で被われていることから、半導体
チップの一部で前記配線(リード)を押し潰して変形さ
せて半導体チップの電極に配線を直接接続させる構造と
しても、前記配線と半導体チップの側面との間には絶縁
膜が介在されることになり、ショートが発生しなくな
り、信頼性の高い半導体装置や電子装置になる。
は側面と裏面が絶縁膜で被われていることから、半導体
チップの一部で前記配線(リード)を押し潰して変形さ
せて半導体チップの電極に配線を直接接続させる構造と
しても、前記配線と半導体チップの側面との間には絶縁
膜が介在されることになり、ショートが発生しなくな
り、信頼性の高い半導体装置や電子装置になる。
【図1】本発明の実施形態1である半導体チップを示す
断面図である。
断面図である。
【図2】本実施形態1の半導体チップの平面図である。
【図3】本実施形態1の半導体チップの製造段階を示す
各工程での断面図である。
各工程での断面図である。
【図4】本実施形態2である無線式ICカードの模式的
断面図である。
断面図である。
【図5】前記ICカードにおいてスペーサやシート等を
外した底面図である。
外した底面図である。
【図6】前記ICカードにおける半導体チップの搭載状
態を示す拡大断面図である。
態を示す拡大断面図である。
【図7】前記ICカードにおける半導体チップの搭載状
態を示す拡大平面図である。
態を示す拡大平面図である。
【図8】前記ICカードにおける半導体チップの電極と
配線の接続状態を示す拡大断面図である。
配線の接続状態を示す拡大断面図である。
【図9】本発明の実施形態3である半導体装置の断面図
である。
である。
【図10】本発明の実施形態4である半導体チップを示
す断面図である。
す断面図である。
【図11】本発明の実施形態5である半導体装置の一部
を示す断面図である。
を示す断面図である。
【図12】本発明の実施形態5である半導体装置の一部
を示す平面図である。
を示す平面図である。
【図13】本発明の実施形態6の半導体装置の一部を示
す断面図である。
す断面図である。
【図14】従来の半導体チップを異方導電性接着剤を用
いて実装基板に搭載した状態を示す断面図である。
いて実装基板に搭載した状態を示す断面図である。
1…配線基板、2…異方導電性接着剤、3…半導体チッ
プ、4…リード(配線)、5…電極、6…半導体基板、
7…傾斜面、9…主面、10,10a,10b,10c
…絶縁膜、11…ウエハ、12…溝、13…研磨用テー
プ、14…接着剤、20…無線式ICカード、21…I
Cカード基板、22…コンデンサチップ、23…平面コ
イル、24…スペーサ、25…厚さ補正用シート、2
6,27…化粧板、30…導電粒子、35…半導体装
置、36…接着剤、37…導電層、40…接着剤。
プ、4…リード(配線)、5…電極、6…半導体基板、
7…傾斜面、9…主面、10,10a,10b,10c
…絶縁膜、11…ウエハ、12…溝、13…研磨用テー
プ、14…接着剤、20…無線式ICカード、21…I
Cカード基板、22…コンデンサチップ、23…平面コ
イル、24…スペーサ、25…厚さ補正用シート、2
6,27…化粧板、30…導電粒子、35…半導体装
置、36…接着剤、37…導電層、40…接着剤。
Claims (14)
- 【請求項1】 主面に電極を有し前記電極を除く主面部
分を絶縁膜で被ってなる半導体チップであって、前記半
導体チップの側面または側面と裏面は絶縁膜で被われて
いることを特徴とする半導体チップ。 - 【請求項2】 前記半導体チップの側面は傾斜面または
緩やかな曲面となっていることを特徴とする請求項1に
記載の半導体チップ。 - 【請求項3】 前記絶縁膜は同一の物質で形成されてい
ることを特徴とする請求項1または請求項2に記載の半
導体チップ。 - 【請求項4】 前記電極は突出電極であることを特徴と
する請求項1乃至請求項3のいずれか1項に記載の半導
体チップ。 - 【請求項5】 半導体基板の主面に縦横に回路素子を複
数形成する工程と、前記半導体基板の主面を絶縁膜で被
いかつ所定の電極を主面に形成する工程と、前記回路素
子を区画する区画線に沿って前記半導体基板を分断して
複数の半導体チップを形成する工程とを有する半導体チ
ップの製造方法であって、前記回路素子および前記絶縁
膜を形成した後前記区画線に沿って前記半導体基板の主
面に溝を形成する工程と、前記溝表面を絶縁膜で被う工
程と、前記半導体基板の主面に電極を形成する工程と、
前記半導体基板の主面に支持体を貼り付ける工程と、前
記半導体基板の裏面を所定厚さ除去する工程と、前記支
持体を剥がした後前記区画線で前記半導体基板を分断す
る工程とによって側面が絶縁膜で被われた半導体チップ
を形成することを特徴とする半導体チップの製造方法。 - 【請求項6】 前記半導体基板の裏面を所定厚さ除去し
た後前記半導体基板の裏面に絶縁膜を形成し、その後前
記半導体基板を分断することを特徴とする請求項4に記
載の半導体チップの製造方法。 - 【請求項7】 前記半導体基板の主面に形成する絶縁膜
および前記溝表面に形成する絶縁膜は前記溝を形成した
後に同時に形成することを特徴とする請求項5または請
求項6に記載の半導体チップの製造方法。 - 【請求項8】 前記溝はV字溝に形成されることを特徴
とする請求項5乃至請求項7のいずれか1項に記載の半
導体チップの製造方法。 - 【請求項9】 リードと、主面に突出電極を有し前記突
出電極を除く主面部分を絶縁膜で被ってなる半導体チッ
プとを有し、前記半導体チップの突出電極は異方導電性
接着剤を介して前記リードの一部に電気的に接続されて
なる半導体装置であって、前記半導体チップはその側面
または側面と裏面が絶縁膜で被われていることを特徴と
する半導体装置。 - 【請求項10】 リードと、主面に電極を有し前記電極
を除く主面部分を絶縁膜で被ってなる半導体チップとを
有し、前記半導体チップの電極は前記リードの一部に電
気的に接続されてなる半導体装置であって、前記半導体
チップはその側面または側面と裏面が絶縁膜で被われ、
前記半導体チップの電極と前記リードは前記リードから
前記半導体チップの電極に至る間に被着形成された導電
層で電気的に接続されていることを特徴とする半導体装
置。 - 【請求項11】 リードと、主面に電極を有し前記電極
を除く主面部分を絶縁膜で被ってなる半導体チップとを
有し、前記半導体チップの電極は前記リードの一部に電
気的に接続されてなる半導体装置であって、前記半導体
チップはその側面または側面と裏面が絶縁膜で被われ、
前記リードは少なくとも半導体チップの一部で押し潰さ
れて変形して半導体チップの電極に直接接続されている
ことを特徴とする半導体装置。 - 【請求項12】 実装基板と、主面に突出電極を有し前
記突出電極を除く主面部分を絶縁膜で被ってなる半導体
チップとを有し、前記半導体チップの突出電極は異方導
電性接着剤を介して前記実装基板に設けた配線の一部に
電気的に接続されてなる電子装置であって、前記半導体
チップはその側面または側面と裏面が絶縁膜で被われて
いることを特徴とする電子装置。 - 【請求項13】 実装基板と、前記実装基板に裏面を介
して固定されかつ主面に電極を有し前記電極を除く主面
部分を絶縁膜で被ってなる半導体チップとを有し、前記
半導体チップの電極は前記実装基板の配線の一部に電気
的に接続されてなる電子装置であって、前記半導体チッ
プはその側面または側面と裏面が絶縁膜で被われ、前記
半導体チップの電極と前記実装基板の配線は前記配線か
ら前記半導体チップの電極に至る間に被着形成された導
電層で電気的に接続されていることを特徴とする電子装
置。 - 【請求項14】 実装基板と、主面に電極を有し前記電
極を除く主面部分を絶縁膜で被ってなる半導体チップと
を有し、前記半導体チップの電極は前記実装基板に設け
た配線の一部に電気的に接続されてなる電子装置であっ
て、前記半導体チップはその側面または側面と裏面が絶
縁膜で被われ、前記配線は少なくとも半導体チップの一
部で押し潰されて変形して半導体チップの電極に直接接
続されていることを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2737997A JPH10223626A (ja) | 1997-02-12 | 1997-02-12 | 半導体チップ,半導体チップの製造方法,半導体装置,電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2737997A JPH10223626A (ja) | 1997-02-12 | 1997-02-12 | 半導体チップ,半導体チップの製造方法,半導体装置,電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10223626A true JPH10223626A (ja) | 1998-08-21 |
Family
ID=12219423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2737997A Pending JPH10223626A (ja) | 1997-02-12 | 1997-02-12 | 半導体チップ,半導体チップの製造方法,半導体装置,電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10223626A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001061368A1 (fr) * | 2000-02-18 | 2001-08-23 | Oht Inc. | Testeur et son support |
US7033863B2 (en) | 2003-01-09 | 2006-04-25 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method for the same |
JP2008066140A (ja) * | 2006-09-07 | 2008-03-21 | Sanyo Electric Co Ltd | 磁気誘導作用で充電されるパック電池 |
JP2016042587A (ja) * | 2015-10-29 | 2016-03-31 | アピックヤマダ株式会社 | ダミーフレーム、樹脂モールド評価方法、モールド金型の評価方法、およびモールド金型の製造方法 |
-
1997
- 1997-02-12 JP JP2737997A patent/JPH10223626A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001061368A1 (fr) * | 2000-02-18 | 2001-08-23 | Oht Inc. | Testeur et son support |
US7033863B2 (en) | 2003-01-09 | 2006-04-25 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method for the same |
JP2008066140A (ja) * | 2006-09-07 | 2008-03-21 | Sanyo Electric Co Ltd | 磁気誘導作用で充電されるパック電池 |
JP2016042587A (ja) * | 2015-10-29 | 2016-03-31 | アピックヤマダ株式会社 | ダミーフレーム、樹脂モールド評価方法、モールド金型の評価方法、およびモールド金型の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7312521B2 (en) | Semiconductor device with holding member | |
JP3142723B2 (ja) | 半導体装置及びその製造方法 | |
JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
US7485490B2 (en) | Method of forming a stacked semiconductor package | |
US5567981A (en) | Bonding pad structure having an interposed rigid layer | |
JP3186941B2 (ja) | 半導体チップおよびマルチチップ半導体モジュール | |
US20080093708A1 (en) | Semiconductor device and manufacturing method thereof | |
US8685834B2 (en) | Fabrication method of package structure with simplified encapsulation structure and simplified wiring | |
US7884453B2 (en) | Semiconductor device and manufacturing method thereof | |
US20120217657A1 (en) | Multi-chip module package | |
US6475897B1 (en) | Semiconductor device and method of forming semiconductor device | |
US20090174061A1 (en) | Semiconductor Device | |
JP2000243887A (ja) | 半導体装置とその製造方法 | |
EP1478021B1 (en) | Semiconductor device and manufacturing method thereof | |
US6528343B1 (en) | Semiconductor device its manufacturing method and electronic device | |
JPH10223626A (ja) | 半導体チップ,半導体チップの製造方法,半導体装置,電子装置 | |
JPH08153747A (ja) | 半導体チップおよびそれを用いた半導体装置 | |
JPH09252003A (ja) | バンプの形成方法及びバンプを有する半導体装置の製造方法 | |
JPH10335366A (ja) | 半導体装置 | |
JP4148593B2 (ja) | 半導体装置の製造方法 | |
JP3325410B2 (ja) | 半導体装置の製造方法 | |
JP4805362B2 (ja) | 半導体装置の製造方法 | |
JPS62196839A (ja) | ハイブリツド型半導体装置 | |
JP3577451B2 (ja) | 半導体ウエハおよび半導体装置 | |
JP2002299548A (ja) | 積層型半導体装置およびその製造方法 |