WO2015040802A1 - 半導体装置およびその製造方法 - Google Patents

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青吾 大澤
真一 星
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株式会社デンソー
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    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • the present disclosure relates to a semiconductor device and a manufacturing method thereof.
  • the switching element includes a channel layer such as an AlGaN layer or a GaN layer on a silicon substrate via a buffer layer, and a first electrode, a second electrode, and a first electrode It is set as the structure provided with the control electrode arrange
  • the control electrode by controlling the control voltage applied to the control electrode, the current flowing between the first and second electrodes through the channel layer is controlled, and the switching operation in the switching element is performed.
  • a depletion layer extending in the channel layer extends between the first electrode and the second electrode until it contacts the buffer layer, or leakage due to crystal defects in the GaN epilayer is caused. It becomes a leak path, and a leak current is generated on the back side of the semiconductor device.
  • Patent Document 1 by disposing an insulating layer composed of a silicon oxide film or the like on a silicon substrate, a leakage path in the normal direction of the substrate inside the element is blocked, and generation of leakage current is suppressed. A structure has been proposed.
  • an insulating layer is arranged on a silicon substrate as in Patent Document 1
  • an AlGaN layer, a GaN layer, or the like is epitaxially grown on the insulating layer, which causes lattice mismatching and single crystallization. It becomes difficult and becomes a factor of increasing crystal defects.
  • the present disclosure provides a semiconductor device having a lateral element having a structure capable of suppressing leakage in a substrate normal direction inside the element and suppressing occurrence of lattice mismatch during formation of a channel layer, and a method for manufacturing the same.
  • the purpose is to provide.
  • a semiconductor device includes a substrate, a lateral element, and an insulating film.
  • the substrate is made of a semi-insulating material or a semiconductor material, has a front surface and a back surface opposite to the front surface, and is divided into chips.
  • the lateral element is provided on the surface side of the substrate, and includes a channel layer that constitutes a channel, a control electrode formed on the channel layer, and a first electrode that is in contact with the channel layer on both sides of the control electrode.
  • the first electrode and the second electrode are provided, the channel is controlled based on a voltage applied to the control electrode, and a current is passed between the first electrode and the second electrode.
  • the insulating film is provided on the back surface of the substrate.
  • the semiconductor device can suppress the leakage in the normal direction of the substrate inside the element, and can suppress the occurrence of lattice mismatch when the channel layer is formed.
  • the semiconductor device of this embodiment includes a lateral HEMT that is one of GaN-high electron mobility transistor (HEMT) devices as a lateral element.
  • HEMT GaN-high electron mobility transistor
  • a lateral HEMT is formed using a compound semiconductor substrate, and operates by inducing a two-dimensional electron gas (hereinafter, 2DEG) carrier on the GaN layer side of the AlGaN / GaN interface due to a piezoelectric effect and a polarization effect. It is a horizontal element.
  • This horizontal HEMT is configured as follows.
  • the substrate 1 is made of a semi-insulating material such as Si (111), SiC, or sapphire, or a semiconductor material.
  • the substrate 1 is illustrated as being formed of Si (111).
  • the buffer layer 2 is composed of an AlGaN-GaN superlattice layer or the like, and the GaN layer 3 and the AlGaN layer 4 are formed thereon by, for example, heteroepitaxial growth so that the crystallinity of the GaN layer 3 and the like is improved. I have to.
  • the surface of the AlGaN layer 4 is formed with a recess-shaped part (concave part) 4a and grooves 4b and 4c located on both sides of the recess-shaped part 4a.
  • the recess shape portion 4a corresponds to the gate insulating film 5 formed in the recess shape portion 4a and around the recess shape portion 4a and the control electrode formed thereon.
  • a gate structure composed of the gate electrode 6 is provided.
  • the gate insulating film 5 is made of an oxide film or the like, and the gate electrode 6 is made of Poly-Si or the like doped with impurities.
  • a source electrode 7 corresponding to the first electrode is formed at a location where the groove 4b is disposed on the surface of the AlGaN layer 4 so as to enter the groove 4b.
  • a drain electrode 8 corresponding to the second electrode is formed in the surface of the AlGaN layer 4 where the groove 4c is disposed so as to enter the groove 4c.
  • the source electrode 7 and the drain electrode 8 are in ohmic contact with the surfaces of the grooves 4b and 4c, respectively.
  • the electrodes 6 to 8 are electrically separated by an interlayer insulating film 9 made of a silicon oxide film or the like formed on the surface of the AlGaN layer 4.
  • an outer peripheral separation structure 10 is formed so as to penetrate the buffer layer 2, the GaN layer 3, and the AlGaN layer 4 to reach the substrate 1.
  • the outer periphery isolation structure 10 is configured by, for example, a shallow trench isolation (STI) structure, a trench isolation structure, or the like, and the element is isolated from the outer periphery.
  • STI shallow trench isolation
  • an insulating film 11 made of a silicon oxide film (SiO 2 ), alumina (AlN), silicon nitride film (Si 3 N 4 ) or the like is formed on the back side of the substrate 1.
  • the insulating film 11 is composed of a first insulating film 11a and a second insulating film 11b having a two-layer structure, the first insulating film 11a being a silicon oxide film, and the second insulating film 11b being alumina or silicon.
  • a nitride film is used.
  • the first insulating film 11a is provided with a thick film part 11c thicker than the inside of the chip, and the chip end face is surrounded by the thick film part 11c.
  • the thickness of the portion of the first insulating film 11a inside the thick film portion 11c is determined based on the required element withstand voltage, thermal resistance, etc., and the thick film portion 11 is at least the first insulating film 11a. Of these, it is formed thicker than the inner portion of the thick film portion 11a.
  • the total film thickness of the thick film portion 11c and the second insulating film 11b in the first insulating film 11a is set to several tens ⁇ m (for example, on the order of 50 ⁇ m).
  • the thick film part 11c is about 3 ⁇ m, for example.
  • a metal layer 12 made of an electrode material such as TiNiAu is formed on one surface of the insulating film 11 opposite to the substrate 1.
  • the metal layer 12 is used to make it possible to apply a connection structure that has been used in the past, but may be omitted when other connection structures are applied.
  • a metal plate having a high thermal conductivity such as copper (Cu) is pasted on the surface of the metal layer 12, and then a heat radiation structure in which heat radiation fins are further pasted on the surface of the metal plate,
  • the metal layer 12 is used when mounting on a mounting board as a mounting surface.
  • the substrate 1 is used for fixing the substrate 1 to the ground potential by connecting the metal layer 12 to the substrate 1, for example.
  • the horizontal HEMT according to the present embodiment is configured.
  • the horizontal HEMT configured as described above performs a switching operation by applying a gate voltage to the gate electrode 6. Specifically, by applying a gate voltage to the gate electrode 6, the density of the electron layer (channel) composed of 2DEG on the GaN layer side of the GaN layer 3 and the AlGaN layer 4 below the gate electrode 6 is reduced. By controlling and applying a voltage between the source and the drain, an operation of passing a current between the source and the drain is performed.
  • the insulating film 11 is disposed on the back surface of the substrate 1, it is possible to block a leak path in the normal direction of the substrate inside the element and to suppress generation of a leakage current. Since the insulating film 11 is not formed on the surface of the substrate 1, the buffer layer 2, the GaN layer 3, and the AlGaN layer 4 can be formed in order from the surface of the substrate 1. For this reason, generation
  • a thick film portion 11c in which the insulating film 11 is partially thickened so as to surround the chip end surface by one is provided. For this reason, the leak path in the chip end face can be blocked. And since this part is made into the thick thick film part 11c, a dielectric breakdown voltage becomes high locally and it becomes possible to interrupt
  • a semiconductor device having a lateral element that can suppress leakage in the normal direction of the substrate inside the element and can also suppress leakage at the chip end face. Further, since the thick film portion 11c is provided on the end surface of the chip, even if chipping occurs during processing such as dicing and a part of the chip is peeled off or thinned, a leak path is caused by the remaining thickness of the thick film portion 11c. Can be prevented from occurring.
  • the entire insulating film 11 it is possible to form the entire insulating film 11 as thick as the thick film portion 11c. However, increasing the thickness of the insulating film 11 increases the withstand voltage inside the device, but increases the thermal resistance. When the lateral element provided in the semiconductor device is a heat generating element, it is also important that the heat dissipation is good, and since the dielectric breakdown voltage and the heat dissipation are in a trade-off relationship, both required values can be satisfied. It is not preferable to make the entire insulating film 11 thick.
  • the insulating film 11 as in this embodiment, insulation between the semiconductor device and the mounting target member can be achieved, and the thermal resistance of the insulating film 11 compared to the insulating sheet. Therefore, the thermal resistance seen after mounting can be kept low. For this reason, low thermal resistance can be realized while ensuring the withstand voltage of the semiconductor device, and the semiconductor device can be cooled not only in the water cooling type but also in the natural air cooling type.
  • 2A to 2F show cross sections of the semiconductor device during the manufacturing process, but for simplification, the GaN layer 3, the AlGaN layer 4, the gate electrode 6, and the source electrode 7 are shown.
  • the drain electrode 8 is omitted.
  • a compound semiconductor substrate on which various electrodes 6 to 8 and an interlayer insulating film 9 are formed is prepared.
  • a compound semiconductor substrate having a structure in which a GaN layer 3 and an n-type AlGaN layer 4 are laminated on the surface of a substrate 1 such as Si (111), SiC, or sapphire is prepared.
  • the peripheral isolation structure 10 is formed on the compound semiconductor substrate by performing an STI process such as trench formation and insulating film embedding.
  • a mask film such as an oxide film on the surface of the AlGaN layer 4
  • a resist mask is placed on the mask film, the mask film is patterned, and the surface of the AlGaN layer 4 is dry-etched using these masks as a mask.
  • the recess-shaped portion 4 a is formed in the AlGaN layer 4.
  • an insulating film such as an oxide film and poly-Si doped with impurities are sequentially formed on the surface of the AlGaN layer 4 including the inside of the recess-shaped portion 4a. And these are patterned using the mask which is not shown in figure, and the gate insulating film 5 and the gate electrode 6 are formed.
  • the groove parts 4b and 4c are formed by performing the process similar to formation of the recess shape part 4a. After that, the source electrode 7 and the step of forming the interlayer insulating film 9, the contact hole forming process for the interlayer insulating film 9, the process of embedding the electrode material into the grooves 4b and 4c through the contact holes, and the patterning process are performed. A drain electrode 8 is formed. In this way, a structure in which a plurality of chips before dicing are connected is obtained as shown in FIG.
  • Step shown in FIG. 2 (b) After the back surface of the substrate 1 is planarized by chemical mechanical polishing (CMP), back grinding, or the like, a resist 20 is formed on the back surface. Then, the resist 20 is patterned by photolithography, and the resist 20 is removed on a line having a predetermined width along the dicing line and wider than the dicing line.
  • CMP chemical mechanical polishing
  • Step shown in FIG. 2 (c)] Using the resist 20 as a mask, the back surface of the substrate 1 is etched to a predetermined depth to form a trench 21.
  • the depth of the trench 21 at this time is, for example, about 3 ⁇ m.
  • a silicon oxide film is formed by chemical vapor deposition (CVD) or spin on glass (SOG).
  • a film 11a is formed.
  • an alumina or silicon nitride film or the like is formed on the surface of the first insulating film 11a by sputtering or CVD, thereby forming the second insulating film 11b.
  • a metal layer 12 made of an electrode material such as TiNiAu is formed on the surface of the second insulating film 11b.
  • the semiconductor device shown in FIG. 1 is completed by dividing into chips by performing a dicing process.
  • the semiconductor device manufactured in this way includes the thick film portion 11c in which the insulating film 11 is disposed on the back surface of the substrate 1 and the insulating film 11 is partially thickened so as to surround the chip end surface. Structure.
  • the insulating film 11 is composed of the first insulating film 11a and the second insulating film 11b, but the first insulating film 11a is not provided with the thick film portion 11c.
  • the first insulating film 11a has a uniform thickness.
  • the first insulating film 11a is configured with a uniform film thickness, it is possible to block the leak path in the substrate normal direction inside the element, and to suppress the occurrence of a leak current. Since the insulating film 11 is not formed on the surface of the substrate 1, the buffer layer 2, the GaN layer 3, and the AlGaN layer 4 can be formed in order from the surface of the substrate 1. For this reason, generation
  • the semiconductor device configured in this way can be manufactured by the manufacturing process shown in FIGS. 4 (a) to 4 (e), for example. That is, in the process shown in FIG. 4A, the process shown in FIG. 4A is performed, and the process shown in FIG. 4B is performed without forming the trench 21 described in the first embodiment.
  • the first insulating film 11a is formed by performing the same process as 2 (d). In the step shown in FIG. 4C, the flatness of the first insulating film 11a is improved by grinding the first insulating film 11a by CMP or the like as necessary. Thereafter, in the steps shown in FIGS. 4D and 4E, the second insulating film 11b and the metal layer 12 are formed by the same steps as those in FIGS. 2E and 2F. Divide into chips. Thereby, the semiconductor device shown in FIG. 3 can be manufactured.
  • the lateral HEMT shown in FIG. 1 has been described as an example of the lateral element, but other lateral HEMTs, lateral MOSFETs, and the like can also be applied.
  • the second insulating film 11b is formed on the surface of the first insulating film 11a by sputtering, CVD, or the like.
  • it may be formed by other methods.
  • a second insulating film 11b composed of an alumina substrate is prepared, and this is attached by metal pressure bonding, vacuum pressure bonding, or adhesion using an adhesive, thereby the first insulating film 11a.
  • the second insulating film 11b may be formed on the surface.
  • the 2nd insulating film 11b when forming the 2nd insulating film 11b by bonding, the 2nd insulating film 11b can be comprised by uniform film thickness. For this reason, even if there is a portion where the first insulating film 11a is locally thin in the wafer surface, a leak path is locally generated by the second insulating film 11b having a uniform thickness. This can be prevented.
  • the thick film portion 11c is formed by forming the trench 21.
  • a region where the thick film portion 11c is to be formed is formed.
  • the thick film portion 11c can also be formed by locally annealing.

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Abstract

　半導体装置は、基板（１）と、横型素子と、絶縁膜（１１）とを備える。前記横型素子は、前記基板の表面側に備えられ、チャネルを構成するチャネル層（３、４）と、前記チャネル層の上に形成された制御電極（６）と、前記制御電極の両側において前記チャネル層に接触させられた第１電極（７）および第２電極（８）とを有し、前記制御電極に印加する電圧に基づいて前記チャネルを制御し、前記第１電極と前記第２電極との間において電流を流す。前記絶縁膜は、前記基板の裏面に設けられる。

Description

半導体装置およびその製造方法 関連出願の相互参照
　本開示は、２０１３年９月１８日に出願された日本出願番号２０１３－１９３０２８号に基づくもので、ここにその記載内容を援用する。
　本開示は、半導体装置およびその製造方法に関する。
　従来より、スイッチング素子が備えられた半導体装置が種々提案されている。例えば、スイッチング素子は、シリコン基板の上にバッファ層を介してＡｌＧａＮ層やＧａＮ層などのチャネル層が備えられ、チャネル層に対して互いに離間する第１、第２電極と、第１、第２電極の間に配置された制御電極とが備えられた構成とされている。このような構成において、制御電極に印加する制御電圧が制御されることで、チャネル層を通じて第１、第２電極の間に流される電流が制御され、スイッチング素子におけるスイッチング動作が行われている。
　しかしながら、このような構成のスイッチング素子では、第１電極と第２電極との間においてチャネル層内に広がる空乏層がバッファ層に接触するまで広がったり、ＧａＮエピ層内の結晶欠陥によるリークが原因となったりして、それがリークパスとなり、半導体装置裏面側にリーク電流を発生させることになる。
　このため、特許文献１において、シリコン基板の上にシリコン酸化膜などによって構成される絶縁層を配置することで、素子内部における基板法線方向のリークパスを遮断し、リーク電流の発生が抑制される構造が提案されている。
　しかしながら、上記特許文献１のようにシリコン基板の上に絶縁層を配置する場合、その絶縁層の上にＡｌＧａＮ層やＧａＮ層などをエピタキシャル成長することになり、格子不整合を引き起こし、単結晶化が困難となって、結晶欠陥を増加させる要因となる。
日本特開２００８－３４４１１号公報
　本開示は上記点に鑑みて、素子内部における基板法線方向のリークを抑制でき、かつ、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置およびその製造方法を提供することを目的とする。
　本開示の一態様に係る半導体装置は、基板と、横型素子と、絶縁膜とを備える。前記基板は、半絶縁性材料もしくは半導体材料によって構成され、表面と前記表面の反対に位置する裏面とを有し、チップ単位に分割されている。前記横型素子は、前記基板の表面側に備えられ、チャネルを構成するチャネル層と、前記チャネル層の上に形成された制御電極と、前記制御電極の両側において前記チャネル層に接触させられた第１電極および第２電極とを有し、前記制御電極に印加する電圧に基づいて前記チャネルを制御し、前記第１電極と前記第２電極との間において電流を流す。前記絶縁膜は、前記基板の前記裏面に設けられる。
　前記半導体装置は、前記素子内部における前記基板の法線方向のリークを抑制でき、かつ、前記チャネル層の形成時に格子不整合の発生を抑制できる。
　前記半導体装置は、例えば、前記チップ単位に分割する前の前記基板に対して前記横型素子を形成し、前記基板の前記裏面に前記絶縁膜を成膜し、ダイシングラインに沿って前記基板を前記チップ単位に分割することで製造することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、本開示の第１実施形態にかかる横型素子を備えた半導体装置の断面図である。 図２（ａ）～図２（ｆ）は、図１に示す半導体装置の製造工程を示した断面図である。 図３は、本開示の第２実施形態にかかる横型素子を備えた半導体装置の断面図である。 図４（ａ）～図４（ｅ）は、図３に示す半導体装置の製造工程を示した断面図である。 図５は、他の実施形態で説明する半導体装置の製造工程の一部を示した断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について説明する。本実施形態の半導体装置は、横型素子として、ＧａＮ－high electron mobility transistor（ＨＥＭＴ）デバイスの一つである横型ＨＥＭＴを備えたものである。横型ＨＥＭＴは、化合物半導体基板を用いて形成されるもので、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に、ピエゾ効果及び分極効果により２次元電子ガス（以下、２ＤＥＧ）キャリアが誘起されることで動作する横型素子である。この横型ＨＥＭＴは、以下のように構成されている。
　図１に示すように、基板１の表面に、バッファ層２を介して、ＧａＮ層３およびｎ型のＡｌＧａＮ層４が積層された構造を化合物半導体基板として用いて形成されている。
　基板１は、Ｓｉ（１１１）、ＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されている。ここでは、基板１をＳｉ（１１１）で構成した場合として図示してある。バッファ層２は、ＡｌＧａＮ－ＧａＮ超格子層などで構成され、この上にＧａＮ層３とＡｌＧａＮ層４を例えばヘテロエピタキシャル成長により形成することで、ＧａＮ層３などの結晶性が良好なものとなるようにしている。
　また、ＡｌＧａＮ層４の表面はリセス形状部（凹部）４ａおよびこのリセス形状部４ａを挟んだ両側に位置する溝部４ｂ、４ｃが形成されている。ＡｌＧａＮ層４の表面のうちリセス形状部４ａが形成された場所には、リセス形状部４ａ内およびリセス形状部４ａの周囲に形成されたゲート絶縁膜５およびその上に形成された制御電極に相当するゲート電極６にて構成されるゲート構造が備えられている。ゲート絶縁膜５は、酸化膜などによって構成されており、ゲート電極６は、不純物がドープされたＰｏｌｙ－Ｓｉなどによって構成されている。
　さらに、ＡｌＧａＮ層４の表面のうち溝部４ｂが配置された場所には、溝部４ｂ内に入り込むように第１電極に相当するソース電極７が形成されている。同様に、ＡｌＧａＮ層４の表面のうち溝部４ｃが配置された場所には、溝部４ｃ内に入り込むように第２電極に相当するドレイン電極８が形成されている。そして、ソース電極７やドレイン電極８がそれぞれ溝部４ｂ、４ｃの表面とオーミック接触させられている。また、ＡｌＧａＮ層４の表面に形成されたシリコン酸化膜などで構成された層間絶縁膜９により、各電極６～８が電気的に分離された状態になっている。
　なお、基板１の表面側において、バッファ層２やＧａＮ層３およびＡｌＧａＮ層４を貫通して基板１に達するように外周分離構造１０が形成されている。外周分離構造１０は、例えばshallow trench isolation（ＳＴＩ）構造やトレンチ分離構造などによって構成され、この素子内部と外周部との絶縁分離が為されている。
　一方、基板１の裏面側には、シリコン酸化膜（ＳｉＯ2）、アルミナ（ＡｌＮ）もしくはシリコン窒化膜（Ｓｉ3Ｎ4）などによって構成された絶縁膜１１が形成されている。本実施形態の場合、絶縁膜１１を二層構造の第１絶縁膜１１ａおよび第２絶縁膜１１ｂによって構成しており、第１絶縁膜１１ａをシリコン酸化膜、第２絶縁膜１１ｂをアルミナもしくはシリコン窒化膜によって構成している。そして、チップ端面において、第１絶縁膜１１ａにチップ内部よりも厚くされた厚膜部１１ｃを備え、厚膜部１１ｃによってチップ端面が１周囲まれるようにしている。第１絶縁膜１１ａのうち厚膜部１１ｃよりも内側の部分の厚みについては要求される素子耐圧や熱抵抗などに基づいて決められており、厚膜部１１は少なくもその第１絶縁膜１１ａのうち厚膜部１１ａよりも内側の部分よりも厚く形成されている。また、第１絶縁膜１１ａにおける厚膜部１１ｃと第２絶縁膜１１ｂとを合わせた膜厚は、数十μｍ（例えば５０μｍオーダー）とされている。厚膜部１１ｃは、例えば３μｍ程度とされている。
　なお、ここでは絶縁膜１１を第１絶縁膜１１ａと第２絶縁膜１１ｂの二層構造としたが、一層構造もしくは三層以上の複数層構造としても良い。また、厚膜部１１ｃは、絶縁膜１１を構成するいずれか１つもしくは複数の組み合わせによって構成されていれば良く、第１絶縁膜１１ａのみによって構成されていなくても良い。
　さらに、絶縁膜１１のうち基板１とは反対側の一面には例えばＴｉＮｉＡｕなどの電極材料で構成された金属層１２が形成されている。この金属層１２は、従来から用いられている接続構造を適用可能とするためのものであるが、他の接続構造を適用する場合には無くても構わない。例えば、金属層１２の表面に銅（Ｃｕ）などの熱伝導率の高い金属板を貼り付けたのち、更に金属板の表面に放熱フィンを貼り付ける放熱構造とする場合、もしくは、金属層１２を実装面として実装基板などに実装する場合に、金属層１２が用いられる。絶縁膜１１が無い場合、例えば金属層１２を基板１に接続することで基板１を接地電位に固定するという用途で用いられるが、本実施形態の場合は絶縁膜１１の存在により、基板１は金属層１２から絶縁されてフローティング電位となる。このような構造とされる場合でも、金属層１２を介して放熱フィンに貼り付けたり実装基板などに実装することができることから、より汎用性の高い半導体装置とすることができる。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。
　このように構成される横型のＨＥＭＴは、ゲート電極６に対してゲート電圧を印加することでスイッチング動作を行う。具体的には、ゲート電極６に対してゲート電圧を印加することで、ゲート電極６の下方におけるＧａＮ層３とＡｌＧａＮ層４のＧａＮ層側に２ＤＥＧで構成される電子層（チャネル）の密度を制御し、ソース－ドレイン間に電圧を加えることで、ソース－ドレイン間に電流を流すという動作を行う。
　このような横型ＨＥＭＴでは、基板１の裏面に絶縁膜１１を配置していることから、素子内部において基板法線方向のリークパスを遮断することが可能となり、リーク電流の発生を抑制できる。そして、基板１の表面には絶縁膜１１が形成されないことから、バッファ層２やＧａＮ層３およびＡｌＧａＮ層４を基板１の表面から順に形成できる。このため、格子不整合の発生を抑制でき、これらの単結晶化が可能となって、結晶欠陥の増加を抑制することが可能となる。
　したがって、素子内部における基板法線方向のリークを抑制でき、かつ、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。
　さらに、本実施形態では、チップ端面を１周囲むように絶縁膜１１を部分的に厚くした厚膜部１１ｃを備えるようにしている。このため、チップ端面におけるリークパスを遮断することができる。そして、この部分が厚い厚膜部１１ｃとされていることから、絶縁耐圧が局所的に高くなって、リークパスを的確に遮断することが可能となる。
　したがって、素子内部における基板法線方向のリークを抑制でき、かつ、チップ端面におけるリークも抑制することが可能な横型素子を有する半導体装置とすることが可能となる。また、チップ端面に厚膜部１１ｃを備えていることから、ダイシング等の加工の際に、チッピングが発生して一部が剥がれたり薄くなったとしても、厚膜部１１ｃの残りの厚みによってリークパスが発生することを抑制できる。
　なお、絶縁膜１１の全体を厚膜部１１ｃと同様に厚く形成することも可能であるが、絶縁膜１１を厚くすれば素子内部における絶縁耐圧が高くなる反面、熱抵抗が高くなる。半導体装置に備えられる横型素子が発熱型素子である場合、放熱性が良好であることも重要であり、絶縁耐圧と放熱性とがトレードオフの関係となるため、両方の要求値を満たせるように、絶縁膜１１の全体を厚くすることは好ましくない。
　近年では、部品点数削減による低コスト化、小型化に対応して、発熱型素子が備えられる半導体装置を従来の水冷型ではなく自然空冷型に切替えようとするニーズが高まっている。パワーデバイスへの低損失化、低熱抵抗化が期待されるＨＥＭＴなどの次世代パワーデバイスにより、素子そのものの低損失化は可能になる。しかしながら、従来では、実装時に半導体装置と実装対象部材との間の絶縁を取るために、半導体装置の裏面（基板裏面）に絶縁シートを貼り付けており、半導体装置の実装後で見る装置全体の熱抵抗が熱伝達率の悪い絶縁シートに律速されてしまう。これに対して、本実施形態のように、絶縁膜１１を備えることで、半導体装置と実装対象部材との間の絶縁を図ることもできるし、絶縁シートと比較して絶縁膜１１の熱抵抗が低いことから、実装後で見る熱抵抗を低く抑えることが可能となる。このため、半導体装置の絶縁耐圧を確保しつつ低熱抵抗化も実現でき、水冷型のみならず自然空冷型であっても、半導体装置の冷却を行うことが可能になるという効果も得られる。
　次に、上記のように構成される横型ＨＥＭＴを備えた半導体装置の製造方法について、図２（ａ）～図２（ｆ）を参照して説明する。なお、図２（ａ）～図２（ｆ）においては、製造工程中における半導体装置の断面を示してあるが、簡略化のため、ＧａＮ層３、ＡｌＧａＮ層４、ゲート電極６、ソース電極７およびドレイン電極８については省略してある。
　〔図２（ａ）に示す工程〕
　化合物半導体基板に対して各種電極６～８や層間絶縁膜９を形成したものを用意する。例えば、まず、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの基板１の表面に、ＧａＮ層３およびｎ型のＡｌＧａＮ層４が積層された構造を有する化合物半導体基板を用意する。この化合物半導体基板に、例えばトレンチ形成および絶縁膜埋め込みなどのＳＴＩプロセスを施すことで外周分離構造１０を形成する。続いて、ＡｌＧａＮ層４の表面に酸化膜などのマスク膜を形成したのち、この上にレジストマスクを配置してマスク膜をパターニングし、これらをマスクとしてＡｌＧａＮ層４の表面をドライエッチングすることで、ＡｌＧａＮ層４にリセス形状部４ａを形成する。その後、レジストマスクを除去してから、リセス形状部４ａ内を含め、ＡｌＧａＮ層４の表面に酸化膜などの絶縁膜や不純物をドープしたＰｏｌｙ－Ｓｉを順に成膜する。そして、図示しないマスクを用いてこれらをパターニングし、ゲート絶縁膜５およびゲート電極６を形成する。さらに、リセス形状部４ａの形成と同様の工程を行うことで、溝部４ｂ、４ｃを形成する。その後、層間絶縁膜９の形成工程や層間絶縁膜９に対するコンタクトホール形成工程、更にはコンタクトホールを通じた溝部４ｂ、４ｃ内への電極材料の埋め込み工程およびパターニング工程を行うことで、ソース電極７およびドレイン電極８を形成する。このようにして、図２（ａ）に示したように、ダイシング前の複数チップが繋がっている状態の構造が得られる。
　〔図２（ｂ）に示す工程〕
　chemical mechanical polishing（ＣＭＰ）やバックグラインドなどによる裏面研削を行って基板１の裏面を平坦化したのち、その裏面にレジスト２０を成膜する。そして、フォトリソグラフィにてレジスト２０をパターニングし、ダイシングラインに沿った所定幅であって、ダイシングラインよりも広い幅のライン上においてレジスト２０を除去する。
　〔図２（ｃ）に示す工程〕
　レジスト２０をマスクとして基板１の裏面を所定深さエッチングし、トレンチ２１を形成する。このときのトレンチ２１の深さについては、例えば３μｍ程度にしている。
　〔図２（ｄ）に示す工程〕
　キャロス洗浄処理などによってレジスト２０を除去したのち、chemical vapor deposition（ＣＶＤ）やspin on glass（ＳＯＧ）でシリコン酸化膜を形成することなどにより、トレンチ２１内を含めて基板１の裏面に第１絶縁膜１１ａを形成する。さらに、第１絶縁膜１１ａの表面にアルミナもしくはシリコン窒化膜などをスパッタやＣＶＤなどによって成膜することで、第２絶縁膜１１ｂを形成する。
　〔図２（ｅ）に示す工程〕
　第２絶縁膜１１ｂの表面に、ＴｉＮｉＡｕなどの電極材料で構成された金属層１２を形成する。
　〔図２（ｆ）に示す工程〕
　この後、ダイシング工程を行うことでチップ単位に分割し、図１に示した半導体装置が完成する。このように製造された半導体装置は、上記したように、基板１の裏面に絶縁膜１１が配置され、かつ、チップ端面を１周囲むように絶縁膜１１を部分的に厚くした厚膜部１１ｃを備えた構造となる。これにより、素子内部における基板法線方向のリークを抑制でき、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して絶縁膜１１の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図３に示すように、本実施形態でも、絶縁膜１１を第１絶縁膜１１ａと第２絶縁膜１１ｂとによって構成しているが、第１絶縁膜１１ａに厚膜部１１ｃを備えておらず、第１絶縁膜１１ａを均一膜厚としている。
　このように、第１絶縁膜１１ａを均一膜厚で構成したとしても、素子内部において基板法線方向のリークパスを遮断することが可能となり、リーク電流の発生を抑制できる。そして、基板１の表面には絶縁膜１１が形成されないことから、バッファ層２やＧａＮ層３およびＡｌＧａＮ層４を基板１の表面から順に形成できる。このため、格子不整合の発生を抑制でき、これらの単結晶化が可能となって、結晶欠陥の増加を抑制することが可能となる。したがって、第１実施形態と同様、素子内部における基板法線方向のリークを抑制でき、かつ、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。
　このように構成される半導体装置は、例えば図４（ａ）～図４（ｅ）に示す製造工程によって製造可能である。すなわち、図４（ａ）に示す工程において図２（ａ）と同様の工程を行ったのち、第１実施形態で説明したトレンチ２１を形成することなく、図４（ｂ）に示す工程において図２（ｄ）と同様の工程を行うことで第１絶縁膜１１ａを形成する。そして、図４（ｃ）に示す工程において、必要に応じてＣＭＰなどによって第１絶縁膜１１ａを研削することで、第１絶縁膜１１ａの平坦性を改善する。その後は、図４（ｄ）、図４（ｅ）に示す工程において、図２（ｅ）、図２（ｆ）と同様の工程により、第２絶縁膜１１ｂおよび金属層１２を形成してからチップ単位に分割する。これにより、図３に示す半導体装置を製造することができる。
　（他の実施形態）
　本開示は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
　具体的には、横型素子として図１に示す横型ＨＥＭＴを例に挙げて説明したが、他の横型ＨＥＭＴや横型ＭＯＳＦＥＴなどを適用することもできる。例えば、基板１の表面にＧａＮ層３を形成すると共に、このＧａＮ層３にリセス形状部を形成し、このリセス形状部にゲート絶縁膜５やゲート電極６が配置される構造の横型ＨＥＭＴなどが挙げられる。
　また、上記実施形態では、第１絶縁膜１１ａの表面に第２絶縁膜１１ｂをスパッタやＣＶＤなどによって成膜する場合について説明したが、他の方法で形成しても良い。例えば、図５に示すように、アルミナ基板によって構成される第２絶縁膜１１ｂを用意し、これをメタル圧着、真空圧着もしくは接着剤を用いた接着などによって貼り付けることで、第１絶縁膜１１ａの表面に第２絶縁膜１１ｂを形成しても良い。このように、第２絶縁膜１１ｂを貼り合せによって形成する場合、第２絶縁膜１１ｂを均一膜厚で構成できる。このため、第１絶縁膜１１ａがウェハ面内において局所的に薄くなった部分などが存在していたとしても、均一膜厚とされた第２絶縁膜１１ｂによってリークパスが局所的に発生してしまうことを防止することが可能となる。
　さらに、上記第１実施形態では、トレンチ２１を形成することで厚膜部１１ｃを形成するようにしたが、第１絶縁膜１１ａを均一膜厚で形成したのち、厚膜部１１ｃの形成予定領域を局所的にアニールすることなどによって、厚膜部１１ｃを形成することもできる。

Claims (6)

  1. 　半絶縁性材料もしくは半導体材料によって構成され、表面と前記表面の反対に位置する裏面とを有し、チップ単位に分割された基板（１）と、
    　前記基板の表面側に備えられ、チャネルを構成するチャネル層（３、４）と、前記チャネル層の上に形成された制御電極（６）と、前記制御電極の両側において前記チャネル層に接触させられた第１電極（７）および第２電極（８）とを有し、前記制御電極に印加する電圧に基づいて前記チャネルを制御し、前記第１電極と前記第２電極との間において電流を流す横型素子と、
    　前記基板の前記裏面に設けられた絶縁膜（１１）と、を備えている半導体装置。
  2. 　チップ端面において、前記基板の前記裏面に形成されたトレンチ（２１）をさらに備え、
    　前記絶縁膜（１１）は、前記基板の前記裏面上に形成され、前記チップ端面において、前記チップ端面より内側の位置よりも厚みが厚くされた厚膜部（１１ｃ）を有し、
    　前記トレンチ内に前記絶縁膜が埋め込まれることで、前記厚膜部が構成されている請求項１に記載の半導体装置。
  3. 　前記厚膜部は、前記チップ端面を１周囲んで形成されている請求項１または２に記載の半導体装置。
  4. 　前記絶縁膜のうち前記基板と反対側の一面に設けられた金属層（１２）をさらに備えている請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 　半絶縁性材料もしくは半導体材料によって構成され、表面と前記表面の反対に位置する裏面とを有し、チップ単位に分割された基板（１）と、
    　前記基板の表面側に、チャネルを構成するチャネル層（３、４）と、前記チャネル層の上に形成された制御電極（６）と、前記制御電極の両側において前記チャネル層に接触させられた第１電極（７）および第２電極（８）とを有し、前記制御電極に印加する電圧に基づいて前記チャネルを制御し、前記第１電極と前記第２電極との間において電流を流す横型素子と、
    　前記基板の前記裏面に設けられた絶縁膜（１１）と、を備えた半導体装置の製造方法であって、
    　前記チップ単位に分割する前の前記基板に対して前記横型素子を形成し、
    　前記基板の前記裏面に前記絶縁膜を成膜し、
    　ダイシングラインに沿って前記基板を前記チップ単位に分割することを含んでいる半導体装置の製造方法。
  6. 　前記基板の前記裏面のうち前記ダイシングラインに沿った所定幅が開口するマスク（２０）を配置し、前記マスクを用いて前記基板の前記裏面を所定深さエッチングすることでトレンチ（２１）を形成することをさらに含み、
    　前記絶縁膜の成膜では、前記マスクを除去したのち、前記トレンチ内を含む前記基板の前記裏面に前記絶縁膜を成膜する請求項５に記載の半導体装置の製造方法。
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