JP2015060920A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】素子内部における基板法線方向のリークを抑制でき、かつ、、チャネル層の形成時に格子不整合の発生を抑制できる構造半導体装置を提供する。【解決手段】基板１の裏面に絶縁膜１１を配置する。このように、基板１の裏面に絶縁膜１１を配置することで、素子内部において基板法線方向のリークパスを遮断することが可能となり、リーク電流の発生を抑制できる。そして、基板１の表面には絶縁膜１１が形成されないことから、バッファ層２やＧａＮ層３およびＡｌＧａＮ層４を基板１の表面から順に形成できる。このため、格子不整合の発生を抑制でき、これらの単結晶化が可能となって、結晶欠陥の増加を抑制することが可能となる。したがって、素子内部における基板法線方向のリークを抑制でき、かつ、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。【選択図】図１
Description
本発明は、半導体基板の上にチャネル層が形成され、チャネル層に対して接続された第１電極と第２電極と、チャネル層を通じて第１、第２電極の間に流される電流を制御する制御電極とを有して構成されるスイッチング素子が備えられた半導体装置に関する。
従来より、スイッチング素子が備えられた半導体装置が種々提案されている。例えば、スイッチング素子は、シリコン基板の上にバッファ層を介してＡｌＧａＮ層やＧａＮ層などのチャネル層が備えられ、チャネル層に対して互いに離間する第１、第２電極と、第１、第２電極の間に配置された制御電極とが備えられた構成とされている。このような構成において、制御電極に印加する制御電圧が制御されることで、チャネル層を通じて第１、第２電極の間に流される電流が制御され、スイッチング素子におけるスイッチング動作が行われている。
しかしながら、このような構成のスイッチング素子では、第１電極と第２電極との間においてチャネル層内に広がる空乏層がバッファ層に接触するまで広がったり、ＧａＮエピ層内の結晶欠陥によるリークが原因となったりして、それがリークパスとなり、半導体装置裏面側にリーク電流を発生させることになる。
このため、特許文献１において、シリコン基板の上にシリコン酸化膜などによって構成される絶縁層を配置することで、素子内部における基板法線方向のリークパスを遮断し、リーク電流の発生が抑制される構造が提案されている。
しかしながら、上記特許文献１のようにシリコン基板の上に絶縁層を配置する場合、その絶縁層の上にＡｌＧａＮ層やＧａＮ層などをエピタキシャル成長することになり、格子不整合を引き起こし、単結晶化が困難となって、結晶欠陥を増加させる要因となる。
本発明は上記点に鑑みて、素子内部における基板法線方向のリークを抑制でき、かつ、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１ないし４に記載の発明では、半絶縁性材料もしくは半導体材料によって構成され、一面を表面とすると共に該表面の反対面を裏面とし、チップ単位に分割された基板（１）と、基板の表面側に、チャネルを構成するチャネル層（３、４）と、チャネル層の上に形成された制御電極（６）と、制御電極の両側においてチャネル層に接触させられた第１電極（７）および第２電極（８）とを有し、制御電極に印加する電圧に基づいてチャネルを制御し、第１電極と第２電極との間において電流を流す横型素子と、基板の裏面に設けられた絶縁膜（１１）と、を備えていることを特徴としている。
このように、基板の裏面に絶縁膜を配置していることから、素子内部において基板法線方向のリークパスを遮断することが可能となり、リーク電流の発生を抑制できる。そして、基板の表面には絶縁膜が形成されないことから、チャネル層などを基板の表面から形成できる。このため、格子不整合の発生を抑制でき、単結晶化が可能となって、結晶欠陥の増加を抑制することが可能となる。したがって、素子内部における基板法線方向のリークを抑制でき、かつ、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。
請求項２に記載の発明では、絶縁膜（１１）は、基板の裏面上に形成され、チップ端面において、チップ端面よりも内側の位置よりも厚みが厚くされた厚膜部（１１ｃ）を有して構成され、チップ端面において、該チップ端面よりも内側の位置よりも厚みが厚くされた厚膜部（１１ｃ）を有して構成された絶縁膜（１１）と、を備えていることを特徴としている。
このように、チップ端面において絶縁膜を部分的に厚くした厚膜部を備えるようにしている。このため、チップ端面におけるリークパスを遮断することができる。そして、この部分が厚い厚膜部とされていることから、絶縁耐圧が局所的に高くなって、リークパスを的確に遮断することが可能となる。したがって、素子内部における基板法線方向のリークを抑制でき、かつ、チップ端面におけるリークも抑制することが可能な横型素子を有する半導体装置とすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態の半導体装置は、横型素子として、ＧａＮ−ＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）デバイスの一つである横型ＨＥＭＴを備えたものである。横型ＨＥＭＴは、化合物半導体基板を用いて形成されるもので、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に、ピエゾ効果及び分極効果により２次元電子ガス（以下、２ＤＥＧ）キャリアが誘起されることで動作する横型素子である。この横型ＨＥＭＴは、以下のように構成されている。
本発明の第１実施形態について説明する。本実施形態の半導体装置は、横型素子として、ＧａＮ−ＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）デバイスの一つである横型ＨＥＭＴを備えたものである。横型ＨＥＭＴは、化合物半導体基板を用いて形成されるもので、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に、ピエゾ効果及び分極効果により２次元電子ガス（以下、２ＤＥＧ）キャリアが誘起されることで動作する横型素子である。この横型ＨＥＭＴは、以下のように構成されている。
図１に示すように、基板１の表面に、バッファ層２を介して、ＧａＮ層３およびｎ型のＡｌＧａＮ層４が積層された構造を化合物半導体基板として用いて形成されている。
基板１は、Ｓｉ（１１１）、ＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されている。ここでは、基板１をＳｉ（１１１）で構成した場合として図示してある。バッファ層２は、ＡｌＧａＮ−ＧａＮ超格子層などで構成され、この上にＧａＮ層３とＡｌＧａＮ層４を例えばヘテロエピタキシャル成長により形成することで、ＧａＮ層３などの結晶性が良好なものとなるようにしている。
また、ＡｌＧａＮ層４の表面はリセス形状部（凹部）４ａおよびこのリセス形状部４ａを挟んだ両側に位置する溝部４ｂ、４ｃが形成されている。ＡｌＧａＮ層４の表面のうちリセス形状部４ａが形成された場所には、リセス形状部４ａ内およびリセス形状部４ａの周囲に形成されたゲート絶縁膜５およびその上に形成された制御電極に相当するゲート電極６にて構成されるゲート構造が備えられている。ゲート絶縁膜５は、酸化膜などによって構成されており、ゲート電極６は、不純物がドープされたＰｏｌｙ−Ｓｉなどによって構成されている。
さらに、ＡｌＧａＮ層４の表面のうち溝部４ｂが配置された場所には、溝部４ｂ内に入り込むように第１電極に相当するソース電極７が形成されている。同様に、ＡｌＧａＮ層４の表面のうち溝部４ｃが配置された場所には、溝部４ｃ内に入り込むように第２電極に相当するドレイン電極８が形成されている。そして、ソース電極７やドレイン電極８がそれぞれ溝部４ｂ、４ｃの表面とオーミック接触させられている。また、ＡｌＧａＮ層４の表面に形成されたシリコン酸化膜などで構成された層間絶縁膜９により、各電極６〜８が電気的に分離された状態になっている。
なお、基板１の表面側において、バッファ層２やＧａＮ層３およびＡｌＧａＮ層４を貫通して基板１に達するように外周分離構造１０が形成されている。外周分離構造１０は、例えばＳＴＩ（Shallow Trench Isolation）構造やトレンチ分離構造などによって構成され、この素子内部と外周部との絶縁分離が為されている。
一方、基板１の裏面側には、シリコン酸化膜（ＳｉＯ2）、アルミナ（ＡｌＮ）もしくはシリコン窒化膜（Ｓｉ3Ｎ4）などによって構成された絶縁膜１１が形成されている。本実施形態の場合、絶縁膜１１を二層構造の第１絶縁膜１１ａおよび第２絶縁膜１１ｂによって構成しており、第１絶縁膜１１ａをシリコン酸化膜、第２絶縁膜１１ｂをアルミナもしくはシリコン窒化膜によって構成している。そして、チップ端面において、第１絶縁膜１１ａにチップ内部よりも厚くされた厚膜部１１ｃを備え、厚膜部１１ｃによってチップ端面が１周囲まれるようにしている。第１絶縁膜１１ａのうち厚膜部１１ｃよりも内側の部分の厚みについては要求される素子耐圧や熱抵抗などに基づいて決められており、厚膜部１１は少なくもその第１絶縁膜１１ａのうち厚膜部１１ａよりも内側の部分よりも厚く形成されている。また、第１絶縁膜１１ａにおける厚膜部１１ｃと第２絶縁膜１１ｂとを合わせた膜厚は、数十μｍ（例えば５０μｍオーダー）とされている。厚膜部１１ｃは、例えば３μｍ程度とされている。
なお、ここでは絶縁膜１１を第１絶縁膜１１ａと第２絶縁膜１１ｂの二層構造としたが、一層構造もしくは三層以上の複数層構造としても良い。また、厚膜部１１ｃは、絶縁膜１１を構成するいずれか１つもしくは複数の組み合わせによって構成されていれば良く、第１絶縁膜１１ａのみによって構成されていなくても良い。
さらに、絶縁膜１１のうち基板１とは反対側の一面には例えばＴｉＮｉＡｕなどの電極材料で構成された金属層１２が形成されている。この金属層１２は、従来から用いられている接続構造を適用可能とするためのものであるが、他の接続構造を適用する場合には無くても構わない。例えば、金属層１２の表面に銅（Ｃｕ）などの熱伝導率の高い金属板を貼り付けたのち、更に金属板の表面に放熱フィンを貼り付ける放熱構造とする場合、もしくは、金属層１２を実装面として実装基板などに実装する場合に、金属層１２が用いられる。絶縁膜１１が無い場合、例えば金属層１２を基板１に接続することで基板１を接地電位に固定するという用途で用いられるが、本実施形態の場合は絶縁膜１１の存在により、基板１は金属層１２から絶縁されてフローティング電位となる。このような構造とされる場合でも、金属層１２を介して放熱フィンに貼り付けたり実装基板などに実装することができることから、より汎用性の高い半導体装置とすることができる。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。
このように構成される横型のＨＥＭＴは、ゲート電極６に対してゲート電圧を印加することでスイッチング動作を行う。具体的には、ゲート電極６に対してゲート電圧を印加することで、ゲート電極６の下方におけるＧａＮ層３とＡｌＧａＮ層４のＧａＮ層側に２ＤＥＧで構成される電子層（チャネル）の密度を制御し、ソース−ドレイン間に電圧を加えることで、ソース−ドレイン間に電流を流すという動作を行う。
このような横型ＨＥＭＴでは、基板１の裏面に絶縁膜１１を配置していることから、素子内部において基板法線方向のリークパスを遮断することが可能となり、リーク電流の発生を抑制できる。そして、基板１の表面には絶縁膜１１が形成されないことから、バッファ層２やＧａＮ層３およびＡｌＧａＮ層４を基板１の表面から順に形成できる。このため、格子不整合の発生を抑制でき、これらの単結晶化が可能となって、結晶欠陥の増加を抑制することが可能となる。
したがって、素子内部における基板法線方向のリークを抑制でき、かつ、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。
さらに、本実施形態では、チップ端面を１周囲むように絶縁膜１１を部分的に厚くした厚膜部１１ｃを備えるようにしている。このため、チップ端面におけるリークパスを遮断することができる。そして、この部分が厚い厚膜部１１ｃとされていることから、絶縁耐圧が局所的に高くなって、リークパスを的確に遮断することが可能となる。
したがって、素子内部における基板法線方向のリークを抑制でき、かつ、チップ端面におけるリークも抑制することが可能な横型素子を有する半導体装置とすることが可能となる。また、チップ端面に厚膜部１１ｃを備えていることから、ダイシング等の加工の際に、チッピングが発生して一部が剥がれたり薄くなったとしても、厚膜部１１ｃの残りの厚みによってリークパスが発生することを抑制できる。
なお、絶縁膜１１の全体を厚膜部１１ｃと同様に厚く形成することも可能であるが、絶縁膜１１を厚くすれば素子内部における絶縁耐圧が高くなる反面、熱抵抗が高くなる。半導体装置に備えられる横型素子が発熱型素子である場合、放熱性が良好であることも重要であり、絶縁耐圧と放熱性とがトレードオフの関係となるため、両方の要求値を満たせるように、絶縁膜１１の全体を厚くすることは好ましくない。
近年では、部品点数削減による低コスト化、小型化に対応して、発熱型素子が備えられる半導体装置を従来の水冷型ではなく自然空冷型に切替えようとするニーズが高まっている。パワーデバイスへの低損失化、低熱抵抗化が期待されるＨＥＭＴなどの次世代パワーデバイスにより、素子そのものの低損失化は可能になる。しかしながら、従来では、実装時に半導体装置と実装対象部材との間の絶縁を取るために、半導体装置の裏面（基板裏面）に絶縁シートを貼り付けており、半導体装置の実装後で見る装置全体の熱抵抗が熱伝達率の悪い絶縁シートに律速されてしまう。これに対して、本実施形態のように、絶縁膜１１を備えることで、半導体装置と実装対象部材との間の絶縁を図ることもできるし、絶縁シートと比較して絶縁膜１１の熱抵抗が低いことから、実装後で見る熱抵抗を低く抑えることが可能となる。このため、半導体装置の絶縁耐圧を確保しつつ低熱抵抗化も実現でき、水冷型のみならず自然空冷型であっても、半導体装置の冷却を行うことが可能になるという効果も得られる。
次に、上記のように構成される横型ＨＥＭＴを備えた半導体装置の製造方法について、図２を参照して説明する。なお、図２においては、製造工程中における半導体装置の断面を示してあるが、簡略化のため、ＧａＮ層３、ＡｌＧａＮ層４、ゲート電極６、ソース電極７およびドレイン電極８については省略してある。
〔図２（ａ）に示す工程〕
化合物半導体基板に対して各種電極６〜８や層間絶縁膜９を形成したものを用意する。例えば、まず、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの基板１の表面に、ＧａＮ層３およびｎ型のＡｌＧａＮ層４が積層された構造を有する化合物半導体基板を用意する。この化合物半導体基板に、例えばトレンチ形成および絶縁膜埋め込みなどのＳＴＩプロセスを施すことで外周分離構造１０を形成する。続いて、ＡｌＧａＮ層４の表面に酸化膜などのマスク膜を形成したのち、この上にレジストマスクを配置してマスク膜をパターニングし、これらをマスクとしてＡｌＧａＮ層４の表面をドライエッチングすることで、ＡｌＧａＮ層４にリセス形状部４ａを形成する。その後、レジストマスクを除去してから、リセス形状部４ａ内を含め、ＡｌＧａＮ層４の表面に酸化膜などの絶縁膜や不純物をドープしたＰｏｌｙ−Ｓｉを順に成膜する。そして、図示しないマスクを用いてこれらをパターニングし、ゲート絶縁膜５およびゲート電極６を形成する。さらに、リセス形状部４ａの形成と同様の工程を行うことで、溝部４ｂ、４ｃを形成する。その後、層間絶縁膜９の形成工程や層間絶縁膜９に対するコンタクトホール形成工程、更にはコンタクトホールを通じた溝部４ｂ、４ｃ内への電極材料の埋め込み工程およびパターニング工程を行うことで、ソース電極７およびドレイン電極８を形成する。このようにして、図２（ａ）に示したように、ダイシング前の複数チップが繋がっている状態の構造が得られる。
化合物半導体基板に対して各種電極６〜８や層間絶縁膜９を形成したものを用意する。例えば、まず、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの基板１の表面に、ＧａＮ層３およびｎ型のＡｌＧａＮ層４が積層された構造を有する化合物半導体基板を用意する。この化合物半導体基板に、例えばトレンチ形成および絶縁膜埋め込みなどのＳＴＩプロセスを施すことで外周分離構造１０を形成する。続いて、ＡｌＧａＮ層４の表面に酸化膜などのマスク膜を形成したのち、この上にレジストマスクを配置してマスク膜をパターニングし、これらをマスクとしてＡｌＧａＮ層４の表面をドライエッチングすることで、ＡｌＧａＮ層４にリセス形状部４ａを形成する。その後、レジストマスクを除去してから、リセス形状部４ａ内を含め、ＡｌＧａＮ層４の表面に酸化膜などの絶縁膜や不純物をドープしたＰｏｌｙ−Ｓｉを順に成膜する。そして、図示しないマスクを用いてこれらをパターニングし、ゲート絶縁膜５およびゲート電極６を形成する。さらに、リセス形状部４ａの形成と同様の工程を行うことで、溝部４ｂ、４ｃを形成する。その後、層間絶縁膜９の形成工程や層間絶縁膜９に対するコンタクトホール形成工程、更にはコンタクトホールを通じた溝部４ｂ、４ｃ内への電極材料の埋め込み工程およびパターニング工程を行うことで、ソース電極７およびドレイン電極８を形成する。このようにして、図２（ａ）に示したように、ダイシング前の複数チップが繋がっている状態の構造が得られる。
〔図２（ｂ）に示す工程〕
ＣＭＰ（Chemical Mechanical Polishing）やバックグラインドなどによる裏面研削を行って基板１の裏面を平坦化したのち、その裏面にレジスト２０を成膜する。そして、フォトリソグラフィにてレジスト２０をパターニングし、ダイシングラインに沿った所定幅であって、ダイシングラインよりも広い幅のライン上においてレジスト２０を除去する。
ＣＭＰ（Chemical Mechanical Polishing）やバックグラインドなどによる裏面研削を行って基板１の裏面を平坦化したのち、その裏面にレジスト２０を成膜する。そして、フォトリソグラフィにてレジスト２０をパターニングし、ダイシングラインに沿った所定幅であって、ダイシングラインよりも広い幅のライン上においてレジスト２０を除去する。
〔図２（ｃ）に示す工程〕
レジスト２０をマスクとして基板１の裏面を所定深さエッチングし、トレンチ２１を形成する。このときのトレンチ２１の深さについては、例えば３μｍ程度にしている。
レジスト２０をマスクとして基板１の裏面を所定深さエッチングし、トレンチ２１を形成する。このときのトレンチ２１の深さについては、例えば３μｍ程度にしている。
〔図２（ｄ）に示す工程〕
キャロス洗浄処理などによってレジスト２０を除去したのち、ＣＶＤ（Chemical Vapor Deposition）やＳＯＧ（Spin on Glass）でシリコン酸化膜を形成することなどにより、トレンチ２１内を含めて基板１の裏面に第１絶縁膜１１ａを形成する。さらに、第１絶縁膜１１ａの表面にアルミナもしくはシリコン窒化膜などをスパッタやＣＶＤなどによって成膜することで、第２絶縁膜１１ｂを形成する。
キャロス洗浄処理などによってレジスト２０を除去したのち、ＣＶＤ（Chemical Vapor Deposition）やＳＯＧ（Spin on Glass）でシリコン酸化膜を形成することなどにより、トレンチ２１内を含めて基板１の裏面に第１絶縁膜１１ａを形成する。さらに、第１絶縁膜１１ａの表面にアルミナもしくはシリコン窒化膜などをスパッタやＣＶＤなどによって成膜することで、第２絶縁膜１１ｂを形成する。
〔図２（ｅ）に示す工程〕
第２絶縁膜１１ｂの表面に、ＴｉＮｉＡｕなどの電極材料で構成された金属層１２を形成する。
第２絶縁膜１１ｂの表面に、ＴｉＮｉＡｕなどの電極材料で構成された金属層１２を形成する。
〔図２（ｆ）に示す工程〕
この後、ダイシング工程を行うことでチップ単位に分割し、図１に示した半導体装置が完成する。このように製造された半導体装置は、上記したように、基板１の裏面に絶縁膜１１が配置され、かつ、チップ端面を１周囲むように絶縁膜１１を部分的に厚くした厚膜部１１ｃを備えた構造となる。これにより、素子内部における基板法線方向のリークを抑制でき、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。
この後、ダイシング工程を行うことでチップ単位に分割し、図１に示した半導体装置が完成する。このように製造された半導体装置は、上記したように、基板１の裏面に絶縁膜１１が配置され、かつ、チップ端面を１周囲むように絶縁膜１１を部分的に厚くした厚膜部１１ｃを備えた構造となる。これにより、素子内部における基板法線方向のリークを抑制でき、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して絶縁膜１１の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して絶縁膜１１の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図３に示すように、本実施形態でも、絶縁膜１１を第１絶縁膜１１ａと第２絶縁膜１１ｂとによって構成しているが、第１絶縁膜１１ａに厚膜部１１ｃを備えておらず、第１絶縁膜１１ａを均一膜厚としている。
このように、第１絶縁膜１１ａを均一膜厚で構成したとしても、素子内部において基板法線方向のリークパスを遮断することが可能となり、リーク電流の発生を抑制できる。そして、基板１の表面には絶縁膜１１が形成されないことから、バッファ層２やＧａＮ層３およびＡｌＧａＮ層４を基板１の表面から順に形成できる。このため、格子不整合の発生を抑制でき、これらの単結晶化が可能となって、結晶欠陥の増加を抑制することが可能となる。したがって、第１実施形態と同様、素子内部における基板法線方向のリークを抑制でき、かつ、チャネル層の形成時に格子不整合の発生を抑制できる構造の横型素子を有する半導体装置とすることが可能となる。
このように構成される半導体装置は、例えば図４に示す製造工程によって製造可能である。すなわち、図４（ａ）に示す工程において図２（ａ）と同様の工程を行ったのち、第１実施形態で説明したトレンチ２１を形成することなく、図４（ｂ）に示す工程において図２（ｄ）と同様の工程を行うことで第１絶縁膜１１ａを形成する。そして、図４（ｃ）に示す工程において、必要に応じてＣＭＰなどによって第１絶縁膜１１ａを研削することで、第１絶縁膜１１ａの平坦性を改善する。その後は、図４（ｄ）、（ｅ）に示す工程において、図２（ｅ）、（ｆ）と同様の工程により、第２絶縁膜１１ｂおよび金属層１２を形成してからチップ単位に分割する。これにより、図４に示す半導体装置を製造することができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
具体的には、横型素子として図１に示す横型ＨＥＭＴを例に挙げて説明したが、他の横型ＨＥＭＴや横型ＭＯＳＦＥＴなどを適用することもできる。例えば、基板１の表面にＧａＮ層３を形成すると共に、このＧａＮ層３にリセス形状部を形成し、このリセス形状部にゲート絶縁膜５やゲート電極６が配置される構造の横型ＨＥＭＴなどが挙げられる。
また、上記実施形態では、第１絶縁膜１１ａの表面に第２絶縁膜１１ｂをスパッタやＣＶＤなどによって成膜する場合について説明したが、他の方法で形成しても良い。例えば、図５に示すように、アルミナ基板によって構成される第２絶縁膜１１ｂを用意し、これをメタル圧着、真空圧着もしくは接着剤を用いた接着などによって貼り付けることで、第１絶縁膜１１ａの表面に第２絶縁膜１１ｂを形成しても良い。このように、第２絶縁膜１１ｂを貼り合せによって形成する場合、第２絶縁膜１１ｂを均一膜厚で構成できる。このため、第１絶縁膜１１ａがウェハ面内において局所的に薄くなった部分などが存在していたとしても、均一膜厚とされた第２絶縁膜１１ｂによってリークパスが局所的に発生してしまうことを防止することが可能となる。
さらに、上記第１実施形態では、トレンチ２１を形成することで厚膜部１１ｃを形成するようにしたが、第１絶縁膜１１ａを均一膜厚で形成したのち、厚膜部１１ｃの形成予定領域を局所的にアニールすることなどによって、厚膜部１１ｃを形成することもできる。
１ 基板
２ バッファ層
３ ＧａＮ層
４ ＡｌＧａＮ層
６ ゲート電極
７ ソース電極
８ ドレイン電極
１１ 絶縁膜
１１ａ 第１絶縁膜
１１ｂ 第２絶縁膜
１１ｃ 厚膜部
２１ トレンチ
２ バッファ層
３ ＧａＮ層
４ ＡｌＧａＮ層
６ ゲート電極
７ ソース電極
８ ドレイン電極
１１ 絶縁膜
１１ａ 第１絶縁膜
１１ｂ 第２絶縁膜
１１ｃ 厚膜部
２１ トレンチ
Claims (6)
- 半絶縁性材料もしくは半導体材料によって構成され、一面を表面とすると共に該表面の反対面を裏面とし、チップ単位に分割された基板（１）と、
前記基板の表面側に備えられ、チャネルを構成するチャネル層（３、４）と、前記チャネル層の上に形成された制御電極（６）と、前記制御電極の両側において前記チャネル層に接触させられた第１電極（７）および第２電極（８）とを有し、前記制御電極に印加する電圧に基づいて前記チャネルを制御し、前記第１電極と前記第２電極との間において電流を流す横型素子と、
前記基板の裏面に設けられた絶縁膜（１１）と、を備えていることを特徴とする半導体装置。 - 前記絶縁膜（１１）は、前記基板の裏面上に形成され、チップ端面において、該チップ端面よりも内側の位置よりも厚みが厚くされた厚膜部（１１ｃ）を有して構成され、
チップ端面において、前記基板の裏面にトレンチ（２１）が形成されており、該トレンチ内に前記絶縁膜が埋め込まれることで、前記厚膜部が構成されていることを特徴とする請求項１に記載の半導体装置。 - 前記厚膜部は、前記チップ端面を１周囲んで形成されていることを特徴とする請求項１または２に記載の半導体装置。
- 前記絶縁膜のうち前記基板と反対側の一面には、金属層（１２）が備えられていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
- 半絶縁性材料もしくは半導体材料によって構成され、一面を表面とすると共に該表面の反対面を裏面とし、チップ単位に分割された基板（１）と、
前記基板の表面側に、チャネルを構成するチャネル層（３、４）と、前記チャネル層の上に形成された制御電極（６）と、前記制御電極の両側において前記チャネル層に接触させられた第１電極（７）および第２電極（８）とを有し、前記制御電極に印加する電圧に基づいて前記チャネルを制御し、前記第１電極と前記第２電極との間において電流を流す横型素子と、
前記基板の裏面に設けられた絶縁膜（１１）と、を備えた半導体装置の製造方法であって、
チップ単位に分割する前の前記基板に対して前記横型素子を形成する工程と、
前記基板の裏面の前記絶縁膜を成膜する工程と、
前記ダイシングラインに沿って前記基板をチップ単位に分割する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 前記基板の裏面のうちダイシングラインに沿った所定幅が開口するマスク（２０）を配置し、このマスクを用いて前記基板の裏面を所定深さエッチングすることでトレンチ（２１）を形成する工程を有し、
前記絶縁膜を成膜する工程では、前記マスクを除去したのち、前記トレンチ内を含む前記基板の裏面の前記絶縁膜を成膜することを特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (2)
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| JP2013193028A JP2015060920A (ja) | 2013-09-18 | 2013-09-18 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2013193028A JP2015060920A (ja) | 2013-09-18 | 2013-09-18 | 半導体装置およびその製造方法 |
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|---|---|
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| JP (1) | JP2015060920A (ja) |
| WO (1) | WO2015040802A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018536290A (ja) * | 2015-11-25 | 2018-12-06 | 日本テキサス・インスツルメンツ株式会社 | 隔離されたｉｉｉ−ｎ半導体デバイス |
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| JPS6348869A (ja) * | 1986-08-19 | 1988-03-01 | Mitsubishi Electric Corp | 半導体装置 |
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| JP4243075B2 (ja) * | 2002-06-13 | 2009-03-25 | パナソニック株式会社 | 半導体装置およびその製造方法 |
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