JP4522301B2 - 半導体基板および半導体装置 - Google Patents

半導体基板および半導体装置 Download PDF

Info

Publication number
JP4522301B2
JP4522301B2 JP2005100248A JP2005100248A JP4522301B2 JP 4522301 B2 JP4522301 B2 JP 4522301B2 JP 2005100248 A JP2005100248 A JP 2005100248A JP 2005100248 A JP2005100248 A JP 2005100248A JP 4522301 B2 JP4522301 B2 JP 4522301B2
Authority
JP
Japan
Prior art keywords
substrate
layer
semiconductor
stress relaxation
semiconductor crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005100248A
Other languages
English (en)
Other versions
JP2006278999A (ja
JP2006278999A5 (ja
Inventor
俊介 倉知
務 駒谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2005100248A priority Critical patent/JP4522301B2/ja
Priority to US11/391,200 priority patent/US7442999B2/en
Publication of JP2006278999A publication Critical patent/JP2006278999A/ja
Publication of JP2006278999A5 publication Critical patent/JP2006278999A5/ja
Application granted granted Critical
Publication of JP4522301B2 publication Critical patent/JP4522301B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/173—The laser chip comprising special buffer layers, e.g. dislocation prevention or reduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0207—Substrates having a special shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0421—Electrical excitation ; Circuits therefor characterised by the semiconducting contacting layers
    • H01S5/0422—Electrical excitation ; Circuits therefor characterised by the semiconducting contacting layers with n- and p-contacts on the same side of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H01S5/04257—Electrodes, e.g. characterised by the structure characterised by the configuration having positive and negative electrodes on the same side of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Biophysics (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Semiconductor Lasers (AREA)

Description

本発明は、半導体基板、半導体結晶成長用基板および半導体装置に関する。
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。この半導体装置においては、半導体結晶層の成長基板としてサファイア基板等が用いられている。しかしながら、成長基板の格子定数および熱膨張係数と半導体結晶層の格子定数および熱膨張係数との間には、大きな格差が存在する。それにより、半導体装置全体が反ったり、クラックが発生する等して歩留まりが低下するおそれがあった。
そこで、成長基板の裏面側に応力相殺層を設ける技術が開示されている（例えば、特許文献１参照）。この技術によれば、応力相殺層によって成長基板の反り、クラックの発生を抑制することができる。
特開２００３−１１３０００号公報
しかしながら、本発明者は、特許文献１の技術では、成長基板と半導体結晶層との界面における剥がれまたは成長基板および半導体結晶層の前後の半導体層各面における界面における剥がれを効果的に抑制することができないことを発見した。
本発明は、基板の反り、クラックの発生を効果的に抑制することができるとともに、半導体層各面における剥がれを防止することができる半導体基板、半導体結晶成長用基板および半導体装置を提供することを目的とする。
本発明に係る半導体基板は、基板の一面上に成長した半導体結晶層と、基板の他面およびこれに連続して基板の側面および半導体結晶層の側面に形成され、基板に対し、半導体結晶層が基板に付与する応力と同じ方向に応力を付与する応力緩和層と、を備え、半導体結晶層は、表面に応力緩和層が形成されない領域を有することを特徴とするものである。
本発明に係る半導体基板においては、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力が付与される。この場合、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体基板の反りおよびクラックの発生が抑制される。したがって、リソグラフィ等により半導体基板上に素子パターンを形成する際に半導体基板全体の露光の寸法のバラツキが生じることが防止される。その結果、本発明に係る半導体基板上に高詳細な素子パターンを形成することができる。また、半導体結晶層の剥がれの発生が抑制される。
また、応力緩和層が基板の側面および半導体結晶層の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、基板と半導体結晶層との界面における剥がれを効果的に防止することができる。したがって、半導体基板を用いて半導体装置を製造する際の歩留まりが大幅に向上する。
半導体結晶層は、ＧａＮ系半導体層であってもよい。また、基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。さらに、応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
本発明に係る半導体装置は、基板の一面上に設けられた電界効果型トランジスタの動作層となる半導体結晶層と、チップに分割された基板の他面およびこれに連続して基板の側面および半導体結晶層の側面に設けられ、基板に対し、半導体結晶層が基板に付与する応力と同じ方向に応力を付与する応力緩和層と、を備え、半導体結晶層は、表面に応力緩和層が形成されない領域を有することを特徴とするものである。
本発明に係る半導体装置においては、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力が付与される。この場合、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、半導体装置の反りが抑制できると、半導体結晶層の電子状態の変化を抑制することができる。それにより、本発明に係る半導体装置の特性が向上し、所望の特性が実現される。また、半導体結晶層の剥がれの発生が抑制される。
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
本発明によれば、半導体結晶層によって基板の面方向に付与される応力と同じ応力が基板の反対面に付与されるため、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体基板の反りおよびクラックの発生が抑制される。
また、この応力を付与する応力緩和層は、自らその応力によって基板から剥がれないように本発明では基板の側面にまで延在して設けられている。これにより、本発明は有効に基板の反りを解決する。したがって、リソグラフィ等により半導体ウェハ上に素子パターンを形成する際にウェハ全体の露光の寸法のバラツキが生じることが防止される。これにより、本発明に係る半導体ウェハ上に高詳細な素子パターンを形成することができる。また、本発明に係る半導体ウェハを用いて半導体装置を製造する際の歩留まりが向上する。
さらに、ＦＥＴに本発明を適用すると、基板の反りに基づくＦＥＴの内部の電気特性の変化、またそれに基づくＦＥＴの特性の変化を防止することができる。また、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）に本発明を適用すると、反りに基づく共振器の歪みを防止することができる。
以下、本発明を実施するための最良の形態を説明する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体基板１００の模式的断面図である。図１に示すように、半導体基板１００は、成長基板１、半導体結晶層２、応力緩和層３を備える。成長基板１は、基板として半導体ウェハの基板として機能するものであり、ＧａＮ，ＳｉＣ，サファイア等の基板からなる。
成長基板１上には半導体結晶層２が形成されている。半導体結晶層２は、ＧａＮ系半導体等からなる。半導体基板１００をＧａＮ系ＨＥＭＴに用いる場合には、半導体結晶層２は、成長基板１側からＧａＮ系半導体層、ＧａＮ層、ＡｌＧａＮ層およびＧａＮ系半導体層が順に積層された構造を有する。
成長基板１の下面、成長基板１の側面および半導体結晶層２の側面には、応力緩和層３が形成されている。応力緩和層３は、成長基板１の下面から成長基板１の側面および半導体結晶層２の側面にかけて連続して形成されていることが好ましい。応力緩和層３は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
成長基板１および半導体結晶層２のそれぞれは、異なる材料から形成されている。それにより、成長基板１の格子定数および熱膨張係数と半導体結晶層２の格子定数および熱膨張係数との間には格差が存在する。また、成長基板１と半導体結晶層２とが同じ材料から形成されている場合においても、成長基板１上に半導体結晶層２を形成する際に格子定数、熱膨張係数等に格差が生じる。以上のことから、成長基板１に対して半導体結晶層２が引張方向または圧縮方向に応力を有するようになる。特に、ＧａＮ系ＨＥＭＴに用いる半導体基板１００においては、半導体結晶層２は成長基板１に対して引張方向に応力を有する。
本実施の形態に係る応力緩和層３は、半導体結晶層２が成長基板１に対して有する応力と同じ方向に成長基板１に対して応力を有する。それにより、半導体結晶層２の成長基板１に対する引張応力または圧縮応力が相殺される。したがって、半導体基板１００の反り、クラックの発生が抑制される。その結果、リソグラフィ等により半導体基板１００上に素子パターンを形成する際にウェハ全体の露光の寸法のバラツキをなくすことができる。以上のことから、半導体基板１００上に高詳細な素子パターンを形成することができる。
また、本実施の形態に係る半導体基板１００においては、応力緩和層３が成長基板１の側面および半導体結晶層２の側面にまで形成されていることから、半導体結晶層２の成長基板１に対する応力をより効果的に相殺することができる。さらに、応力緩和層３によって成長基板１と半導体結晶層２とが固定されることから、成長基板１と半導体結晶層２との界面における剥がれを効果的に防止することができる。したがって、半導体基板１００を用いて半導体装置を製造する際の歩留まりが大幅に向上する。
なお、応力緩和層３の応力は、応力緩和層３の膜厚に比例することから、応力緩和層３の膜厚を適宜制御することにより任意の応力を成長基板１に付与することができる。
また、半導体結晶層２の成長基板１に対する応力方向に応じて、応力緩和層３を構成する材料を適宜選択することができる。それにより、半導体基板１００の反り、クラックの発生を効果的に抑制することができる。
以下に、応力緩和層３として用いることができる材料とその膜厚を表１に示す。表１に示すように、応力緩和層３として、ＳｉＯ２，Ａｕ，ＷＳｉ，ＳｉＯＮ，ＳｉＮ，ＴｉＷ，ＮｉＣｒ，Ｎｉ，Ｔｉ等を用いることができる。これらの各材料は成長基板１に対して引張方向に応力が働く。
Figure 0004522301
また、半導体基板１００の反り量が５μｍ以下になるような応力緩和層３の膜厚の範囲を表１に示す。この場合、成長基板１はＳｉＣ、サファイア、ＧａＮ等からなる。また、半導体結晶層２は、Ａｌ，Ｇａ，Ｉｎ，Ｎ等から構成される。ここで、反り量とは、図２に示すように、凸面が上方になる状態の半導体ウェハの高さから半導体ウェハの中心部分の膜厚を差し引いた値のことをいう。
図３は、半導体基板１００の反り量を５μｍ以下に制限する場合における応力緩和層３の応力と膜厚との関係を示す図である。図３の縦軸は応力緩和層３の膜厚を示し、図３の横軸は応力緩和層３の応力を示す。図３に示すように、応力緩和層３の応力が大きくなるにつれて応力緩和層３の膜厚は小さくなる。以上のように、成長基板１および半導体結晶層２の材料、径、膜厚等に応じて応力緩和層３を構成する材料、膜厚等を適宜選択することができる。
本実施の形態によれば、成長基板１および半導体結晶層２の側面まで形成された応力緩和層３により、半導体基板１００の反り量を有効に制限できる。それにより、例えば、電極形成のために実施されるリソグラフィ工程におけるパターンの歪みを抑制することができる。したがって、高精度のパターニングが可能になる。
なお、本実施の形態においては、成長基板１の側面および半導体結晶層２の側面全体に応力緩和層３が形成されているが、成長基板１の側面のみまたは成長基板１および半導体結晶層２の側面の一部に応力緩和層２が形成されていても半導体基板１００の反り量は有効に低減される。それにより、半導体結晶層２の剥がれが防止できる。
次に、図１の半導体基板１００の製造方法について説明する。図４は、半導体基板１００の製造方法について説明するためのフロー図である。まず、図４（ａ）に示すように、成長基板１を準備する。
次に、図４（ｂ）に示すように、ＭＯＣＶＤ法により成長基板１上に半導体結晶層２をエピタキシャル成長させる。半導体結晶層２は、半導体基板１００をＧａＮ系ＨＥＭＴに用いる場合には、成長基板１側からＧａＮ系半導体層、ＧａＮ層、ＡｌＧａＮ層およびＧａＮ系半導体層を順に積層させることによって形成される。
次いで、図４（ｃ）に示すように、成長基板１の下面、成長基板１の側面および半導体結晶層２の側面とを覆う応力緩和層３を形成する。応力緩和層３は、ＳｉＮ、メタル、ＧａＮ等から形成される。応力緩和層３としてＳｉＮを用いる場合には、スパッタリングまたはＣＶＤ法により応力緩和層３を形成することができる。
応力緩和層３としてメタルを用いる場合には、スパッタリングまたは真空蒸着法により応力緩和層３を形成することができる。応力緩和層３としてＧａＮを用いる場合には、ＭＯＶＰＥ（有機金属気相成長法）により応力緩和層３を形成することができる。なお、応力緩和層３としてその他の材料を用いる場合には、その材料に応じた方法により応力緩和層３を形成することができる。以上の工程により、半導体基板１００が完成する。
（第２の実施の形態）
第１の実施の形態においては成長基板１上に半導体結晶層２を形成した後に応力緩和層３を設けているが、あらかじめ応力を成長基板１に付与することにより、後に半導体結晶層２を成長させた場合にトータルで反り量を低減することも可能である。すなわち、本発明は、半導体結晶層２を成長させる前にあらかじめ反対の応力を付与した半導体結晶成長用基板においても、その効果を発揮できるものである。
図５は、第２の実施の形態に係る半導体結晶成長用基板２００の模式的断面図である。図５に示すように、半導体結晶成長用基板２００は、成長基板２０１および応力緩和層２０２を備える。成長基板２０１は、図１の成長基板１と同様のものを用いることができる。成長基板２０１の下面および側面には、応力緩和層２０２が形成されている。応力緩和層２０２は、図１の応力緩和層３と同様のものを用いることができる。応力緩和層２０２は、成長基板２０１の下面から成長基板２０１の側面にかけて連続して形成されていることが好ましい。
本実施の形態に係る応力緩和層２０２は、成長基板２０１上に形成されるべき半導体結晶層が成長基板２０１に対して有する応力と同じ方向に成長基板２０１１に対して応力を有する。それにより、半導体結晶層の成長基板２０１に対する引張応力または圧縮応力が相殺される。したがって、半導体結晶層を形成後の半導体結晶成長用基板２００の反り、クラックの発生が抑制される。その結果、半導体結晶層の剥がれも防止される。
次に、半導体結晶成長用基板２００の製造方法について説明する。図６は、半導体結晶成長用基板２００の製造方法について説明するためのフロー図である。まず、図６（ａ）に示すように、成長基板１を準備する。
次に、図６（ｂ）に示すように、成長基板１の下面および側面とを覆う応力緩和層２０２を形成する。応力緩和層２０２は、ＳｉＮ、メタル、ＧａＮ等から形成される。応力緩和層２０２としてＳｉＮを用いる場合には、スパッタリングまたはＣＶＤ法により応力緩和層２０２を形成することができる。
応力緩和層２０２としてメタルを用いる場合には、スパッタリングまたは真空蒸着法により応力緩和層２０２を形成することができる。応力緩和層２０２としてＧａＮを用いる場合には、ＭＯＶＰＥ（有機金属気相成長法）により応力緩和層２０２を形成することができる。なお、応力緩和層２０２としてその他の材料を用いる場合には、その材料に応じた方法により応力緩和層２０２を形成することができる。以上の工程により、半導体結晶成長用基板２００が完成する。
（第３の実施の形態）
第１および第２の実施の形態において説明したような応力緩和層は、半導体装置の製造工程におけるリソグラフィ工程だけに効果を発揮するものではない。例えば、ダイシングなどによってチップ状の半導体装置に分割された後も、生じる反りが緩和される。その結果、半導体装置の特性劣化を防止することができる。以下、応力緩和層が設けられた半導体装置について説明する。半導体装置の一例としてＧａＮ系ＨＥＭＴについて説明する。
図７は、第３の実施の形態に係る半導体装置３００の模式的断面図である（ＧａＮ系ＨＥＭＴ）。図７に示すように、半導体装置３００は、基板３０１上にバッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５が順に形成されている。例えば、基板３０１はＳｉＣからなり、バッファ層３０２はＡｌＮからなり、チャネル層３０３はＧａＮからなり、電子供給層３０４はＡｌＧａＮからなり、キャップ層３０５はＧａＮからなる。以下、バッファ層３０２、チャネル層３０３、電子供給層３０４キャップ層３０５のことを半導体結晶層３１０と呼ぶ。
キャップ層３０５上にはゲート電極３０６が形成され、キャップ層３０５上においてゲート電極３０６を挟むようにソース電極３０７とドレイン電極３０８とが形成されている。また、キャップ層３０５上において、ゲート電極３０６とソース電極３０７との間およびゲート電極３０６とドレイン電極３０８との間に表面保護膜３０９が形成されている。表面保護膜３０９は、例えば、ＳｉＮ等からなる。
基板３０１の下面と、基板３０１、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５の側面とに、応力緩和層３２０が形成されている。、応力緩和層３２０は、基板３０１の下面から基板３０１、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５の側面にかけて連続して形成されていることが好ましい。応力緩和層３２０は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
本実施の形態に係る応力緩和層３２０は、半導体結晶層３１０が基板３０１に対して有する応力と同じ方向に基板３０１に対して応力を有する。それにより、半導体結晶層３１０の基板３０１に対する引張応力または圧縮応力が相殺される。したがって、半導体装置３００の反り、クラックの発生が抑制される。また、半導体装置３００の反りが抑制できると、半導体結晶層３１０の電子状態の変化を抑制することができる。それにより、半導体装置３００の特性が向上する。その結果、半導体装置３００は所望の特性を実現する。
さらに、本実施の形態に係る半導体装置３００においては、応力緩和層３２０が基板３０１の側面および半導体結晶層３１０の側面にまで形成されていることから、半導体結晶層３１０の基板３０１に対する応力をより効果的に相殺することができる。さらに、応力緩和層３２０によって基板３０１と半導体結晶層３１０とが固定されることから、基板３０１と半導体結晶層３１０との界面における剥がれを効果的に防止することができる。
なお、本実施の形態においては、基板３０１の側面および半導体結晶層３１０の側面全体に応力緩和層３２０が形成されているが、基板３０１の側面の一部のみに応力緩和層３２０が形成されていても半導体基板３００の反り量は有効に低減される。それにより、半導体結晶層３１０の剥がれが防止される。
図８は、本実施の形態に係る半導体装置（ＧａＮ系ＨＥＭＴ）の他の例である半導体装置３００ａの模式的断面図である。半導体装置３００ａが図７の半導体装置３００と異なる点は、応力緩和層３２０が基板３０１の下面および基板３０１の側面の一部に連続して形成されている点である。
この場合においても、応力緩和層３２０は、半導体結晶層３１０が基板３０１に対して有する応力と同じ方向に基板３０１に対して応力を有する。それにより、半導体結晶層３１０の基板３０１に対する引張応力または圧縮応力が相殺される。したがって、半導体装置３００ａの反り、クラックの発生が抑制される。なお、本実施の形態に係る半導体装置の一例としてＧａＮ系ＨＥＭＴについて説明したが、半導体結晶層上にゲート電極、ソース電極およびドレイン電極が設けられた半導体装置に適用することができる。例えば、ＦＥＴに本発明を適用することもできる。
続いて、半導体装置３００ａの製造方法について説明する。図９および図１０は、半導体装置３００ａの製造方法について説明するためのフロー図である。まず、図９（ａ）に示すように、基板３０１上に、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５をＣＶＤ法等により順に形成する。
次に、図９（ｂ）に示すように、基板３０１の下面に複数の溝３１１を形成する。複数の溝３１１の深さは特に限定されず、切り欠き部がバッファ層３０２に到達していなければよい。溝３１１は、ダイシングブレードによって形成することもでき、マスクを利用したエッチングによっても形成することができる。次いで、図９（ｃ）に示すように、基板３０１の下面の全体にわたって応力緩和層３２０をスパッタリング、ＣＶＤ法等により形成する。それにより、複数の溝３１１にも応力緩和層３２０が形成される。
次に、図１０（ａ）に示すように、キャップ層３０５上に表面保護膜３０９を形成し、表面保護膜３０９に開口を形成し、その開口にゲート電極３０６、ソース電極３０７およびドレイン電極３０８をＣＶＤ法等により形成する。この場合、表面保護膜３０９の開口は、隣接する溝３１１と溝３１１との間のキャップ層３０５上にゲート電極３０６、ソース電極３０７およびドレイン電極３０８が一つずつ形成されるように形成される。
次いで、図１０（ｂ）に示すように、表面保護膜３０９の各溝３１１上方の部分にダイシングラインとなる開口３１２を形成する。続いて、ダイシングブレードによって各開口３１２から各溝３１１にかけてダイシングを行う。以上の工程により、半導体装置３００ａが形成される。
以上の製造方法によれば、半導体装置３００ａとしてチップに分割される前に、半導体装置３００ａの側面に応力緩和層３２０を形成することができる。したがって、チップ化した後に応力緩和層を設ける製造方法に比較して、半導体装置の製造工程数が削減される。また、半導体装置３００ａにおいても本発明の効果が得られる。
（第４の実施の形態）
次に、光半導体装置の一例としてＧａＮ系ＶＣＳＥＬについて説明する。図１１は、第４の実施の形態に係る光半導体装置４００の模式的断面図である（ＧａＮ系ＶＣＳＥＬ）。図１１に示すように、光半導体装置４００は、基板４０１上にバッファ層４０２およびｎ型コンタクト層４０３が順に形成されている。また、ｎ型コンタクト層４０３の中央部上にｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７が順に形成されている。
例えば、基板４０１はＳｉＣからなり、バッファ層４０２はＡｌＮからなり、ｎ型コンタクト層４０３はｎ型ＧａＮからなり、ｎ型クラッド層４０４はｎ型ＡｌＧａＮからなり、量子井戸活性層４０５はＩｎＧａＮ／ＧａＮからなり、ｐ型クラッド層４０６はｐ型ＡｌＧａＮからなり、ｐ型コンタクト層４０７はｐ型ＧａＮからなる。以下、バッファ層４０２、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を半導体結晶層４１０と呼ぶ。
ｎ型コンタクト層４０３上のｎ型クラッド層４０４の外側には、ｎ側電極４１１が形成されている。ｐ型コンタクト層４０７上にはリング状のｐ側電極４１２が形成されている。また、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を覆うように表面保護膜４１３が形成されている。表面保護膜４１３は、例えば、ＳｉＮ等からなる。
基板４０１の下面と、基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面とに、応力緩和層４２０が形成されている。応力緩和層４２０は、基板４０１の下面から基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面にかけて連続して形成されていることが好ましい。応力緩和層４２０は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
本実施の形態に係る応力緩和層４２０は、半導体結晶層４１０が基板４０１に対して有する応力と同じ方向に基板４０１に対して応力を有する。それにより、半導体結晶層４１０の基板４０１に対する引張応力または圧縮応力が相殺される。したがって、光半導体装置４００の反り、クラックの発生が抑制される。
このような光半導体装置は、半導体結晶層の厚み方向に共振器端を持つ。当然ながら半導体結晶層は大きな厚みを持つことが困難であるため、短共振器となる傾向にある。このような共振器においては、共振器に許容される形状誤差は非常に小さくなる。したがって、半導体結晶層の反りが大きいと、所望の特性を実現することが困難となる。本実施の形態に係る光半導体装置４００においては、反りが抑制される。したがって、光半導体装置４００は、共振器として高い精度を有する。その結果、光半導体装置４００は、良好な特性を有する。
また、本実施の形態に係る光半導体装置４００においては、応力緩和層４２０が基板４０１の下面と基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面とに形成されていることから、半導体結晶層４１０側から基板４０１に付与される応力をより効果的に相殺することができる。さらに、応力緩和層４２０によって基板４０１とバッファ層４０２およびｎ型コンタクト層４０３とが固定されることから、基板４０１とバッファ層４０２との界面およびバッファ層４０２とｎ型コンタクト層４０２との界面における剥がれを効果的に防止することができる。
なお、本実施の形態においては、基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面に応力緩和層３２０が形成されているが、基板４０１の側面の一部のみに応力緩和層４２０が形成されていても半導体装置４００の反り量は有効に低減される。それにより、半導体結晶層４１０の剥がれが防止される。
図１２は、本実施の形態に係る光半導体装置の他の例である光半導体装置４００ａの模式的断面図（ＧａＮ系ＶＣＳＥＬ）である。光半導体装置４００ａが図１１の光半導体装置４００と異なる点は、応力緩和層４２０が基板４０１の下面および基板４０１の側面の一部に連続して形成されている点である。
この場合においても、応力緩和層４２０は、半導体結晶層４１０が基板４０１に対して有する応力と同じ方向に基板４０１に対して応力を有する。それにより、半導体結晶層４１０の基板４０１に対する引張応力または圧縮応力が相殺される。したがって、光半導体装置４００ａの反り、クラックの発生が抑制される。
続いて、光半導体装置４００ａの製造方法について説明する。図１３、図１４および図１５は、光半導体装置４００ａの製造方法について説明するためのフロー図である。まず、図１３（ａ）に示すように、基板４０１上に、バッファ層４０２、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７をＣＶＤ法等により順に形成する。
次に、図１３（ｂ）に示すように、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を選択的に除去し、ｎ型コンタクト層４０３を露出させる。次いで、図１３（ｃ）に示すように、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を覆うように表面保護膜４１３を形成する。
次いで、図１４（ａ）に示すように、基板４０１の下面に複数の溝４２１を形成する。溝４２１は、上方のｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を挟むように形成される。溝４２１の深さは特に限定されず、切り欠き部がバッファ層４０２に到達していなければよい。溝４２１は、ダイシングブレードによって形成することもでき、マスクを利用したエッチングによっても形成することができる。
次に、図１４（ｂ）に示すように、基板４０１の下面の全体にわたって応力緩和層４２０をスパッタリング、ＣＶＤ法等により形成する。それにより、複数の溝４２１にも応力緩和層４２０が形成される。次いで、図１４（ｃ）に示すように、表面保護膜４１３に開口を形成し、その開口にｎ側電極４１１およびｐ側電極４１２をＣＶＤ法等により形成する。ｐ側電極４１２は、光出力窓の周囲を囲むリング電極となっている。
次いで、図１５に示すように、表面保護膜４１３の各溝４２１上方の部分にダイシングラインとなる開口４１４を形成する。続いて、ダイシングブレードによって各開口４１４から各溝４２１にかけてダイシングを行う。以上の工程により、光半導体装置４００ａが形成される。
以上の製造方法によれば、光半導体装置４００ａとしてチップに分割される前に、光半導体装置４００ａの側面に応力緩和層４２０を形成することができる。したがって、チップ化した後に応力緩和層を設ける製造方法に比較して、光半導体装置の製造工程数が削減される。また、光半導体装置４００ａにおいても本発明の効果が得られる。
（比較例１）
比較例１として従来の半導体基板５００を作製した。図１６は、従来の半導体基板５００の模式的断面図である。図１６に示すように、ＳｉＣから構成される成長基板５０１上にＭＯＣＶＤ法により、Ａｌ，Ｇａ，ＩｎおよびＮからなる半導体結晶層５０２をエピタキシャル成長させた。
（実施例１）
実施例１として上記実施の形態に従って図１の半導体基板１００を作製した。成長基板１としてＳｉＣを用い、半導体結晶層２としてＡｌ，Ｇａ，ＩｎおよびＮからなる結晶層を用い、応力緩和層３としてＳｉＯ２を用いた。半導体結晶層２はＭＯＣＶＤ法により成長基板１上にエピタキシャル成長させ、応力緩和層３は成長基板１の下面、成長基板１の側面および半導体結晶層２の側面にスパッタリングにより形成した。
（分析）
比較例１に係る半導体基板２００および実施例１に係る半導体基板１００の反り量を表２に示す。表２に示すように、比較例１に係る半導体基板５００の反り量は、半導体結晶層５０１をエピタキシャル成長させる前においては１２μｍとなり、半導体結晶層５０１をエピタキシャル成長させた後においては１７μｍとなった。一方、実施例１に係る半導体基板１００においては、応力緩和層３を形成した後の反り量は５μｍとなった。以上のことから、実施例１に係る半導体基板１００においては半導体結晶層２から成長基板１に対してかかる応力が相殺されていることがわかる。
Figure 0004522301
（比較例２）
続いて、比較例２として従来の半導体基板５００ａを作製した。図１７は、従来の半導体基板５００ａの模式的断面図である。図１７に示すように、ＳｉＣから構成される成長基板５０１上にＡｌ，Ｇａ，ＩｎおよびＮからなる半導体結晶層５０２をＭＯＣＶＤ法によりエピタキシャル成長させ、成長基板５０１の下面にスパッタリングにより応力緩和層５０３を形成した。
（分析）
実施例１に係る半導体基板１００および比較例２に係る半導体基板２００ａを用いてトランジスタを作製する工程中に、成長基板と応力緩和層との間に剥がれが生じるか否かを調べた。実施例１に係る半導体基板１００および比較例２に係る半導体基板２００ａのサンプルをそれぞれ５０個ずつ作製した。これらを用いてトランジスタを作製した。表３にその結果を示す。
Figure 0004522301
表３に示すように、比較例２に係る半導体基板５００ａを用いたトランジスタの作製工程中に、５個のサンプルに成長基板５０１と応力緩和層５０３との間に剥がれが生じた。さらに、残りの４５個のサンプルに対して配線を施す工程中に、１７個のサンプルに成長基板５０１と応力緩和層５０３との間に剥がれが生じた。
一方、実施例１に係る半導体基板１００を用いたトランジスタの作製工程中には、成長基板１と応力緩和層３との間に剥がれが生じなかった。さらに、配線を施す工程中にも成長基板１と応力緩和層３との間に剥がれが生じなかった。
以上のことから、成長基板１の側面および半導体結晶層２の側面にまで応力緩和層３を形成することにより、トランジスタ作製工程中における成長基板１と応力緩和層３との間の剥がれが防止されることがわかる。したがって、実施例１に係る半導体基板１００を用いてトランジスタを作製する際においても、半導体基板１００の反り、クラックの発生を効果的に抑制することができる。以上のことから、歩留まりが大幅に向上することがわかる。
本発明に係る半導体ウェハの模式的断面図である。 半導体ウェハの反り量を説明するための図である。 応力緩和層の応力と膜厚との関係を示す図である。 半導体基板の製造方法について説明するためのフロー図である。 第２の実施の形態に係る半導体結晶成長用基板の模式的断面図である。 半導体結晶成長用基板の製造方法について説明するためのフロー図である。 第３の実施の形態に係る半導体装置の模式的断面図である（ＧａＮ系ＨＥＭＴ）。 本実施の形態に係る半導体装置（ＧａＮ系ＨＥＭＴ）の他の例の模式的断面図である。 半導体装置の製造方法について説明するためのフロー図である。 半導体装置の製造方法について説明するためのフロー図である。 第４の実施の形態に係る光半導体装置の模式的断面図である（ＧａＮ系ＶＣＳＥＬ）。 本実施の形態に係る光半導体装置の他の例の模式的断面図（ＧａＮ系ＶＣＳＥＬ）である。 光半導体装置の製造方法について説明するためのフロー図である。 光半導体装置の製造方法について説明するためのフロー図である。 光半導体装置の製造方法について説明するためのフロー図である。 従来の半導体基板の模式的断面図である。 従来の半導体基板の模式的断面図である。
符号の説明
１，２０１ 成長基板
２ 半導体結晶層
３，２０２，３２０，４２０ 応力緩和層
１００ 半導体基板
２００ 半導体結晶成長用基板
３００，３００ａ，４００，４００ａ 半導体装置
３１１，４２１ 溝

Claims (8)

  1. 基板の一面上に成長した半導体結晶層と、
    前記基板の他面およびこれに連続して前記基板の側面および前記半導体結晶層の側面に形成され、前記基板に対し、前記半導体結晶層が前記基板に付与する応力と同じ方向に応力を付与する応力緩和層と、を備え、
    前記半導体結晶層は、表面に前記応力緩和層が形成されない領域を有することを特徴とする半導体基板。
  2. 前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項１記載の半導体基板。
  3. 前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項１または２記載の半導体基板。
  4. 前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項１〜３のいずれかに記載の半導体基板。
  5. 基板の一面上に設けられた電界効果型トランジスタの動作層となる半導体結晶層と、
    チップに分割された前記基板の他面およびこれに連続して前記基板の側面および前記半導体結晶層の側面に設けられ、前記基板に対し、前記半導体結晶層が前記基板に付与する応力と同じ方向に応力を付与する応力緩和層と、を備え、
    前記半導体結晶層は、表面に前記応力緩和層が形成されない領域を有することを特徴とする半導体装置。
  6. 前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項５記載の半導体装置。
  7. 前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項５または６記載の半導体装置。
  8. 前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項５〜７のいずれかに記載の半導体装置。
JP2005100248A 2005-03-30 2005-03-30 半導体基板および半導体装置 Active JP4522301B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005100248A JP4522301B2 (ja) 2005-03-30 2005-03-30 半導体基板および半導体装置
US11/391,200 US7442999B2 (en) 2005-03-30 2006-03-29 Semiconductor substrate, substrate for semiconductor crystal growth, semiconductor device, optical semiconductor device, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005100248A JP4522301B2 (ja) 2005-03-30 2005-03-30 半導体基板および半導体装置

Publications (3)

Publication Number Publication Date
JP2006278999A JP2006278999A (ja) 2006-10-12
JP2006278999A5 JP2006278999A5 (ja) 2007-08-09
JP4522301B2 true JP4522301B2 (ja) 2010-08-11

Family

ID=37069335

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005100248A Active JP4522301B2 (ja) 2005-03-30 2005-03-30 半導体基板および半導体装置

Country Status (2)

Country Link
US (1) US7442999B2 (ja)
JP (1) JP4522301B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4232605B2 (ja) * 2003-10-30 2009-03-04 住友電気工業株式会社 窒化物半導体基板の製造方法と窒化物半導体基板
JP2008117841A (ja) * 2006-11-01 2008-05-22 Furukawa Electric Co Ltd:The 半導体パワーモジュール及びその製造方法
US7952155B2 (en) * 2007-02-20 2011-05-31 Micron Technology, Inc. Reduced edge effect from recesses in imagers
JP2008227287A (ja) * 2007-03-14 2008-09-25 Sumitomo Electric Ind Ltd 半導体光素子の製造方法
JP2009076866A (ja) * 2007-08-31 2009-04-09 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
IT1406644B1 (it) 2010-04-29 2014-03-07 Abbondanza Substrato (fetta) di materiale semiconduttore con sovrastanti strati eteroepitassiali assumenti una struttura sandwich, idoneo per la fabbricazione di componenti elettronici ibridi.
CN103579471B (zh) * 2012-07-23 2016-06-15 东莞市中镓半导体科技有限公司 一种带有防止金属扩散保护层的复合衬底
EP2824719A4 (en) * 2012-07-23 2016-01-06 Sino Nitride Semiconductor Co COMPOSITE SUPPLEMENT WITH PROTECTIVE LAYER FOR PREVENTING THE DIFFUSION OF METALS
JP6171250B2 (ja) * 2013-06-28 2017-08-02 住友電工デバイス・イノベーション株式会社 半導体装置
US8969109B1 (en) * 2013-09-05 2015-03-03 International Business Machines Corporation Tunable light-emitting diode
JP2015060920A (ja) * 2013-09-18 2015-03-30 株式会社デンソー 半導体装置およびその製造方法
US10472715B2 (en) 2015-02-27 2019-11-12 Sumitomo Chemical Company, Limited Nitride semiconductor template, manufacturing method thereof, and epitaxial wafer
TWI648854B (zh) * 2017-06-14 2019-01-21 穩懋半導體股份有限公司 用以減少化合物半導體晶圓變形之改良結構
US10903070B2 (en) 2018-09-28 2021-01-26 Lam Research Corporation Asymmetric wafer bow compensation by chemical vapor deposition
US10896821B2 (en) * 2018-09-28 2021-01-19 Lam Research Corporation Asymmetric wafer bow compensation by physical vapor deposition
CN118676729A (zh) * 2024-08-26 2024-09-20 苏州镓锐芯光科技有限公司 半导体发光结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63128690A (ja) * 1986-11-18 1988-06-01 Fuji Electric Co Ltd 半導体レ−ザ素子
JPH02288287A (ja) * 1989-04-27 1990-11-28 Sharp Corp 半導体レーザ素子
JPH09306848A (ja) * 1996-05-16 1997-11-28 Nec Corp 半導体結晶性膜の成長方法
JPH1126887A (ja) * 1997-07-07 1999-01-29 Sumitomo Electric Ind Ltd ダイヤモンド放熱部品を備えた半導体レーザ
JP2000286449A (ja) * 1999-03-31 2000-10-13 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
JP2003113000A (ja) * 2001-10-05 2003-04-18 Hitachi Cable Ltd 半導体エピタキシャルウェハ及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0983017A (ja) * 1995-09-08 1997-03-28 Sumitomo Electric Ind Ltd エピタキシャルウェハおよびその製造方法
JP3813740B2 (ja) * 1997-07-11 2006-08-23 Ｔｄｋ株式会社 電子デバイス用基板
US6294440B1 (en) * 1998-04-10 2001-09-25 Sharp Kabushiki Kaisha Semiconductor substrate, light-emitting device, and method for producing the same
US6770504B2 (en) * 2003-01-06 2004-08-03 Honeywell International Inc. Methods and structure for improving wafer bow control
JP4676168B2 (ja) * 2004-06-11 2011-04-27 大日本印刷株式会社 フィルタ基板、及びこれを用いたカラーディスプレイ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63128690A (ja) * 1986-11-18 1988-06-01 Fuji Electric Co Ltd 半導体レ−ザ素子
JPH02288287A (ja) * 1989-04-27 1990-11-28 Sharp Corp 半導体レーザ素子
JPH09306848A (ja) * 1996-05-16 1997-11-28 Nec Corp 半導体結晶性膜の成長方法
JPH1126887A (ja) * 1997-07-07 1999-01-29 Sumitomo Electric Ind Ltd ダイヤモンド放熱部品を備えた半導体レーザ
JP2000286449A (ja) * 1999-03-31 2000-10-13 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
JP2003113000A (ja) * 2001-10-05 2003-04-18 Hitachi Cable Ltd 半導体エピタキシャルウェハ及びその製造方法

Also Published As

Publication number Publication date
JP2006278999A (ja) 2006-10-12
US7442999B2 (en) 2008-10-28
US20060220192A1 (en) 2006-10-05

Similar Documents

Publication Publication Date Title
JP4522301B2 (ja) 半導体基板および半導体装置
US8154009B1 (en) Light emitting structure including high-al content MQWH
JP5891650B2 (ja) 化合物半導体装置及びその製造方法
JP5323527B2 (ja) ＧａＮ系電界効果トランジスタの製造方法
US8803189B2 (en) III-V compound semiconductor epitaxy using lateral overgrowth
KR102108196B1 (ko) 성장 기판이 분리된 자외선 발광소자 및 그 제조 방법
US8012780B2 (en) Method of fabricating semiconductor laser
US20080210949A1 (en) Semiconductor substrate and semiconductor device using the same
JP5163045B2 (ja) エピタキシャル成長基板の製造方法及び窒化物系化合物半導体素子の製造方法
US7518162B2 (en) Semiconductor light emitting device
KR19980079320A (ko) 고품질 쥐에이엔계층의 선택성장방법, 고품질 쥐에이엔계층 성장기판 및 고품질 쥐에이엔계층 성장기판상에 제작하는 반도체디바이스
JP2020519026A (ja) 基板を除去する方法
JP2005223165A (ja) 窒化物系発光素子
JP2009091175A (ja) ＧａＮエピタキシャル基板、半導体デバイス、ＧａＮエピタキシャル基板及び半導体デバイスの製造方法
JP2006261252A (ja) 半導体装置及びその製造方法
TW201545315A (zh) 半導體裝置與其之製造方法
JP2001044121A (ja) エピタキシャル層構造及びその製造方法
JP2011171639A (ja) 半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法
TWI801671B (zh) 高電子遷移率電晶體及其製作方法
JP6142893B2 (ja) 化合物半導体装置及びその製造方法
US20120168768A1 (en) Semiconductor structures and method for fabricating the same
CN112652659A (zh) 高电子迁移率晶体管及其制作方法
KR101209487B1 (ko) 반도체 발광소자 및 그 제조방법
JP2010165783A (ja) 電界効果型トランジスタおよびその製造方法
JP2011049466A (ja) 窒化物系半導体素子の製造方法および窒化物系半導体素子

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070516

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070516

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100507

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100525

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100525

R150 Certificate of patent or registration of utility model

Ref document number: 4522301

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130604

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130604

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140604

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250