JP2008227287A - 半導体光素子の製造方法 - Google Patents

Abstract

【課題】劈開面における割れや欠けが発生し難い半導体光素子の製造方法を提供する。
【解決手段】ＩｎＰ基板１０上に設けられた活性層１２上に、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層１６を形成する。III−Ｖ族化合物半導体層１６の表面１６ｓにおける第１及び第２の領域ｒ１，ｒ２上に、第１及び第２のマスク２０ａ，２０ｂをそれぞれ形成する。マスク２０ａ，２０ｂを用いて、活性層１２及びIII−Ｖ族化合物半導体層１６をエッチングすることにより、第１及び第２の半導体メサ２２ａ，２２ｂをそれぞれ形成する。マスク２０ａ，２０ｂを用いて、半導体メサ２２ａ，２２ｂを埋め込むＩｎＰ層２４を形成する。III−Ｖ族化合物半導体層１６ｂの表面１６ｓにおける第２の領域ｒ２を、所定のラインＬに沿ってスクライブする。スクライブラインＳＬを起点として、ＩｎＰ基板１０ａを劈開する。
【選択図】図６

Description

本発明は、半導体光素子の製造方法に関する。

ＩｎＰ基板上に半導体メサが形成された半導体レーザの製造方法として、以下の方法が知られている（特許文献１参照）。まず、ＩｎＰ基板上に半導体メサを形成する。その後、ＦｅドープＩｎＰ層をＩｎＰ基板上及び半導体メサの側面上に成長させることにより、半導体メサを埋め込む。さらに、ＩｎＰ基板の裏面にｎ電極を形成し、半導体メサの頂面上にｐ電極を形成する。
特開平８−７８７９３号公報

通常、半導体レーザを製造する際には、生産性を向上させるために複数の半導体メサが形成される。そのため、ｎ電極及びｐ電極を形成した後、各半導体メサ間に位置する所定のラインに沿って、ダイヤモンドペンなどによりＦｅドープＩｎＰ層の表面に、基板をへき開するための溝加工、所謂スクライブ加工を施す。その後、スクライブラインに沿って、ＩｎＰ基板及びＦｅドープＩｎＰ層を劈開する。これにより、１枚のＩｎＰ基板から複数の半導体レーザが製造される。

しかしながら、上述の方法では、スクライブラインからずれてＩｎＰ基板及びＦｅドープＩｎＰ層が劈開される場合がある。このため、劈開面に割れや欠けが発生し易くなる。本発明者は割れや欠けが発生する原因を調査した。そこで、スクライブを行った後、ＦｅドープＩｎＰ層の断面ＳＥＭ観察を行った。その結果、図９に示されるように、ＦｅドープＩｎＰ層の表面をスクライブする際に、ダイヤモンドペンによって当該表面が押し潰されて広く窪んでいることを発見した。図９は、ＦｅドープＩｎＰ層の表面をスクライブした後におけるＦｅドープＩｎＰ層の断面ＳＥＭ写真である。図９に示される窪みでは劈開時にクラックが入らないため、劈開面に割れや欠けが発生すると考えられる。

本発明は、上記事情に鑑みて為されたものであり、劈開面における割れや欠けが発生し難い半導体光素子の製造方法を提供することを目的とする。

上述の課題を解決するため、本発明の半導体光素子の製造方法は、ＩｎＰ基板上に設けられた活性層上に、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層を形成する工程と、前記III−Ｖ族化合物半導体層の表面における第１の領域及び第２の領域上に、第１のマスク及び第２のマスクをそれぞれ形成する工程と、前記第１のマスク及び前記第２のマスクを用いて、前記活性層及び前記III−Ｖ族化合物半導体層をエッチングすることにより、第１の半導体メサ及び第２の半導体メサをそれぞれ形成する工程と、前記第１のマスク及び前記第２のマスクを用いて、前記第１の半導体メサ及び前記第２の半導体メサを埋め込むＩｎＰ層を形成する工程と、前記III−Ｖ族化合物半導体層の表面における前記第２の領域を、所定のラインに沿ってスクライブする工程と、前記第２の領域をスクライブすることによって形成されるスクライブラインを起点として、前記ＩｎＰ基板を劈開する工程と含む。

本発明の半導体光素子の製造方法では、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層の表面をスクライブするので、ＩｎＰ層の表面をスクライブする場合に比べて、III−Ｖ族化合物半導体層の表面にシャープな溝が形成される。そのため、ＩｎＰ基板を劈開する際に、スクライブラインに沿ってＩｎＰ基板が高精度に劈開される。よって、劈開面における割れや欠けが発生し難い。

また、前記ＩｎＰ層はＦｅドープされていることが好ましい。

通常、ＦｅドープされたＩｎＰ層の表面をスクライブすると、当該表面は更に押し潰されやすくなるので、劈開面における割れや欠けが発生し易い。このような場合であっても、上記製造方法では、劈開面における割れや欠けが発生し難い。

また、上記製造方法は、前記III−Ｖ族化合物半導体層の表面における前記第２の領域をスクライブする前に、前記所定のライン上に開口部を有する絶縁層を前記III−Ｖ族化合物半導体層上に形成する工程を更に含むことが好ましい。

この場合、絶縁層をスクライブする必要がなくなるので、III−Ｖ族化合物半導体層の表面にシャープな溝が形成される。

本発明によれば、劈開面における割れや欠けが発生し難い半導体光素子の製造方法が提供される。

以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。

図１〜図７は、実施形態に係る半導体光素子の製造方法を模式的に示す工程図である。図１(Ａ)、図１(Ｂ)、図３(Ａ)、図３(Ｂ)、図４(Ａ)〜図４(Ｃ)、及び図５は、断面図である。図２及び図６は平面図である。図７は斜視図である。

（III−Ｖ族化合物半導体層形成工程）
まず、図１(Ａ)に示されるように、第１導電型（例えばｎ型）のＩｎＰ基板１０上に、活性層１２、第２導電型（例えばｐ型）のクラッド層１４、及びＧａ、Ｉｎ、及びＡｓを含む第２導電型のIII−Ｖ族化合物半導体層１６をこの順に形成する。III−Ｖ族化合物半導体層１６は、コンタクト層である。III−Ｖ族化合物半導体層１６は、多層構造を有してもよい。III−Ｖ族化合物半導体層１６は、例えばＧａＩｎＡｓ、ＧａＩｎＡｓＰ等からなる。III−Ｖ族化合物半導体層１６には、例えばＺｎ、Ｓｉ等のドーパントがドープされていてもよい。III−Ｖ族化合物半導体層１６は、ＩｎＰと格子整合する単結晶からなることが好ましい。III−Ｖ族化合物半導体層１６の厚さは、０．２〜０．５μｍであることが好ましい。III−Ｖ族化合物半導体層１６上に、例えばＩｎＰからなるキャップ層を形成してもよい。

ＩｎＰ基板１０は、その表面にＩｎＰバッファ層を含んでもよい。活性層１２は、例えばＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓからなる多重量子井戸構造を有する。クラッド層１４は、例えばＩｎＰからなる。一実施例として各層の厚さを以下に示す。
・ＩｎＰバッファ層：０．５μｍ
・活性層１２：０．３μｍ
・クラッド層１４：２．０μｍ
・III−Ｖ族化合物半導体層１６：０．２μｍ

（マスク形成工程）
次に、図１(Ｂ)及び図２に示されるように、III−Ｖ族化合物半導体層１６の表面１６ｓにおける第１の領域ｒ１及び第２の領域ｒ２上に、第１のマスク２０ａ及び第２のマスク２０ｂをそれぞれ形成する。表面１６ｓは、例えばIII−Ｖ族化合物半導体層１６の（００１）面である。マスク２０ａ，２０ｂは、互いに離間している。本実施形態では、複数のマスク２０ａと複数のマスク２０ｂとが、表面１６ｓに平行な方向に沿って交互に配列される。離間距離は、例えば１５０μｍである。マスク２０ａ，２０ｂは、例えば、III−Ｖ族化合物半導体層１６の表面１６ｓ上に絶縁層を形成した後、フォトリソグラフィー法を用いて絶縁層をパターニングすることにより形成される。マスク２０ａ，２０ｂは、例えばＳｉＯ_２、ＳｉＮ等からなる。マスク２０ａ，２０ｂは、例えばストライプ状に形成される。その場合、ストライプ状のマスク２０ａの幅は、例えば１〜２μｍである。ストライプ状のマスク２０ｂの幅は、２０〜３０μｍであることが好ましい。一実施例において、マスク２０ａ，２０ｂの厚さは０．３μｍである。

（半導体メサ形成工程）
次に、図３(Ａ)に示されるように、マスク２０ａ，２０ｂを用いて、ＩｎＰ基板１０の一部、活性層１２、クラッド層１４、及びIII−Ｖ族化合物半導体層１６をエッチングすることにより、ＩｎＰ基板１０ａ上に第１の半導体メサ２２ａ及び第２の半導体メサ２２ｂをそれぞれ形成する。これにより、半導体メサ２２ａと半導体メサ２２ｂとの間に溝が形成される。このとき、ＩｎＰ基板１０をエッチングしなくてもよい。半導体メサ２２ａ，２２ｂは、例えばＣＨ_４ガス及びＨ_２ガスを用いたドライエッチング（ＲＩＥ）により形成される。ドライエッチング後に、例えば０．１μｍ程度ウェットエッチングしてもよい。半導体メサ２２ａは、活性層１２ａ、クラッド層１４ａ、及びIII−Ｖ族化合物半導体層１６ａをこの順に積層してなる。半導体メサ２２ａは、光導波路となる。半導体メサ２２ｂは、活性層１２ｂ、クラッド層１４ｂ、及びIII−Ｖ族化合物半導体層１６ｂをこの順に積層してなる。半導体メサ２２ａ，２２ｂは、例えばストライプ状に形成される。

（埋め込み工程）
次に、図３(Ｂ)に示されるように、マスク２０ａ，２０ｂを用いて、半導体メサ２２ａ，２２ｂを埋め込むように、ＩｎＰ基板１０ａ上にＩｎＰ層２４を形成する。ＩｎＰ層２４は例えばＦｅドープされているが、Ｚｎドープ又はＳｉドープされてもよい。ＩｎＰ層２４は例えばＯＭＶＰＥ（有機金属気相成長）により形成される。ＩｎＰ層２４は、その表面が半導体メサ２２ａ，２２ｂの頂面と略同じ位置になるように形成されることが好ましい。

次に、例えばＨＦ系エッチャントによりマスク２０ａ，２２ｂを除去する。III−Ｖ族化合物半導体層１６上にキャップ層を形成する場合、マスク２０ａ，２２ｂを除去した後に、例えば塩酸系エッチャントによりキャップ層を除去することが好ましい。

（絶縁層形成工程）
続いて、図４(Ａ)に示されるように、半導体メサ２２ａ，２２ｂ及びＩｎＰ層２４上に、絶縁層２６を形成する。絶縁層２６は例えばＳｉＯ_２、ＳｉＮ等からなる。

次に、図４(Ｂ)に示されるように、例えばフォトリソグラフィー法を用いてＨＦ系エッチャントにより絶縁層２６をエッチングする。これにより、半導体メサ２２ａ，２２ｂ上にそれぞれ位置する開口部２８ａ，２８ｂを有する絶縁層２８を半導体メサ２２ａ，２２ｂ及びＩｎＰ層２４上に形成する。開口部２８ａ，２８ｂは、例えばストライプ状の半導体メサ２２ａ，２２ｂの延在方向に沿って延びる。この場合、開口部２８ａの幅は、半導体メサ２２ａの頂面の幅よりも広くなる。また、開口部２８ｂの幅は、半導体メサ２２ｂの頂面の幅よりも狭くなる。開口部２８ｂは、後述するスクライブラインＳＬに対応する所定のラインＬ上に位置する。なお、開口部２８ａ，２８ｂを形成しなくてもよいし、絶縁層２６自体を形成しなくてもよい。開口部２８ｂは例えば幅４０μｍのストライプ状である。

（電極形成工程）
次に、図４(Ｃ)に示されるように、半導体メサ２２ａのIII−Ｖ族化合物半導体層１６ａに電気的に接続された電極３２を半導体メサ２２ａ上に形成する。電極３２は、各半導体メサ２２ａに対してそれぞれ形成される。電極３２は、開口部２８ａ内に形成され、ストライプ状の半導体メサ２２ａの延在方向に沿って延びる。また、ＩｎＰ基板１０ａの裏面に電極３４を形成する。電極３４は、各半導体メサ２２ａに対してそれぞれ形成される。電極３４を形成する前に、必要に応じてＩｎＰ基板１０ａの裏面を研磨する。例えばＩｎＰ基板１０ａの厚さが１００μｍになるまで研磨することが好ましい。

（スクライブ工程）
次に、図５及び図６に示されるように、III−Ｖ族化合物半導体層１６ｂの表面１６ｓにおける第２の領域ｒ２を、所定のラインＬに沿ってスクライブする。図６では絶縁層２８及び電極３４の記載が省略されている。第２の領域ｒ２をスクライブする際には、例えば、ダイヤモンドペン等のスクライブ装置３６を用いる。これにより、所定のラインＬに対応するスクライブラインＳＬが表面１６ｓの第２の領域ｒ２に形成される。

スクライブラインＳＬは、ストライプ状に形成された半導体メサ２２ａ，２２ｂの延在方向に沿って形成されてもよいし、その延在方向と交差する方向（例えばIII−Ｖ族化合物半導体層１６ａ，１６ｂの＜１１０＞方向）に沿って形成されてもよい。スクライブラインＳＬは、ＩｎＰ基板１０ａのエッジに位置する第２の領域ｒ２に形成されることが好ましい。ＩｎＰ基板１０ａのエッジには半導体光素子５０が形成されないので、半導体光素子５０を直接傷つけない。さらに、スクライブラインＳＬは、ＩｎＰ基板１０ａのエッジに位置する第２の領域ｒ２において、ストライプ状に形成された半導体メサ２２ａ，２２ｂの延在方向と交差する方向に沿って形成されることが好ましい。この場合、半導体光素子５０の光出射面（例えばミラー面）にスクライブラインＳＬが残存しないので、半導体光素子５０の特性が向上する。

（劈開工程）
次に、第２の領域ｒ２をスクライブすることによって形成されるスクライブラインＳＬを起点として、半導体メサ２２ｂ、及びＩｎＰ基板１０ａを劈開する。これにより、ＩｎＰ基板１０ａはチップ化される。例えばブレードをスクライブラインＳＬに押し当てることによって劈開を行うことが好ましい。ストライプ状に形成された半導体メサ２２ａ，２２ｂの延在方向と交差する方向に沿って劈開を行った後、その延在方向に沿って劈開を行うことが好ましい。この場合、最初に半導体光素子５０の光出射面を形成することができる。

以上の工程を経ることによって、図７に示される半導体光素子５０を製造することができる。図７は、実施形態に係る半導体光素子の製造方法により製造される半導体光素子を模式的に示す斜視図である。図７に示される半導体光素子５０としては、例えば半導体レーザ、光増幅器、光変調器、光受光素子、及び、光集積素子等が挙げられる。

図７に示されるように、半導体光素子５０は、ＩｎＰ基板１０ａと、ＩｎＰ基板１０ａ上に形成された半導体メサ２２ａ，２２ｂと、半導体メサ２２ａ，２２ｂを埋め込むＩｎＰ層２４とを備える。ストライプ状の半導体メサ２２ａ，２２ｂの延在方向において対向する半導体光素子５０の両端面には、半導体メサ２２ａ，２２ｂの端面が露出する。ストライプ状の半導体メサ２２ａ，２２ｂの延在方向に交差する方向において対向する半導体光素子５０の両端面には、半導体メサ２２ｂの側面が露出する。半導体メサ２２ａは、半導体メサ２２ｂ間に配置されている。半導体メサ２２ｂ及びＩｎＰ層２４上には、絶縁層２８が設けられていることが好ましい。絶縁層２８の開口部２８ａは、半導体メサ２２ａ上に位置する。半導体メサ２２ａ上には、絶縁層２８上に位置する電極パッド３２ａを有する電極３２が設けられている。電極パッド３２ａの形状は、例えば直径８０μｍの円形である。電極パッド３２ａにはワイヤがボンディングされる。ＩｎＰ基板１０ａの裏面には電極３４が設けられている。半導体光素子５０では、半導体メサ２２ａの活性層１２ａに電流が注入される。

以上説明したように、本実施形態の半導体光素子の製造方法では、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層１６ａの表面１６ｓをスクライブするので、ＩｎＰ層の表面をスクライブする場合（図９参照）に比べて、当該表面１６ｓにシャープな溝が形成される（図８参照）。図８は、ＺｎドープＧａＩｎＡｓ層の表面をスクライブした後におけるＺｎドープＧａＩｎＡｓ層及びＺｎドープＩｎＰ層の断面ＳＥＭ写真である。よって、半導体メサ２２ｂ及びＩｎＰ基板１０ａを劈開する際に、スクライブラインＳＬに沿って半導体メサ２２ｂ及びＩｎＰ基板１０ａが高精度に劈開される。よって、劈開面における割れや欠けが発生し難いので、得られる半導体光素子５０の特性が向上する。

また、ＩｎＰ層２４がＦｅドープされている場合であっても、本実施形態の半導体光素子の製造方法では、劈開面における割れや欠けが発生し難い。なお、通常、ＦｅドープされたＩｎＰ層の表面をスクライブすると、当該表面は更に押し潰されやすくなるので、劈開面における割れや欠けが発生し易い。

また、第２の領域ｒ２をスクライブする前に、所定のラインＬ上に開口部２８ｂを有する絶縁層２８をIII−Ｖ族化合物半導体層１６ａ上に形成することが好ましい。この場合、絶縁層２８をスクライブする必要がなくなるので、III−Ｖ族化合物半導体層１６ａの表面１６ｓによりシャープな溝が形成される。

なお、絶縁層２８は、III−Ｖ族化合物半導体層１６ａ上に開口部２８ｂを有さなくてもよい。この場合、絶縁層２８及びIII−Ｖ族化合物半導体層１６ａを共にスクライブする。

以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。

実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。 実施形態に係る半導体光素子の製造方法を模式的に示す工程平面図である。 実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。 実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。 実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。 実施形態に係る半導体光素子の製造方法を模式的に示す工程平面図である。 実施形態に係る半導体光素子の製造方法により製造される半導体光素子を模式的に示す斜視図である。 ＺｎドープＧａＩｎＡｓ層の表面をスクライブした後におけるＺｎドープＧａＩｎＡｓ層及びＺｎドープＩｎＰ層の断面ＳＥＭ写真である。 ＦｅドープＩｎＰ層の表面をスクライブした後におけるＦｅドープＩｎＰ層の断面ＳＥＭ写真である。

符号の説明

１０，１０ａ…ＩｎＰ基板、１２，１２ａ，１２ｂ…活性層、２０ａ…第１のマスク、２０ｂ…第２のマスク、２２ａ…第１の半導体メサ、２２ｂ…第２の半導体メサ、２４…ＩｎＰ層、１６ｂ…III−Ｖ族化合物半導体層、１６ｓ…III−Ｖ族化合物半導体層の表面、２８ｂ…開口部、２８…絶縁層、５０…半導体光素子、Ｌ…所定のライン、ｒ１…第１の領域、ｒ２…第２の領域、ＳＬ…スクライブライン。

Claims (3)

1. ＩｎＰ基板上に設けられた活性層上に、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層を形成する工程と、
   前記III−Ｖ族化合物半導体層の表面における第１の領域及び第２の領域上に、第１のマスク及び第２のマスクをそれぞれ形成する工程と、
   前記第１のマスク及び前記第２のマスクを用いて、前記活性層及び前記III−Ｖ族化合物半導体層をエッチングすることにより、第１の半導体メサ及び第２の半導体メサをそれぞれ形成する工程と、
   前記第１のマスク及び前記第２のマスクを用いて、前記第１の半導体メサ及び前記第２の半導体メサを埋め込むＩｎＰ層を形成する工程と、
   前記III−Ｖ族化合物半導体層の表面における前記第２の領域を、所定のラインに沿ってスクライブする工程と、
   前記第２の領域をスクライブすることによって形成されるスクライブラインを起点として、前記ＩｎＰ基板を劈開する工程と、
   を含む、半導体光素子の製造方法。
2. 前記ＩｎＰ層はＦｅドープされている、請求項１に記載の半導体光素子の製造方法。
3. 前記III−Ｖ族化合物半導体層の表面における前記第２の領域をスクライブする前に、前記所定のライン上に開口部を有する絶縁層を前記III−Ｖ族化合物半導体層上に形成する工程を更に含む、請求項１又は２に記載の半導体光素子の製造方法。