KR0178134B1 - 불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법 - Google Patents

불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 웨이퍼 절단 공정에서 절단 날에 의한 충격으로 반도체 웨이퍼 상에 형성되어 있는 소자 영역이 손상되는 것을 방지하기 위한 불연속 절연층 영역을 갖는
반도체 집적회로 소자 및 그 제조방법에 관한 것으로서, 원하는 복수개의 집적회로 소자가 형성되어 있는 소자 영역과, 복수개의 집적회로 소자를 개별 소자로 분리하기 위한 절단 영역을 구비하며 상기 소자 영역을 형성하는 과정에서 생긴 절연층은 소자 영역과 절단 영역에서 연속적이 되지 못하도록 하는 불연속 절연층 영역이 절단 영역에 형성되어 있고, 상기 소자 영역과 불연속 절연층 영역의 일부는 두꺼운 폴리이미드 막에 의해 덮여 있어서 불연속 절연층 영역의 일부에서 폴리이미드 막과 반도체 웨이퍼가 직접 접하는 구조를 갖는 것을 특징으로 하는 반도체 집적회로 소자 및 그 제조방법이 개시되어 있다.

Description

불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법
본 발명은 반도체 집적회로 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 웨이퍼를 개별 회로소자 칩으로 분리하는 웨이퍼 절단공정에서 웨이퍼 절단 날에 의한 충격에 의해 집적회로 소자가 손상을 입는 것을 방지함과 동시에 인접 개별 칩들 간에 존재하는 절단 영역을 최대한 개별 칩쪽으로 가까이 형성하여 분리된 개별 칩의 면적을 줄일 수 있는 불연속 절연층을 갖는 반도체 집적회로 소자 및 그 제조방법에 관한 것이다.
일반적으로 집적회로 소자 (Integrated Circuit)를 제조할 때 소자를 개별적으로 하나씩 제조하는 것보다 하나의 반도체 (예컨대, 실리콘) 웨이퍼에 여러 집적회로 소자를 일괄적으로 제조(batch processing)하면 경제적인 면에서나 생산성 측면에서 상당한 이점이 있다. 웨이퍼 상태에서 집적회로 소자의 제조 공정이 끝나면 이를 개별 소자로 분리한 다음 조립 공정이 진행된다. 웨이퍼를 개별 소자로 분리하는 공정은 웨이퍼 절단 (wafer sawing) 또는 다이싱 (dicing) 단계로부터 시작되며, 이렇게 분리된 개별소자를 '다이(die)'라 한다.
도1은 일반적인 웨이퍼 절단 공정을 설명하기 위한 개략도이다. 여러 개의 집적회로 소자(6)가 형성되어 있는 웨이퍼(4)를 웨이퍼 링(2)에 고정시킨 다음 웨이퍼의 회로소자가 형성된 활성면(active surface)의 반대쪽 면에 접착 테이프(도시 아니함)를 부착한다. 이 접착 테이프는 웨이퍼 절단 공정 후 다이 본딩 전까지 개별 소자들을 지지하기 위한 것이다. 웨이퍼가 고정된 웨이퍼 링을 웨이퍼 절단장치에 장착한 후 절단 날(10)을 사용하여 웨이퍼를 절단한다. 웨이퍼(4)의 활성면에 형성되어 있는 개별 소자와 이웃 개별 소자 사이에는 절단 날(10)이 지나갈 수 있는 절단 영역(8)이 형성되어 있는데, 이것은 도면에서 점선으로 표시한 부분으로서 절단 선(scribing line)이라고 한다. 통상 웨이퍼(4)를 먼저 가로 방향 절단선을 따라 절단한 후 웨이퍼를 90。 회전시킨 다음 세로방향 절단선을 따라 절단하여 개별 집적회로 소자로 분리한다. 그런데 이러한 종래 웨이퍼 절단공정에서는 약 30,000∼60,000 rpm으로 회전하며 회로 소자의 패턴 층 두께의 약 10배 이상의 두께를 갖는 다이아몬드 휠과 같은 절단 날을 사용하여 절단 영역의 웨이퍼를 깍아내는 기계적인 방식으로 웨이퍼를 절단하기 때문에 이하에서 설명하는 바와 같은 문제점이 생길 수 있다.
도2는 종래기술에 따른 웨이퍼 절단공정에서 발생하는 문제점을 설명하기 위한 반도체 웨이퍼의 부분 단면도이다. 두개의 인접 개별 집적회로 소자(6) 사이의 절단선(8)을 따라 고속으로 회전하는 절단 날(10)이 지나가면서 웨이퍼(4)를 깍아낸다. 그런데, 개별 소자와 소자 사이에는 도2와 같이 절연층(12)이 형성되어 있는 것이 일반적이다. 한편, 절연층(2) 위에는 검사를 목적으로 제조되는 소위 TEG (Test Element Group)용 소자가 형성될 수도 있다. TEG용 소자란 실제 제품화를 위한 소자(6)와는 달리 현재 개발 중인 소자의 특성을 검사하거나 실제 웨이퍼 제조공정에 적용한 경우의 검사 결과 등을 조기에 얻기 위해 웨이퍼 공정단계에서 임시로 제조되는 소자를 말한다. 물론 이 부분은 웨이퍼 절단 공정 이전에 검사를 마치고 그 결과 데이타가 확보된 것이므로 절단 날에 의해 제거되어도 무방한 것이다. 절연층(12)은 SiO2일 수도 있고, 다층 금속을 사용하는 집적회로 소자인 경우에는 금속층 사이의 층간 절연막 (Inter Layer Dielectric)일 수도 있다.
절단 날(10)이 웨이퍼(4)를 깍아내면서 진행하게 되면, 절단 날(10)에 의한 충격은 웨이퍼 링에 고정되어 있는 웨이퍼(4)에 그대로 전달이 된다. 절단 날에 의해 웨이퍼에 가해지는 충격의 정도는 절단 날의 폭, 절단 깊이, 웨이퍼의 결정 방향 등에 따라 차이가 나겠지만, 가장 큰 충격이 가해지는 방향은 웨이퍼의 표면을 기준으로 45。 기울어진 사선에 대하여 직각방향으로서 도면에서 화살표로 나타낸 방향이다. 물론 절단부위에서 멀리 떨어질 수록 충격이 약해지기 때문에 개별 소자(6)를 이루고 있는 패턴 층에는 절단 날에 의한 충격이 줄어들지만 절단 영역에 형성되어 있는 절연층(12)은 화살표 방향의 충격에 의해 웨이퍼의 표면에서 떨어지고 벗겨지게 된다. 이러한 절연층의 벗겨짐은 소자의 변두리 부분에 결함을 유발하게 되고 이러한 결함은 이후 조립 공정이 진행되는 동안 소자의 내부 패턴에 불량을 초래할 정도로 진행될 수 있다.
웨이퍼 절단공정에서 이러한 절연층의 벗겨짐을 방지하기 위한 종래기술로는 미국특허공보 제 5,430,325 호에 개시되어 있는 더미 패턴(dummy pattern)을 갖는 반도체 칩이 있다. 도3은 위 특허공보에 나타나 있는 더미 패턴을 갖는 반도체 칩의 부분 평면도이다. 여기에 개시되어 있는 집적회로 소자(6)는 LED 칩이며, 칩의 모서리 부분에 형성되어 있는 인식 마크(18)는 웨이퍼 절단공정 이후에 다이 본딩 (die bonding)이나 와이어 본딩 (wire bonding)을 자동으로 수행할 때 개별 소자의 위치 등을 식별하기 위한 것이다. 인식 마크(18)는 LED 칩의 발광소자 영역과 동일한 형의 불순물을 확산시켜 형성되며 인식 영역(20) 내부에 포함되어야 한다.
앞에서 설명한 바와 같은 기계적인 절단방법을 사용하여 절단선(14)을 따라 웨이퍼를 절단하면 절연층이 벗겨지는 현상이 발생하고 이것이 칩의 변두리 영역(8)을 넘어서 인식 영역(20)까지 이르게 되면, 다이 본딩이나 와이어 본딩 공정에서 칩의 인식 오류가 발생할 수 있다. 그래서 인식 영역(20)과 절단선(14) 사이에 더미 패턴(16)을 형성하여 절연층의 벗겨짐이 칩 인식 영역(20)에까지 도달하지 못하도록 한다. 더미 패턴(16)은 기상증착법(vapor deposition)을 사용하여 일정한 폭을 갖는 알루미늄 층이 절연층 위에 형성되도록 한 것이다.
그런데, 이러한 종래기술에 따른 더미 패턴은 칩의 특정 부위 즉, 칩 인식 영역이 절연층의 벗겨짐에 의해 손상되는 것을 방지하기 위한 것이며 더미 패턴이 형성되지 않은 부분에는 절단 날에 의한 충격이 집적회로 소자에 여전히 가해진다는 문제점이 있다.
또한 종래의 더미 패턴은 절연층위에 도포된 알루미늄 금속층이기 때문에 절연층이 벗겨지는 것을 방지하는 효과가 떨어진다. 그리고 집적회로 소자의 패턴 층을 충분히 보호할 수 있을 정도로 두꺼운 알루미늄 층을 형성하기 위해서는 장시간의 CVD 공정을 진행해야 하며, 화학적 반응성이 상당히 뛰어난 알루미늄 금속 층은 이후 조립공정이 진행되는 동안 부식될 위험성이 많아 또 다른 불량의 원인이 될 수도 있다.
한편, 절단 날이 지나가는 위치가 회로소자 쪽에 가까울수록 절단 날에 의한 충격이 소자 패턴에 더 큰 영향을 준다는 점을 고려하면 절단 날이 지나가는 위치는 개별 소자의 끝에서 일정한 거리를 유지하여야 한다. 그런데, 절단 날에 의해 분리된 개별 소자는 최종 패키지된 제품의 전체 면적에도 영향을 미치며, 절단 날이 지나가는 위치를 회로소자 쪽에 가깝게 하면, 개별 소자의 면적이 줄어들기 때문에 개별 소자의 실장밀도를 높일 수 있을 뿐만 아니라 절단 영역이 줄어들면 그 만큼 동일 웨이퍼에 제조할 수 있는 개별 칩 수가 늘어나고 생산성도 향상되므로 절단 날의 충격을 줄일 필요성이 제기된다.
이러한 절단 날의 충격을 줄여서 절단 날이 지나가는 위치를 칩쪽에 가까이 할 수 있다면, 특히 TAB (Tape Automated Bonding) 기술을 이용한 패키지 소자에 있어서 유리한 점이 많다. 그 이유는 TAB 제품은 개별 칩의 전극 패드에 형성되어 있는 금속 범퍼와 TAB의 필름 리드를 본딩하는 내부 리드 본딩 (ILB; Inner Lead Bonding) 공정이 진행될 때 리드가 늘어지는 소위 리드 처짐 현상 (sagging)이 발생하여 칩의 모서리 부분에서 리드와 칩이 접촉되어 불량이 발생할 수 있기 때문이다.
따라서 본 발명의 목적은 웨이퍼 절단공정에서 절단 날에 의해 웨이퍼에 가해지는 충격으로 인해 집적회로 소자가 손상되는 것을 방지할 수 있는 구조를 갖는 반도체 집적회로 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 웨이퍼 절단공정에서 절단 날에 의한 집적회로 소자 영역에 형성되어 있는 패턴 층들을 보호함으로써 보다 신뢰성이 높은 반도체 집적회로 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 웨이퍼 절단공정에서 절단 날이 지나가는 위치를 소자 영역 쪽으로 보다 가깝게 함으로써 개별 반도체 소자의 실장밀도를 높일 수 있는 반도체 집적회로 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 웨이퍼 절단공정에서 절단 날이 지나가는 위치를 소자 영역 쪽으로 보다 가깝게 함으로써 동일 웨이퍼에 보다 많은 집적회로 소자를 제조하여 생산성을 향상시킬 수 있는 반도체 집적회로 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 웨이퍼 절단공정에서 절단 날이 지나가는 위치를 소자 영역 쪽으로 보다 가깝게 함으로써 TAB 기술을 적용한 패키지 소자에서 내부 리드의 처짐에 의한 불량을 방지할 수 있는 반도체 집적회로 소자 및 그 제조방법을 제공하는 것이다.
도1은 일반적인 웨이퍼 절단 공정을 설명하기 위한 개략도.
도2는 종래기술에 따른 웨이퍼 절단공정에서 발생하는 문제점을 설명하기 위한 반도체 웨이퍼의 부분 단면도.
도3은 웨이퍼 절단공정에서 절연층의 벗겨짐을 방지하기 위한 종래기술에 따른 더미 패턴을 갖는 반도체 칩의 부분 평면도.
도4A 및 도4B는 웨이퍼의 절단 날에 의한 충격이 집적회로 소자로 전달되는 것을 방지할 수 있는 구조를 갖는 본 발명에 따른 집적회로 소자의 불연속 절연층 영역을 형성하는 과정을 설명하기 위한 부분 단면도.
도5A 및 도5B는 웨이퍼의 절단 날에 의한 충격이 집적회로 소자로 전달되는 것을 방지할 수 있는 구조를 갖는 본 발명에 따른 집적회로 소자의 불연속 절연층 영역을 형성하는 과정을 설명하기 위한 부분 단면도.
도6은 본 발명에 따른 구조를 갖는 반도체 집적회로 소자의 부분 단면도.
도7은 TAB 리드와 반도체 칩이 내부 리드 본딩된 상태를 나타내는 사시도.
도8은 TAB 리드와 반도체 칩이 내부 리드 본딩된 상태를 나타내는 단면도.
도9는 TAB 리드의 처짐 현상에 의한 불량과 절단 영역의 폭과의 관계를 설명하기 위한 부분 단면도.
* 도면의 부호에 대한 설명 *
2 : 웨이퍼 링4, 22 : 반도체 웨이퍼
6 : 개별 집적회로 소자8, 14 : 절단선
10 : 절단 날12 : 절연층
16 : 더미 패턴18 : 칩 인식 마크
20 : 칩 인식 영역24 : 실리콘 산화막
26 : 금속 도선 층28 : 절연층
30 : TEG(Test Element Group)32 : 절연층
34 : 불연속 절연층 영역40 : 폴리이미드 막
이러한 목적을 달성하기 위한 본 발명의 제1 측면에 따르면 반도체 웨이퍼에는 웨이퍼 프로세스에 의해 형성된 복수개의 개별 집적회로 소자가 형성된 소자 영역과, 이 복수개의 집적회로 소자를 개별 소자로 분리하기 위한 절단 영역이 형성되어 있으며, 개별 소자를 형성할 때 웨이퍼의 전표면에 형성되어 있는 절연층은 소자 영역과 절단 영역에서 불연속적이 되도록 하는 불연속 절연층 영역이 절단 영역의 일부에 형성되어 있는 것을 특징으로 하는 반도체 집적회로 소자 및 그 제조방법이 개시되어 있다.
본 발명의 제2 측면에 따르면, 반도체 웨이퍼에는 웨이퍼 프로세스에 의해 형성된 복수개의 개별 집적회로 소자가 형성된 소자 영역과, 이 복수개의 집적회로 소자를 개별 소자로 분리하기 위한 절단 영역이 형성되어 있으며, 개별 소자를 형성할 때 웨이퍼의 전표면에 형성되어 있는 절연층은 소자 영역과 절단 영역에서 불연속적이 되도록 하는 불연속 절연층 영역이 절단 영역의 일부에 형성되어 있고 소자 영역 전체와 불연속 절연층 영역의 일부를 덮는 두꺼운 폴리이미드 막이 형성되어 있는 것을 특징으로 하는 반도체 집적회로 소자 및 그 제조방법이 개시되어 있다.
실시예
이하 도면을 참조로 본 발명을 상세하게 설명하고자 한다.
도4A 및 도4B는 웨이퍼의 절단 날에 의한 충격이 집적회로 소자로 전달되는 것을 방지할 수 있는 구조를 갖는 본 발명에 따른 집적회로 소자의 구조를 설명하기 위한 부분 단면도이다. 웨이퍼 절단공정에서 절단 날이 지나가는 절단 영역(23)은 양쪽 소자 영역(25) 사이로 정의된다. 소자 영역(25)에는 어떤 집적회로 소자를 형성하느냐에 따라 여러 가지 패턴층이 형성될 수 있지만, 도4에서는 필드 산화막(24), 금속층(26), 절연층(28)만 나타낸다. 필드 산화막(24)은 예컨대 실리콘을 열산화시킨 것으로서 소자 영역(25) 내의 트랜지스터들을 전기적으로 분리하기 위한 것이다. 금속층(26)은 집적회로 소자 내부의 전기적 배선을 위한 것이며 보통 알루미늄을 사용한다. 절연층(28)은 다층금속층을 사용하는 집적회로 소자인 경우에는 층간 절연막이 될 수도 있고, 집적회로 소자의 전극패드를 제외한 전표면에 도포되는 불활성층(passivation layer)이 될 수도 있다.
절단 영역(23)에는 예컨대 필드 산화막(24)을 형성하는 실리콘의 산화공정에서 형성된 절연층(32) 위의 일부에 TEG 패턴(30)이 형성되어 있다. TEG 패턴(30)은 어떤 내용을 검사할 것인가에 따라 다양한 패턴층이 형성될 수 있으므로 자세한 내용은 생략한다. 웨이퍼 절단공정에서 절단 날은 이 TEG 패턴(30)이 형성되어 있는 영역으로 지나갈 것이다.
반도체 웨이퍼(22)에 도4A에 나타낸 바와 같이 여러 가지 패턴층을 형성한 다음 웨이퍼 절단공정을 진행하기 전에 도4B에 도시한 바와 같이 절연층(32)의 일부를 제거하여 불연속 절연층 영역(34a, 34b)을 만든다. 절연층(32)의 일부 제거는 일반적인 포토리소그래피 공정에서 사용되는 식각(etching)법을 이용한다. 물론 웨이퍼 제조공정 도중에 절단 영역(23)에 절연층이 형성되었을 때 절연층의 일부를 바로 식각하여 불연속 절연층 영역(34a, 34b)을 형성할 수도 있다. 그러나, 반도체 집적회로 소자는 수백 가지의 단위 공정이 순차적으로 진행되어 제조되고 소자의 종류에 따라 절단 영역(23)에 절연층(32)이 만들어지는 시기는 매우 다양하다. 따라서 웨이퍼 제조공정 도중에 불연속 절연층 영역(34a, 34b)을 만드는 것은 그 만큼 공정을 더 복잡하게 만들고 경우에 따라서는 불연속 절연층 영역(34a, 34b)에 해당하는 부위만 선택적으로 식각하기 위한 별도의 마스크를 사용해야 하는 등의 문제점이 생긴다. 그래서 일단 웨이퍼 제조공정이 끝난 다음에 절단 영역(23)에 형성된 패턴 층(32)에 불연속 절연층 영역(34a, 34b)을 만드는 것이 바람직하다. 이렇게 하면 패턴 층의 맨 위에 형성되는 불활성층의 도포공정에 사용되는 마스크를 그대로 이용할 수 있다. 즉, 불활성층은 개별 소자의 전극 패드 부분은 개방시켜야 하는데, 이를 위한 마스크의 패턴에 불연속 절연층이 포함되도록 하면 된다.
불연속 절연층 영역이 형성된 웨이퍼를 다이아몬드 휠과 같은 절단 날을 사용하여 절단선을 따라 절단한다. 그러나 절단 영역(30)의 절연층(32)이 소자 영역(25)에는 이르지 못하므로 절단 날의 충격으로 절연층이 벗겨지더라도 이로 인해 소자 영역(25)의 패턴층이 영향을 받는 경우는 없다.
도5A 및 도5B는 본 발명에 따른 불연속 절연층 영역을 갖는 집적회로 소자의 부분 단면도이다. 불연속 절연층 영역(34)은 도4와 관련하여 설명했던 것과 마찬가지 공정으로 형성된다. 다만 도5에서는 소자 영역(25)에 형성되어 있는 패턴 층이 제1 층간 절연막(60), 제1 금속층(62), 제2 층간 절연막(64), 제2 금속층(66) 및 불활성층(68)으로 이루어져 있는데 이것은 소자 영역(25)의 모서리 부분에 나타나는 패턴 층이 다양하게 형성될 수 있음을 나타낸 것이다.
한편 절단 영역(23)에는 도4와는 달리 TEG 패턴이 형성되어 있지 않다. 이 경우 불연속 절연층 영역은 도5B에 나타낸 바와 같이 제1 층간 절연막(60)이 모두 제거되고 실리콘 웨이퍼(22)가 표면에 드러난 상태이다. 따라서, 웨이퍼 절단공정에서 절단 날이 절단 영역(23)의 웨이퍼를 자르더라도 그 충격을 전달해 줄 표면 패턴층이 존재하지 않으므로 절연층의 벗겨짐에 따른 문제는 없다.
도6은 본 발명의 다른 실시예에 따른 구조를 갖는 반도체 집적회로 소자의 부분 단면도이다. 도4 및 도5를 참조로 설명한 바와 같이 절단 영역에 불연속 절연층 영역을 형성한 다음, 폴리이미드 층(40)을 웨이퍼의 표면에 덮는다. 이때 폴리이미드 층(40)은 개별 집적회로 소자의 전극패드와 절단 영역의 일부가 노출되도록 형성된다. 현재 반도체 집적회로 소자 제조공정에서는 조립공정이 진행되기 전에 불활성층이 형성된 웨이퍼의 표면에 폴리이미드 막을 입히는 것이 일반적이다. 이 폴리이미드 막은 웨이퍼의 두께를 얇게 하기 위해 웨이퍼의 밑면, 즉 회로소자가 형성되어 있는 활성면의 반대쪽 면을 연마하는 후면연마(back lapping) 공정을 거치는 과정에서 웨이퍼의 활성면에 손상이 생기는 것을 방지하는 역할을 한다. 또한 폴리이미드 막은 패키지의 몸체를 형성하는 몰딩(molding) 공정에서 불활성층을 보호하기도 하고 α입자에 의한 SER (Soft Error Ratio)을 감소시키는 역할도 한다.
한편, 본 발명에서는 이러한 폴리이미드 막이 웨이퍼 절단공정에서 절단 날에 의한 웨이퍼의 충격으로 인해 소자의 패턴층이 손상되는 것을 방지하는 역할을 하도록 하기 위하여 기존의 폴리이미드 막보다 더 두껍게 형성하는 것이 바람직하다. 예컨대, 16M DRAM (Dynamic Random Access Memory)의 경우 폴리이미드 막의 높이 h는 보통 10μm 이상의 높이를 가지도록 형성한다. 소자 영역에 형성되어 있는 패턴층의 높이는 불활성층을 포함하여 1μm 이하인 점을 생각하면 폴리이미드 막의 높이는 상당히 큰 것이다.
그리고, 폴리이미드 막(40)은 절단 영역(23)의 불연속 절연층 영역의 일부로 침투하여 실리콘 웨이퍼의 표면과 직접 접촉하도록 하는 것이 바람직하다. 예를 들어서, 위의 16M DRAM인 경우, 개별 메모리 소자간의 절단 영역의 폭은 약 120-140μm이고, 웨이퍼 절단 날에 의해 깍여나가는 부분의 폭은 약 60μm이므로, 폴리이미드 막과 웨이퍼 표면이 직접 접하는 부분은 하나의 절단 영역에 대하여 좌우로 약 10 내지 15μm정도는 확보된다. 폴리이미드 막은 실리콘 산화막에 비해서 실리콘 웨이퍼 표면과의 접착력이 상당히 크다. 예를 들어서, 길이가 30μm이고 높이가 300μm인 실리콘 웨이퍼 표면에 2μm의 실리콘 산화막을 형성하고 그 위에 10μm 두께의 몰딩 컴파운드를 올린 경우 실리콘 웨이퍼의 표면과 실리콘 산화막의 결합력은 0.93MPa이고, 길이가 30μm이고 높이가 300μm인 실리콘 웨이퍼 표면에 2μm의 실리콘 산화막을 형성하고 그 위에 10μm 두께의 폴리이미드 막을 덮은 경우 실리콘 웨이퍼의 표면과 실리콘 산화막의 결합력은 2.39MPa인데 비해서, 동일한 실리콘 웨이퍼의 표면에 산화막을 입히지 않고 바로 폴리이미드 막을 두께 10μm로 형성한 경우 웨이퍼 표면과의 결합력은 23.23MPa로 10배 이상 향상된다.
한편 이러한 폴리이미드 막은 스핀 코팅(spin coating)법에 의해 형성되기 때문에 두꺼운 막을 짧은 시간에 손쉽게 도포할 수 있다. 또한 폴리이미드 막은 절단 날에 의한 충격을 흡수할 수 있는 능력이 다른 패턴에 비해 비교할 수 없을 정도로 뛰어나며 열 전달 특성이나 화학 반응에 대한 저항력 또한 우수하여 보호막으로서의 역할을 효과적으로 수행할 수 있다.
앞에서 설명한 바와 같이 본 발명에 따른 불연속 절연층 영역을 형성하여 절단 날에 의한 충격을 방지하는 기술은 특히 TAB 기술을 이용한 패키지 소자에 적용할 경우 유리한 점이 많다.
도7은 TAB 리드와 반도체 칩이 내부 리드 본딩된 상태를 나타내는 사시도이고, 도8은 도7의 선 A-A를 따라 절단한 단면도이다. TAB는 미리 패턴 형성되어 있는 리드를 갖는 필름을 사용하여 반도체 칩의 전극 패드와 TAB 리드를 일괄적으로 본딩하는 기술로서, 종래의 와이어 본딩에 비해서 미세 리드 피치, 보다 작은 전극 패드, 몰딩 비용 감소, 우수한 전기적 성능 등 많은 장점을 가지고 있다.
TAB 필름(72)에는 구리 등의 금속으로 이루어진 TAB 리드(74)들이 패턴 형성되어 있고, TAB 필름(72) 중앙부에는 리드(74)와 반도체 칩(80)의 전기적 접속을 위한 개구부(78)가 형성되어 있다. 개구부(78) 주위에는 4개의 윈도우(76)가 형성되어 있으며 리드(74)는 윈도우(76)를 가로질러 개구부(78) 안쪽까지 연장되어 있다. 이 윈도우(76)는 TAB 리드(74)를 외부 회로기판(도시 아니함)에 본딩하기 위한 것이다. 리드(74)에서 개구부 안쪽 반도체 칩과 접속되는 부분을 내부 리드가 하고 윈도우(76)에 위치한 부분을 외부 리드라 한다. TAB 필름(72)의 양쪽에는 여러 개의 이송 구멍(84; sprocket hole)이 형성되어 TAB 필름(72)이 릴(reel) 형태로 자동 공급될 수 있게 한다. 필름(72)은 폴리이미드, 에폭시, 아크릴 또는 페놀 부틸 등으로 이루어진 접착성 필름이다. 반도체 칩(80)의 활성면에는 복수 개의 전극 패드가 있고 그 위에는 금속 범퍼(84)가 형성되어 있다. 패턴 형성된 내부 리드를 반도체 칩의 본딩 패드 위에 형성된 범퍼와 본딩하는 내부 리드 본딩 공정은 리드와 범퍼 접합이 높은 인장 강도를 가지게 하기 위해 530 ~ 550℃ 정도의 높은 온도에서 압착하는 방법을 사용한다.
그런데, 도9에 도시한 것처럼 TAB 필름과 범퍼(84) 사이의 리드 부분(74)이 처지는 현상(sagging)에 의해 리드가 반도체 칩의 모서리 부분과 접촉하게 되면 금속 리드와 반도체 칩의 기판이 전기적으로 연결되는 불량이 생길 수 있다. 도9에서 보는 바와 같이 반도체 칩(80)은 소자 영역(86)과 절단 영역(88)으로 나눌 수 있는데 이 두 영역들은 기능상 반도체 집적회로 소자로 동작하는 부분이냐 아니냐에 따른 구분일 뿐 물리적으로 서로 분리되어 잇는 부분은 아니다. 따라서 반도체 칩의 기판을 접지로 사용할 경우 리드 처짐에 의해 칩 모서리 부분(88)과 접촉할 리드에 0V 이상의 전압이 걸리게 되면 리드에서 기판으로 전하의 이동이 생기고 접지 전원에 노이즈가 생기는 결과를 초래한다. 여기서 절단 영역(88)은 앞에서 설명한 웨이퍼 절단 공정에서 절단 날에 의해 웨이퍼가 잘려지고 남은 부분이다. 이 절단 영역을 줄이면 리드 처짐에 의한 불량을 줄일 수 있지만, 절단 영역이 줄게 되면 웨이퍼 절단 공정에서 절단 날이 지나가는 부분이 소자 영역(86) 가까이 위치하기 때문에 절단 날에 의한 충격으로 소자 영역의 패턴 층이 파괴되지 않는 한계값 이상 줄이는 것은 불가능하다. 그러나 앞에서 설명한 바와 같이 본 발명에서는 절단 영역에 불연속 절연층 영역을 형성하여 절단 날에 의한 충격을 줄일 수가 있으므로 도9에서 점선으로 표시한 절단 영역을 소자 영역 가까이로 줄이는 것이 가능하다.
그리고, 범퍼와 내부 리드가 본딩되는 것을 방해하지 않을 정도의 높이를 갖는 폴리이미드 막을 도포하여 불연속 절연층 영역의 일부에서 폴리이미드 막과 반도체 웨이퍼가 직접 접하도록 하면 절단 날에 의한 충격을 방지하는 효과를 더 높일 수 있다.
한편 본 발명에 의한 구조에 따르면, 웨이퍼에 형성되는 개별 반도체 칩의 총 개수가 증가한다는 이점도 있다. 예컨대 박막 트랜지스터 액정 표시 드라이브 (Thin Film Transistor Liquid Crystal Display Driver)에서 통상적으로 사용되는 6인치 웨이퍼를 기준으로 하고 웨이퍼 절단 날의 폭이 30μm인 경우를 보면, 개별 반도체 칩의 소자 영역의 크기가 1005μm×1005μm일 때, 절단영역의 폭이 170μm에서 80μm로 줄어들면 웨이퍼 상에 제조될 수 있는 개별 칩 한개의 크기는 10145μm×1145μm에서 10055μm×1055μm로 줄어들고, 개별 칩들의 총 개수는 1272개에서 1399개로 증가한다. 그리고 소자 영역의 크기가 9905μm×905μm일 때 절단 영역의 폭이 170μm에서 80μm로 줄어들면, 하나의 웨이퍼에 제조되고 분리되는 개별 반도체 칩의 크기는 10045μm×1045μm에서 9955μm×955μm로 줄어들고 개별 칩들의 총 개수는 1415개에서 1569개로 증가한다.
이렇게 동일 웨이퍼에 제조될 수 있는 개별 반도체 소자의 수가 증가하면 생산성이 높아지고, 수율도 향상된다.
이상 설명한 바와 같이 본 발명에서는 절단 영역과 소자 영역 전체에 걸쳐 형성되어 있던 종래의 절연층을 불연속적이 되도록 함으로써 다이아몬드 휠과 같은 기계적인 방법으로 웨이퍼 절단 공정이 진행되더라고 절단 날에 의한 충격에 의한 절연층의 벗겨짐이 소자 영역에는 영향을 미칠 수 없으므로 소자 영역에 형성되어 있는 패턴 층을 보호할 수 있고, 이에 따라 반도체 집적회로 소자의 신뢰성을 향상시킬 수 있다.
또한 실리콘과의 접착력이 우수한 폴리이미드 막이 절단 영역의 불연속 절연층 영역에서 실리콘 웨이퍼와 직접 접하는 구조를 가지고 있기 때문에 절단 날에 의한 충격으로부터 소자를 보호할 수 있을 뿐만 아니라 절단 날이 지나가는 영역을 보다 소자 영역 쪽으로 가까이 할 수 있기 때문에 개별 소자의 면적을 줄일 수 있으므로 하나의 웨이퍼에 제조될 수 있는 개별 반도체 칩의 개수를 증가시켜 생산성과 수율을 향상시킬 수 있고 반도체 집적회로 소자의 실장밀도를 높이는 것이 가능하다.
그리고, 웨이퍼 절단 공정에서 절단 날이 지나가는 위치를 회로소자가 형성되어 있는 소자 영역 쪽으로 보다 가깝게 할 수 있으므로 TAB 기술을 이용하여 내부 리드 본딩 공정을 진행할 때 리드의 처짐 현상에 의해 내부 리드가 칩의 모서리 부분과 전기적으로 연결되는 불량을 방지하는 것이 가능하다.

Claims (17)

  1. 집적회로 소자의 제조방법으로서,
    반도체 웨이퍼의 활성면에 복수개의 반도체 칩이 형성되는 소자 영역과, 상기 복수개의 반도체 칩을 개별 칩으로 분리하기 위한 절단 영역 및 상기 웨이퍼의 활성면에 전체적으로 형성된 절연층을 갖는 반도체 웨이퍼를 준비하는 단계,
    상기 절연층 중 절단 영역에 형성되어 있는 절연층을 제거하여 상기 절연층이 소자 영역과 절단 영역에서 불연속이 되도록 하는 불연속 절연층 영역을 형성하는 단계 및
    상기 웨이퍼를 상기 절단 영역을 따라 절단하는 단계를 구비하는 집적회로 소자 제조방법.
  2. 제1 항에 있어서, 상기 절연층은 상기 소자 영역에 반도체 칩을 형성할 때 상기 활성면에 전체적으로 형성되는 것을 특징으로 하는 집적회로 소자 제조방법.
  3. 제1 항에 있어서, 상기 불연속 절연층 영역을 형성하는 단계 다음에는 상기 웨이퍼의 활성면에 폴리이미드 막을 형성하는 단계로서, 상기 불연속 절연층 영역의 일부를 제외한 활성면 전체에 폴리이미드 막을 형성함으로써 상기 폴리이미드 막과 웨이퍼가 불연속 절연층 영역에서 직접 접하도록 하는 단계를 더 구비하는 것을 특징으로 하는 집적회로 소자 제조방법.
  4. 제3 항에 있어서, 상기 웨이퍼를 절단 영역을 따라 절단하는 단계는 상기 폴리이미드 막이 형성되지 않은 절단 영역을 따라 절단하는 단계인 것을 특징으로 하는 집적회로 소자 제조방법.
  5. 제3 항에 있어서, 상기 폴리이미드 막은 스핀 코팅에 의해 형성되는 것을 특징으로 하는 집적회로 소자 제조방법.
  6. 제1 항에 있어서, 상기 반도체 칩은 외부와 전기적 연결을 위한 복수개의 전극 패드를 구비하며 상기 전극 패드에는 금속 범퍼가 형성되어 있고, 상기 범퍼는 TAB의 내부 리드와 본딩되는 것을 특징으로 하는 집적회로 소자 제조방법.
  7. 제1 항에 있어서, 상기 불연속 절연층을 형성하는 단계는 상기 절단 영역에 형성되어 있는 절연층의 일부를 식각법에 의해 선택적으로 제거하는 단계인 것을 특징으로 하는 집적회로 소자 제조방법.
  8. 제7 항에 있어서, 상기 반도체 웨이퍼를 준비하는 단계는 상기 반도체 칩에 외부와 전기적 연결을 위한 복수개의 전극 패드를 형성하는 단계를 포함하며, 상기 불연속 절연층 영역을 형성하는 단계는 상기 전극 패드가 형성되어 있는 반도체 칩의 표면에 상기 전극 패드를 노출시키고 불활성층을 도포하기 위한 마스크를 이용하여 불연속 절연층 영역의 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자 제조방법.
  9. 제1 항에 있어서, 상기 절연층은 실리콘 산화막인 것을 특징으로 하는 집적회로 소자 제조방법.
  10. 제1 항에 있어서, 상기 절연층은 층간 절연막인 것을 특징으로 하는 집적회로 소자 제조방법.
  11. 제3 항에 있어서, 상기 폴리이미드 막의 두께는 약 10μm인 것을 특징으로 하는 집적회로 소자 제조방법.
  12. 복수개의 반도체 칩이 형성되는 소자 영역과, 상기 복수개의 반도체 칩을 개별 반도체 칩으로 분리하기 위한 절단 영역 및 절연층을 갖는 집적회로 소자에 있어서, 상기 절단 영역에는 소자 영역에 형성되어 있는 절연층과 절단 영역에 형성되어 있는 절연층은 불연속적이 되도록 하는 불연속 절연층 영역이 형성되어 있는 것을 특징으로 하는 집적회로 소자.
  13. 제12 항에 있어서, 상기 절연층은 실리콘 산화막인 것을 특징으로 하는 집적회로 소자.
  14. 제12 항에 있어서, 상기 절연층은 층간 절연막인 것을 특징으로 하는 집적회로 소자.
  15. 제12 항에 있어서, 상기 불연속 절연층 영역 중 소자 영역과 접하는 일부분과 소자 영역 전체를 덮는 폴리이미드 막을 더 구비하는 것을 특징으로 하는 집적회로 소자.
  16. 제14 항에 있어서, 상기 폴리이미드 막은 두께가 약 10μm인 것을 특징으로 하는 집적회로 소자.
  17. 제12 항에 있어서, 상기 반도체 칩은 복수개의 전극 패드를 구비하며, 상기 전극 패드에는 금속 범퍼가 형성되어 있고 상기 금속 범퍼는 TAB의 내부 리드와 본딩되는 것을 특징으로 하는 집적회로 소자.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107161A (en) * 1996-06-07 2000-08-22 Rohm Co., Ltd. Semiconductor chip and a method for manufacturing thereof
JPH1140522A (ja) * 1997-07-17 1999-02-12 Rohm Co Ltd 半導体ウエハの製造方法、この方法により作製された半導体ウエハ、半導体チップの製造方法、およびこの方法により製造された半導体チップ、ならびにこの半導体チップを備えたｉｃカード
US6544865B1 (en) * 1998-04-09 2003-04-08 Pacific Solar Pty. Limited Metal film interrupting process
US6341070B1 (en) * 1998-07-28 2002-01-22 Ho-Yuan Yu Wafer-scale packing processes for manufacturing integrated circuit (IC) packages
JP2000162275A (ja) * 1998-12-01 2000-06-16 Fujitsu Ltd 半導体試験方法及び半導体試験装置
JP3560888B2 (ja) * 1999-02-09 2004-09-02 シャープ株式会社 半導体装置の製造方法
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
DE19961790C1 (de) * 1999-12-21 2001-05-10 Infineon Technologies Ag Anordnung zur Abtrennung eines Halbleiterbausteines aus einem Halbleiterwafer
US6441504B1 (en) 2000-04-25 2002-08-27 Amkor Technology, Inc. Precision aligned and marked structure
US6309943B1 (en) * 2000-04-25 2001-10-30 Amkor Technology, Inc. Precision marking and singulation method
JP3825753B2 (ja) * 2003-01-14 2006-09-27 株式会社東芝 半導体装置の製造方法
US7185537B2 (en) * 2003-06-04 2007-03-06 Metso Paper, Inc. Nip and loading analysis system
JP4422463B2 (ja) * 2003-11-07 2010-02-24 株式会社ディスコ 半導体ウエーハの分割方法
JP2006073690A (ja) * 2004-09-01 2006-03-16 Disco Abrasive Syst Ltd ウエーハの分割方法
CN101151544B (zh) * 2005-03-28 2011-08-03 株式会社半导体能源研究所 半导体器件、其制造方法、及其测量方法
US7557430B2 (en) * 2006-05-25 2009-07-07 Skyworks Solutions, Inc. Semiconductor seal ring
JP6315470B2 (ja) * 2014-09-10 2018-04-25 株式会社ディスコ 分割方法
JP2016058578A (ja) * 2014-09-10 2016-04-21 株式会社ディスコ 分割方法
US9478576B1 (en) 2015-04-28 2016-10-25 Omnivision Technologies, Inc. Sealed-sidewall device die, and manufacturing method thereof
US10103116B2 (en) 2016-02-01 2018-10-16 Qualcomm Incorporated Open-passivation ball grid array pads
US9711473B1 (en) * 2016-02-26 2017-07-18 Advanced Semiconductor Engineering, Inc. Semiconductor die, semiconductor wafer and method for manufacturing the same
CN107195607B (zh) * 2017-07-03 2020-01-24 京东方科技集团股份有限公司 一种芯片封装方法及芯片封装结构
CN111438444B (zh) * 2018-12-28 2022-08-12 北京北科天绘科技有限公司 一种基于器件阵列巨量转移的激光切割方法及系统
CN111653498A (zh) * 2020-06-12 2020-09-11 长江存储科技有限责任公司 一种半导体结构及其研磨方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171716A (en) * 1986-12-19 1992-12-15 North American Philips Corp. Method of manufacturing semiconductor device with reduced packaging stress
US5414297A (en) * 1989-04-13 1995-05-09 Seiko Epson Corporation Semiconductor device chip with interlayer insulating film covering the scribe lines
US5136354A (en) * 1989-04-13 1992-08-04 Seiko Epson Corporation Semiconductor device wafer with interlayer insulating film covering the scribe lines
JPH04348032A (ja) * 1991-05-24 1992-12-03 Nec Corp 半導体装置およびその製造方法
US5458269A (en) * 1991-12-06 1995-10-17 Loomis; James W. Frangible semiconductor wafer dicing method which employs scribing and breaking
US5430325A (en) * 1992-06-30 1995-07-04 Rohm Co. Ltd. Semiconductor chip having dummy pattern
KR100231977B1 (ko) * 1992-10-08 1999-12-01 사토 게니치로 다이싱방법
US5393706A (en) * 1993-01-07 1995-02-28 Texas Instruments Incorporated Integrated partial sawing process
JP2894165B2 (ja) * 1993-07-24 1999-05-24 ヤマハ株式会社 半導体装置

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Publication number Publication date
KR19980025470A (ko) 1998-07-15
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