JP2001144197A - 半導体装置、半導体装置の製造方法及び試験方法 - Google Patents

半導体装置、半導体装置の製造方法及び試験方法

Info

Publication number
JP2001144197A
JP2001144197A JP32159099A JP32159099A JP2001144197A JP 2001144197 A JP2001144197 A JP 2001144197A JP 32159099 A JP32159099 A JP 32159099A JP 32159099 A JP32159099 A JP 32159099A JP 2001144197 A JP2001144197 A JP 2001144197A
Authority
JP
Japan
Prior art keywords
semiconductor device
wafer
mark
alignment mark
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32159099A
Other languages
English (en)
Inventor
Shigeyuki Maruyama
茂幸 丸山
Yasuyuki Ito
靖幸 伊東
Tetsuo Honda
哲郎 本多
Kazuhiro Tashiro
一宏 田代
Makoto Haseyama
誠 長谷山
Kenichi Nagae
健一 永重
Yoshiyuki Yoneda
義之 米田
Hirohisa Matsuki
浩久 松木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP32159099A priority Critical patent/JP2001144197A/ja
Priority to US09/577,932 priority patent/US7112889B1/en
Priority to TW089110492A priority patent/TW452963B/zh
Priority to KR1020000030396A priority patent/KR100765397B1/ko
Publication of JP2001144197A publication Critical patent/JP2001144197A/ja
Priority to US11/439,119 priority patent/US8404496B2/en
Priority to KR1020060063337A priority patent/KR100778425B1/ko
Priority to US13/777,221 priority patent/US8759119B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67282—Marking devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T279/00—Chucks or sockets
    • Y10T279/11—Vacuum
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49998—Work holding

Abstract

(57)【要約】 【課題】本発明は、複数の半導体素子が連なった状態で
封止され、画像認識により位置決めされて試験に供され
る半導体装置、半導体装置の試験製造方法及び半導体装
置の試験方法に関し、既存のウェーハプローバで認識可
能なアライメントマークを容易に形成することを課題と
する。 【解決手段】 半導体チップ１４の電極を所定の位置に
配置された電極パッドに接続するための再配線層１８を
半導体チップ１４上に形成する。ハンダボール２２が形
成されるメタルポスト１６を再配線層の電極パッド上に
形成する。再配線１８上に、メタルポスト１６と所定の
位置関係で配置されたアライメントマークを提供するマ
ーク部材２４を形成する。マーク部材２４はメタルポス
ト１６と同じ材質で形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、半導体
装置の製造方法及び半導体装置の試験方法係り、特に、
複数の半導体素子が連なった状態で封止され、画像認識
により位置決めされて試験に供される半導体装置、半導
体装置の試験製造方法及び半導体装置の試験方法に関す
る。
【０００２】
【従来の技術】半導体チップをパッケージングして形成
された半導体装置には、製造工程終了誤に、動作確認等
の試験が行われる。試験工程においてこのような半導体
装置を試験装置に搭載する際、半導体装置のパッケージ
の外形を基準として位置合わせが行われる。このような
位置合わせはハンドリング装置により行われる。すなわ
ち、試験に供される半導体装置は、ハンドリング装置に
より試験装置のソケットに組み込む際に、パッケージの
外形を基準として位置合わせが行われる。
【０００３】近年、半導体チップの小型化が著しく進
み、半導体装置のパッケージサイズも短期間でより小さ
いサイズのものに変更されている。したがって、パッケ
ージ外形を基準として位置合わせを行うハンドリング装
置を使用する場合、パッケージの外形寸法が変更される
毎にハンドリング装置も改造しなければならない。ま
た、半導体チップの外形寸法をそのままパッケージの寸
法とした半導体装置が増えている。このような半導体装
置の場合、一種類の半導体チップ毎にハンドリング装置
の変更治具を準備する必要がある。また、同一種類の半
導体装置であっても、半導体チップのサイズが縮小され
る毎にハンドリング装置の変更が必要となる。したがっ
て、ハンドリング装置の変更に費やされる費用が著しく
増大してしまう。
【０００４】また、半導体チップの小型化に伴い、半導
体装置の電極のピッチもより狭くなっている。このた
め、半導体装置の外形を用いて位置合わせを行う方法で
は、必要な位置決め精度を確保できないおそれがある。
以上のような状況から、単一の半導体チップをパッケー
ジするのではなく、複数のチップが連なったままでパッ
ケージングした半導体装置を形成して試験することが提
案されている。すなわち、半導体チップがウェーハ上に
形成された状態で複数の半導体チップが一体となったま
まウェーハから切り出してそのままパッケージングして
半導体装置とするものである。この場合、半導体装置の
外形をある程度標準化することができる。
【０００５】また、半導体装置の端子と試験装置のソケ
ット（又はプローブ）との位置合わせを、外形基準によ
る方法ではなく、画像認識による方法を用いて行うこと
が提案されている。しかし、一回の試験工程で試験する
半導体装置の個数が多いような場合は、画像認識による
方法は適していない。半導体メモリ装置等は、３２個か
ら６４個の装置が一回の試験工程で試験される。このよ
うな数の半導体メモリ装置の各々を、個別に画像認識法
により位置合わせすることは設備コストの面から考えて
現実的ではない。すなわち、ハンドリング装置に、３２
個から６４個の画像認識装置とそれに対応した位置補正
機構とを設ける必要があり、試験装置が大型化して複雑
となるからである。
【０００６】このような場合、単一のメモリチップを半
導体メモリ装置とした後に試験するのではなく、複数の
メモリチップが精度良く一体となった状態を形成し、そ
のまま複数のメモリチップを画像認識して試験を行うこ
とで、ハンドリング装置における画像認識装置及び位置
補正機構の数を減らすことができる。そのような例とし
て、ウェーハに形成された半導体チップを個別に切り出
す前に試験してしまうことが考えられる。ウェーハ状態
において樹脂封止され半導体装置、いわゆるウェーハレ
ベルパッケージされた半導体装置を、個別の半導体装置
に切り出す前に試験に供するものである。あるいは、複
数の半導体チップを一体的に切り出したものを試験して
もよい。この場合、複数の半導体チップを一体的に切り
出したものに対するウェーハプローバ（画像認識装置）
を準備してハンドリング装置に設ける必要がある。ま
た、ウェーハプローバではなく、位置認識装置をハンド
リング装置に設けることとしてもよい。
【０００７】ただし、従来使用されているウェーハプロ
ーバをそのまま使用して、ウェーハレベルパッケージさ
れた半導体装置をウェーハ状態のまま試験することが、
ハンドリング装置に費やされる費用の観点から、最も合
理的な方法である。
【０００８】
【発明が解決しようとする課題】ウェーハ状態で半導体
チップの試験を行ういわゆるベアウェーハ試験ではウェ
ーハプローバが使用される。ウェーハレベルパッケージ
された半導体チップを従来のウェーハプローバにて画像
認識するには、以下に記すＡ）乃至Ｄ）のような問題が
ある。ここで、ウェーハレベルパッケージされた半導体
チップとして、ウェーハ状態で形成されたいわゆるチッ
プサイズパッケージ（ＣＳＰ）を使用した場合について
の問題点について述べる。
【０００９】Ａ）プローバの認識装置ではＣＳＰの位置
認識が難しい。 Ａ−１）半導体装置の端子を直接認識することは難し
い。 ａ）ＣＳＰに設けられる端子は、半導体チップ上に形成
される電極パッドより大きいため、通常のプローバの認
識視野からはみ出してしまい、認識は困難である。
【００１０】ｂ）ＣＳＰに設けられる端子のうち代表的
なハンダボールのように、球状の外形を有する端子は特
に認識が難しい。すなわち、そのような球状端子は平面
部分を有していないため、焦点を合わせ難い。 ｃ）個々の端子の高さのばらつきが大きく（５０μｍ程
度）、アライメントの基準として適していない。
【００１１】Ａ−２）端子以外に位置認識用の目印とな
るものがない。ＣＳＰの表面には、端子との位置関係が
既知である目印が存在しない。 Ａ−３）ＣＳＰの表面に位置認識用のマークを設けるに
は、マークの位置精度及びマーク付けのコストの点で制
約がある。ＣＳＰの表面に位置認識用マークを付ける手
段として、スタンプでマークを付ける方法が考えられる
が、表面に配置された電極に対する位置を精度良く維持
しながらマークをスタンプするのは難しい。また、スタ
ンプ工程が追加されるので、製造コストが増大される。
【００１２】Ａ−４）大きい端子を認識できるようにプ
ローバの認識視野を広げることはコストアップとなる。
以下に従来のウェーハプローバによるマーク認識方法に
ついて説明する。現在使用されているプローバに設けら
れているアラインメントマーク認識装置の最大視野は約
２００μｍ〜３００μｍである。一般的には、認識視野
は一辺が２００μｍ程度の正方形とされている。認識さ
れるマークの大きさが認識視野の１／２以下であれば、
良好な認識率を得ることができる。すなわち、マークの
特徴部となる端面（エッジ）を視野の中心にもってきた
場合でも、マーク全体が認識視野に納まれば、高い認識
率を得ることができる。
【００１３】従来のウェーハプローバは半導体チップ上
の電極パッドを認識することを想定している。電極パッ
ドは一辺が約１００μｍ程度の正方形が一般的である。
したがって、従来のウェーハプローバに設けられた認識
装置の認識視野は一辺が２００μｍ程度の正方形で十分
であった。認識方法としては、パターンマッチング法が
使用される。一般的に一辺が２００μｍの正方形の認識
視野は一辺が５０μｍの１６個の正方形領域に分割さ
れ、各領域毎に基本パターンとの比較照合が行われる。
【００１４】マークの形状にバラツキがなければ、円形
を含む任意の形状のマークを使用することができる。し
かし、マークの形状にバラツキがある場合、例えばマー
クのどこかに欠けがあるような場合、円形のようなマー
クは別の形状として誤認識されやすい。すなわち、円形
は全体が一様な変化を示すため、その特徴を捉え難く、
欠け等の不完全な個所があると別の形状と認識される可
能性が大きい。一方、直線成分で構成された形は、部分
的に欠けがあったとしても、全体的に見ると直線として
認識しやすいため、認識率は高くなる。また、角部（エ
ッジ）のある形状は角部が変極点となり認識が容易とな
る。
【００１５】Ｂ）ＣＳＰ用のプローブカードに設けられ
ている触針（プローブ）は既存のプローバでは認識でき
ない。（ここで、プローブカードとは、試験されるＣＳ
Ｐの電極端子に接触するように触針が配置されたカード
状の部材である。プローブカードは、試験されるＣＳＰ
毎に交換される。）理由は上記Ａ）と同様であり、プロ
ーバに設けられているプローブ認識装置の視野に対し
て、ＣＳＰ用のプローブカードに設けられているプロー
ブの先端が大きすぎる。従来のプローブカードに設けら
れているプローブの先端の直径は、通常１００μｍ以下
である。一方、ＣＳＰの端子（ハンダボール）の直径は
約４００μｍであり、プローブ認識装置の視野に入りき
らない。
【００１６】Ｃ）ＣＳＰが形成されたウェーハは、従来
の半導体チップが形成されたウェーハに比べて吸引固定
が難しい。樹脂モールド型のＣＳＰの場合、封止樹脂の
熱膨張係数は、ウェーハ本体（Ｓｉ）の熱膨張係数より
大きい。このため、高温でモールドされた後、ウェーハ
が常温に戻ると、封止樹脂のほうがウェーハ本体より収
縮量が大きく、ウェーハ本体側に凸となった反りが発生
する。ウェーハ本体の厚みが小さい場合は特に反りが大
きくなり、ウェーハを真空チャックテーブルに吸引固定
することができない。
【００１７】Ｄ）ウェーハ状態で封止樹脂にバリが発生
している場合、ハンドリング装置でハンドリング中にバ
リがとれて、ハンドリング装置内にバリが蓄積されるお
それがある。本発明は上述の問題点に鑑みなされたもの
であり、ウェーハレベルパッケージの製造工程を変更す
ることなく、既存のウェーハプローバで認識可能なアラ
イメントマークが設けられた半導体装置を提供すること
を目的とする。また、本発明はウェーハ状態にける半導
体装置を試験する際に好適な位置認識の基準を設ける方
法を提供することを目的とする。
【００１８】
【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載の発明による半導体装置は、複数の
電極を有する半導体素子と、該半導体素子の電極を所定
の位置に配置された電極パッドに接続するための再配線
層と、該電極パッド上に形成され、外部接続用端子が設
けられるメタルポストと、該メタルポストと所定の位置
関係で配置されたアライメントマークを提供するマーク
部材とよりなり、前記マーク部材は前記メタルポストと
同じ材質で形成された構成とする。
【００１９】請求項２記載の発明による半導体装置は、
複数の電極を有する半導体素子と、該半導体素子の電極
を所定の位置に配置された電極パッドに接続するための
再配線層と、該電極パッドと所定の位置関係で配置され
たアライメントマークを提供するマーク部材とよりな
り、前記マーク部材は前記電極パッドと同じ材質で形成
された構成とする。
【００２０】請求項３記載の発明による半導体装置は、
請求項１又は２記載の半導体装置であって、前記アライ
メントマークは円形以外の形状である構成とする。請求
項４記載の発明による半導体装置は、請求項１記載の半
導体装置であって、前記アライメントマークの幅は前記
メタルポストの高さより大きい構成とする。
【００２１】請求項５記載の発明による半導体装置の試
験方法は、ウェーハ状態の半導体装置に再配線層を設
け、該再配線層上にメタルポストを形成するとともに、
該メタルポストに対して所定の位置にアライメントマー
クを提供するマーク部材を前記再配線層上に形成し、前
記アライメントマークを認識することによりウェーハ状
態の前記半導体装置の電極位置を認識しながら前記半導
体装置の試験を行う構成とする。
【００２２】請求項６記載の発明による半導体装置の試
験方法は、請求項５記載の半導体装置の試験方法であっ
て、前記マーク部材をウェーハの外周部における前記再
配線層上に少なくとも二個形成する構成とする。請求項
７記載の発明による半導体装置の製造方法は、ウェーハ
状態での半導体装置に再配線層を設け、ウェーハの外周
部で半導体装置の形成されない部分を残して樹脂封止す
る構成とする。
【００２３】請求項８記載の発明による半導体装置の製
造方法は、請求項７記載の半導体装置の製造方法であっ
て、樹脂封止されていない部分に位置認識用アライメン
トマークを形成する構成とする。請求項９記載の発明に
よる半導体装置の製造方法は、ウェーハ状態での半導体
装置に再配線層を設け、該再配線層上にウェーハを樹脂
封止する樹脂層を形成し、該樹脂層を貫通しウェーハま
で達する深さの溝をスクライブラインに沿って形成し、
該溝の内部に露出したウェーハを基準位置として認識し
ながらウェーハ状態の半導体装置の試験を行い、試験終
了後に前記溝に沿って個々の半導体装置に分離する構成
とする。
【００２４】請求項１０記載の発明による半導体装置の
試験方法は、請求項９記載の半導体装置の試験方法であ
って、すべてのスクライブラインのうち所定の位置にあ
るスクライブラインのみに沿って前記溝を形成する構成
とする。請求項１１記載の発明によるウェーハの吸引固
定方法は、半導体素子用ウェーハを真空チャックテーブ
ルに吸引固定する方法であって、ウェーハの反りの最も
小さい部分を最初に吸引し、この吸引した部分に隣接し
た部分を次に吸引し、順次部分的に吸引していくことに
よりウェーハの全体を吸引固定する構成とする。
【００２５】請求項１２記載の発明によるウェーハの吸
引固定装置は、半導体素子用ウェーハの吸引固定装置で
あって、複数の吸引溝を有する真空チャックテーブル
と、該複数の吸引溝を複数の群に分割し、複数の群の各
々に対して独立に設けられた吸引通路とを有し、該吸引
通路の各々に異なるタイミングで吸引力を導入するよう
構成する。
【００２６】上記の各手段は、次のように作用する。請
求項１記載の発明によれば、アライメントマークを提供
するマーク部材と外部接続端子が設けられるメタルポス
トとが所定の位置関係で配置されるため、アライメント
マークと外部接続用端子も所定の位置関係となる。した
がって、アライメントマークの位置を画像認識すること
により、外部接続用端子の位置を判断することができ
る。マーク部材はメタルポストと同じ材質で形成され
る。すなわち、マーク部材はメタルポストと同じ方法に
より、同じ工程において形成される。これによりアライ
メントマークを設けるための工程を別個に設ける必要が
なくなり、製造工程が簡略化される。また、マーク部材
とメタルポストが同じ工程にて形成されるため、マーク
部材とメタルポストとを精度の高い位置関係で配置する
ことができる。
【００２７】また、マーク部材はメタルポストとは異な
る形状で形成できるので、既存の試験装置の認識装置に
よりアライメントマークを認識するのに好適な形状をマ
ーク部材の形状として選定することができる。また、マ
ーク部材の形状は、容易に認識可能であることに加え
て、封止樹脂の流れを阻害しないような形状を選定する
ことができ、樹脂封止に悪影響を及ぼさないでマーク部
材を形成することができる。
【００２８】さらに、マーク部材がメタルポストと同じ
材質で形成されていることにより、半導体装置の試験工
程において、マーク部材を電極として利用することが可
能となる。これにより、マーク部材はアライメントマー
クを提供するだけでなく、半導体装置の試験において他
の機能も提供することができる。請求項２記載の発明に
よれば、アライメントマークを提供するマーク部材と電
極パッドとが所定の位置関係で配置されるため、アライ
メントマークと電極パッドも所定の位置関係となる。し
たがって、アライメントマークの位置を画像認識するこ
とにより、電極パッドの位置を判断することができる。
マーク部材は電極パッドと同じ材質で形成される。すな
わち、マーク部材は電極パッドと同じ方法により、同じ
工程において形成される。これによりアライメントマー
クを設けるための工程を別個に設ける必要がなくなり、
製造工程が簡略化される。また、マーク部材と電極パッ
ドが同じ工程にて形成されるため、マーク部材と電極パ
ッドとを精度の高い位置関係で配置することができる。
【００２９】また、マーク部材は電極パッドとは異なる
形状で形成できるので、既存の試験装置の認識装置によ
りアライメントマークを認識するのに好適な形状をマー
ク部材の形状として選定することができる。さらに、マ
ーク部材が電極パッドと同じ材質で形成されていること
により、半導体装置の試験工程において、マーク部材を
電極として利用することが可能となる。これにより、マ
ーク部材はアライメントマークを提供するだけでなく、
半導体装置の試験において他の機能も提供することがで
きる。
【００３０】請求項３記載の発明によれば、アライメン
トマークを円形以外の形状とすることにより、アライメ
ントマークの輪郭に急激な変化を持たせることができ
る。これにより、アライメントマークの認識率を向上す
ることができる。請求項４記載の発明によれば、アライ
メントマークの幅はメタルポストの高さより大きい構成
とされる。アライメントマークの幅はマーク部材の幅に
相当し、メタルポストの高さはマーク部材の高さに相当
する。したがって、マーク部材のアスペクト比（幅／高
さ）が１以上となり、たとえばマーク部材をメッキ法に
より形成する場合に、マーク部材を容易に形成すること
ができる。
【００３１】請求項５記載の発明によれば、ウェーハ状
態において半導体装置を製造する工程においてアライメ
ントマークを提供するマーク部材が形成される。このた
め、ウェーハ状態のままの複数の半導体装置を一度に試
験することができ、半導体装置を試験装置に搭載する工
程が簡略化される。請求項６記載の発明によれば、マー
ク部材をウェーハの外周部における再配線層上に少なく
とも二個形成することにより、ウェーハ上に形成されて
いる半導体装置内にマーク部材を形成することなく、ア
ライメントマークを提供することができる。一つのウェ
ーハ上に形成された半導体装置は精度の高い位置関係を
維持しているので、マーク部材は少なくとも二個あれば
各半導体装置の位置決めとして十分である。
【００３２】請求項７記載の発明によれば、ウェーハ状
態での半導体装置に再配線層を設け、ウェーハの外周部
の半導体装置が形成されない部分を残して樹脂封止する
ため、樹脂層と再配線層との境界がウェーハの外周側面
ではなく、再配線層の表面となる。したがって、金型に
よる樹脂封止の際に金型の合わせ目（パーティングライ
ン）に発生する樹脂バリがウェーハの側面に発生しな
い。このため、ウェーハ状態における半導体装置の試験
において、樹脂バリの影響なくウェーハをハンドリング
することができる。また、樹脂バリが試験装置内でウェ
ーハから落下して試験装置内に堆積することを防止でき
る。
【００３３】請求項８記載の発明によれば、樹脂封止さ
れない部分に位置認識用アライメントマークを形成する
ことにより、アライメントマークを封止樹脂面に形成す
るより、認識判別のしやすいマークを形成することがで
きる。すなわち、樹脂封止しないウェーハ面又は再配線
層面にアライメントマークを形成する場合は、マーク部
材の厚みを小さくすることができ、また、封止樹脂の流
動性を考慮する必要がないため、アライメントマークの
形状を自由に選択することができる。
【００３４】請求項９記載の発明によれば、スクライブ
ラインに沿って溝を付けることにより溝の底部に露出し
たウェーハをアライメントマークの代わりに画像認識し
て位置決めの基準とすることができる。一般的に封止樹
脂は黒色であり、ウェーハは白色乃至銀色なので、封止
樹脂面に付けられた溝の位置を容易に画像認識すること
ができる。スクライブラインは半導体装置の電極と精度
の高い位置関係を有しているので、溝の位置を基準とし
て電極の位置を判断することができる。
【００３５】また、スクライブラインに沿って封止樹脂
に溝を付けることにより、封止樹脂が多数の小さな領域
に分割されることとなり、封止樹脂とウェーハとの熱膨
張率の相違に起因したウェーハのそりを抑制することが
でき、ウェーハの取り扱いが容易となる。溝はダイシン
グソーにより形成することができ、スクライブラインに
沿って形成されるので、半導体の試験が終了した後で、
溝に沿ってウェーハを完全に切断することで半導体装置
を個別に分離することができる。
【００３６】請求項１０記載の発明によれば、全てのス
クライブラインについて溝を形成しないで、ウェーハの
そりを抑制するのに十分な程度の数の溝を形成すること
により、溝を形成する工程を短縮することができる。請
求項１１記載の発明によれば、ウェーハの反りの小さい
部分から順次吸引固定することで、大きな反りを有する
ウェーハであっても確実に吸引固定することができる。
【００３７】請求項１２記載の発明によれば、吸引通路
の各々に異なるタイミングで吸引力を導入するため、真
空チャックテーブル上のウェーハの部分で、反りの最も
少ない部分から吸引固定を開始し、隣接した部分を順次
吸引固定することにより、大きな反りを有するウェーハ
であっても確実に吸引固定することができる。
【００３８】
【発明の実施の形態】以下、図面を参照して本発明にお
ける実施の形態を詳細に説明する。図１は本発明の第１
の実施の形態による半導体装置の平面図であり、図２は
本発明の第一の実施の形態による半導体装置の断面図で
ある。本発明の第１の実施の形態による半導体装置１０
はシリコンウェーハ１２を用いて形成され、複数の半導
体装置１０が一つのウェーハ１２に形成される。なお、
図１及び図２には半導体装置１０がウェーハ１２から個
々に切り出される前の状態、すなわちウェーハ状態での
半導体装置１０を示している。半導体装置１０は、図２
に示すように、いわゆるチップサイズパッケージ（ＣＳ
Ｐ）として形成されている。すなわち、半導体装置１０
は、半導体チップ１４上に再配線層１６が形成され、再
配線層１６上にメタルポスト（銅ポスト）１８が形成さ
れ、メタルポスト１８が封止樹脂２０により封止された
ものである。メタルポスト１８の頂面には、突起電極と
してのハンダボール２２が形成される。
【００３９】上述の構成において、半導体チップ１４の
電極は再配線層１８に形成された導体パターン（図示せ
ず）により、同じく再配線層に形成されたランド（図示
せず）に接続されている。メタルポスト１６はこのラン
ド上に、無電解メッキ法等により金属を堆積することに
より形成される。メタルポスト１６が形成された後、封
止樹脂２０によりメタルポスト１６を封止する。その
後、メタルポスト１６の端面にハンダボール２２を形成
する。
【００４０】本発明の第１の実施の形態による半導体装
置１０では、上述のメタルポスト１６を形成する段階に
おいて、アライメントマークを提供するマーク部材２４
を再配線層１８上に形成する。マーク部材２４はメタル
ポスト１６の形成工程において同時に形成される。した
がって、マーク部材２４とメタルポスト１６とは同じ材
料で形成さている。
【００４１】マーク部材の上にはハンダボール２２は形
成されないので、マーク部材２４の頂面は半導体装置１
０の表面に露出する。このマーク部材２４の頂面がアラ
イメントマークに相当するものであり、後工程の試験工
程において半導体装置１０の位置合わせに使用される。
上述のように、マーク部材２４は半導体装置製造プロセ
ス技術によりメタルポスト１６と同じ工程で形成される
ため、マーク部材２４はメタルポスト１６に対して高精
度で配置することができる。したがって、マーク部材２
４により提供されるアライメントマークは、メタルポス
ト１６上に形成されるハンダボール２２に対して高精度
で配置される。よって、試験工程においてアライメント
マークを画像認識することにより、ハンダボール２２の
位置を正確に求めることができる。
【００４２】次に、マーク部材２４の形状について説明
する。アライメントマークは、半導体装置１０がウェー
ハ状態で完成した後に行われる試験で使用される。この
試験は、半導体装置１０の電極（ハンダボール２２）に
触針（プローブ）を接触して行われるので、試験装置に
おいて半導体装置１０を正確に位置決めする必要があ
る。このため、試験装置には位置認識カメラが設けられ
ており、アライメントマークを位置認識カメラで認識し
てその位置を確認し、アライメントマークの位置から半
導体装置１０の電極の位置をわりだす。そして、求めた
電極の位置と触針（プローブ）の位置が一致するように
半導体装置１０を移動する。
【００４３】図３及び図４は、マーク部材の水平断面形
状を円形とし、アライメントマークがを円形とした場合
の画像認識例を示す。図３（ａ）は実際のアライメント
マークの一例の輪郭を示し、図３（ｂ）は図３（ａ）の
画像を位置認識カメラで画像認識した結果を示す図であ
る。図３（ａ）に示すように、アライメントマークの輪
郭は、マーク部材２４の製造上の要因により欠けや歪み
を有している。このようなアライメントマークを画像認
識すると、図３（ｂ）に示すような多角形として認識さ
れる。
【００４４】また、図４（ａ）は実際のアライメントマ
ークの他の一例の輪郭を示し、図４（ｂ）は図４（ａ）
の画像を位置認識カメラで画像認識した結果を示す図で
ある。ここで、図３（ａ）に示したアライメントマーク
の画像認識結果、すなわち図３（ｂ）に示す形状と、図
４（ａ）に示したアライメントマークの画像認識結果、
すなわち図４（ｂ）に示す形状とは異なることがわか
る。
【００４５】本来は、図３（ａ）に示したアライメント
マークと図４（ａ）に示したアライメントマークは同じ
円形として認識されるべきであるが、図３（ｂ）におけ
る認識結果と図４（ｂ）に示す認識結果とは異なってし
まう。すなわち、円形は曲率が一定であり、形状に著し
い変化がないため、輪郭の蛇行や欠けが円形の曲率より
急峻であると、これが最大の特徴であるとして取り込ま
れてしまう。したがって、輪郭の蛇行や欠けが異なる位
置に発生すると、異なる形状として認識されてしまう。
【００４６】一方、直線成分を有する多角形のアライメ
ントマークは誤認識の可能性が低い。図５は多角形の一
例として正方形のアライメントマークを認識する場合の
認識例を示す。図５（ａ）及び図５（ｂ）は異なる欠け
や歪みを有する正方形のアライメントマークを示してお
り、図５（ｃ）はその認識結果を示す。正方形の辺のよ
うな直線部分は蛇行があっても蛇行の前後から判断して
全体として直線であると認識することができる。このた
め、蛇行の位置や程度が異なっていても、正方形のよう
な多角形はそのまま正方形であると認識する確立が高
い。すなわち、正方形を他の形状であると誤認識する可
能性は低い。また、図形の最大の特徴はその変化点ある
いは変曲点であり、多角形の角部（コーナ）が最大の特
徴部である。したがって、コーナの角度が鋭角であれば
あるほど、コーナ以上の特徴のある蛇行や欠けがある可
能性が少なくなり、図形の認識率は高くなる。
【００４７】また、図６（ａ）に示すように認識視野の
大きさに対して大きい円形のマークの場合、曲率が大き
いため輪郭の変化率が少ない。したがって、蛇行や欠け
があった場合、図６（ｂ）に示すように容易にマークを
違う形状として誤認識してしまう。また、認識視野にマ
ーク全体が納まらない場合、マークの全体としての形状
を認識することができず、全く違う図形に誤認識してし
まう。
【００４８】一方、図７（ａ）に示すように円形のマー
クであっても、認識視野の大きさに対して十分に小さけ
れば、図７（ｂ）に示すようにマークは正しい形状とし
て認識され、位置ずれも判断することができる。また、
直線成分を有するマークであっても、認識視野のサイズ
より大きいマークは、位置ずれにより誤認識されること
がある。すなわち、図８（ａ）に示す正方形のマーク
と、図８（ｂ）に示す正方形のマークは、図８（ｃ）に
示すように認識され、同じマークであると認識される場
合がある。この場合、正方形のマークの２辺に基づいて
マークの形状を認識しているが、正方形であれば４辺の
特徴に基づいて認識するほうがより正確に認識すること
ができる。マークの外形の全体を認識するには、マーク
の大きさを図９に示すように視野の３／４程度にするこ
とが好ましい。このようにすることにより、認識視野と
マークの位置ずれがあてもある程度位置ずれであればマ
ーク全体が認識視野内に納まるからである。
【００４９】以上の理由により、図１０（ａ）に示すよ
うに、認識視野の１／４より小さく、正方形のような直
線成分を有する形状のマークが最も好ましいといえる。
図１及び図２に示した本発明の第１の実施の形態による
半導体装置１０では、マーク部材２４はメタルポスト１
６と同じ高さに形成される。すなわち、マーク部材の高
さは半導体装置１０の封止樹脂２０の厚さより大きくな
ければならない。マーク部材２４はメタルポストと同様
にメッキにより形成されるので、ある程度の高さを確保
するためには底面の面積を大きくしなけらばならない。
すなわちマーク部材２４の縦断面のアスペクト比（幅／
高さ）は、好ましくは１以上、より好ましくは２程度で
ある。
【００５０】既存のプローバの認識カメラの視野の形状
は、最大でも一辺が約２００μｍの正方形を採用してい
る。したがって、半導体装置１０の封止樹脂２０の厚み
を１００μｍとするとマーク部材２４の水平断面である
正方形の一辺の長さは、アスペクト比を考慮すると１０
０μｍ〜１５０μｍ程度が好ましい。また、封止樹脂２
０の成形時の流動性を考慮して、マーク部材２４の正方
形の角部に小さい丸みをつけることが望ましい。
【００５１】上述のように、マーク部材２４の水平断面
の大きさは、マーク部材２４の高さに依存している。よ
って、封止樹脂２０の厚さが薄ければ、マーク部材の高
さも対応して薄くすることができ、これによりマーク部
材２４の水平断面を、より小さく、例えば一辺が５０μ
ｍの正方形とすることができる。この場合、プローバの
認識視野に対してアライメンマークが小さくなるので、
アライメントマークの認識率を向上することができる。
【００５２】次に、本発明の第２の実施の形態について
図１１及び図１２を参照しながら説明する。図１１は本
発明の第２の実施の形態による半導体装置３０の平面図
ｓである。図１２は本発明の第２の実施の形態による半
導体装置３０の側面図である。なお、図１１及び図１２
は、半導体装置３０がウェーハにより形成されて切り出
される前の状態を示している。
【００５３】半導体装置３０は、ウェーハに形成された
半導体チップ３２と、半導体チップ３２上に形成された
再配線層３４と、再配線層３４に形成された電極パッド
３６と、電極パッド３６上に形成された突起電極として
のハンダボール３８とよりなる。再配線層３４は、半導
体チップ３２の電極を半導体チップ３２上の所定の位置
に配置しなおすために形成されるものである。
【００５４】半導体装置３０は樹脂封止を行わないタイ
プのものであり、本発明の第１の実施の形態による半導
体装置１０のようなメタルポストは形成されない。した
がって、アライメントマークを提供するマーク部材４０
は再配線層３４上に形成される。マーク部材は４０は再
配線層３４上に形成されたハンダボール３８用の電極パ
ッド３６と同じ工程で同じ方法により形成される。本実
施の形態において、電極パッド３６はポリイミド絶縁層
の上に銅メッキにより形成されるので、マーク部材４０
も銅メッキにより１０μｍ程度の厚みで形成される。し
たがって、マーク部材４０の形状は厚さ８（高さ）に依
存することなく、一辺が１００μｍ以下の正方形として
形成することも可能である。
【００５５】また、樹脂封止しないため、樹脂の流動性
を考慮する必要がなく、アライメントマークの形状は比
較的自由に選定することができる。図１３はマーク部材
４０の形状を十字型にした例を示す。アライメントマー
クの形状を十字型にすることにより、形状の特徴を正方
形より明確に認識することができ、アライメントマーク
の認識率をより高めることができる。
【００５６】なお、本実施の形態による半導体装置３０
は、樹脂封止されないものであるが、再配線層及び電極
パッドの製造方法としては上述の第１の実施の形態によ
る半導体装置１０と同様である。すなわち、半導体装置
１０は半導体装置３０のパッド電極３６上にメタルポス
トをメッキ法により形成し、マーク部材をメッキ方によ
り形成したものである。したがって、半導体装置３０
は、メタルポストを形成する前の半導体装置１０と同じ
製造方法で形成されており、半導体装置３０は半導体装
置１０の製造工程の途中の状態と同じである。よって、
半導体装置１０を製造工程の途中の段階で試験に供する
ことも可能である。
【００５７】次に、本発明の第３の実施の形態について
図１４を参照しながら説明する。図１４は本発明の第３
の実施の形態による半導体装置の試験方法に使用される
ウェーハ状態の半導体装置を示す平面図である。図１４
に示すウェーハ状態の半導体装置では、アライメントマ
ークがウェーハの外周部に４個設けられている。すなわ
ち、アライメントマークを提供するマーク部材５０がウ
ェーハの外周部に４個設けられている。図１４に示す半
導体装置は基本的に上述の半導体装置１０又は半導体装
置３０と同じ構成を有する。ただし、図１４に示す半導
体装置は突起電極（ハンダボール）が半導体装置の表面
全体に配置されているので、マーク部材５０を形成する
場所がないか、または個々の半導体装置にマーク部材５
０を安定して形成することができない。よって、ウェー
ハの表面のうち、半導体が形成される部分以外の部分、
すなわちウェーハの外周部分にマーク部材５０を形成
し、ウェーハ状態のまま半導体装置を試験するものであ
る。
【００５８】図１４に示すマーク部材５０は、一辺が約
１５０μｍの正方形として形成されている。半導体装置
はウェーハ状態のまま半導体試験装置（プローバ）に搭
載され、アライメントマーク（マーク部材５０）を認識
カメラにより認識する。マーク部材５０の認識結果に基
づいて、ウェーハの中心位置を割り出し、各々の半導体
装置の突起電極（ハンダボール）の位置を求めて、プロ
ーブをハンダボールに接触することにより半導体装置の
試験を行う。ウェーハ状態で試験された半導体装置は、
試験後に個々の端導体装置に切り出される。
【００５９】次に、本発明の第４の実施の形態について
図１５を参照しながら説明する。本発明の第４の実施の
形態では、本発明の第１の実施の形態による半導体装置
１０のようにウェーハ状態において半導体チップを封止
樹脂にて封止するが、ウェーハの外周部を残して樹脂封
止して、その外周部にアライメントマーク（マーク部
材）５０を形成する。
【００６０】ウェーハ状態の半導体チップ上に再配線層
５２を形成してメタルポスト（図示せず）を形成した
後、図１６に示すように、ウェーハ全体を下型に配置
し、封止樹脂を上型により形成する。すなわち、上型の
底面がウェーハ上の再配線層５２の表面の外周部に当接
するように、上型の封止樹脂を形成する部分はウェーハ
の外形（直径）より小さく形成される。図１７（ａ）は
このようなモールド型により樹脂封止されたウェーハ状
態の半導体チップの平面図であり、図１７（ｂ）は側面
図である。図１７に示すように、図１５に示すモールド
型にて封止したウェーハ状態の半導体チップは、ウェー
ハの外周部全体を残して封止樹脂５４により樹脂封止さ
れる。
【００６１】上述のように樹脂封止されたウェーハ状態
の半導体装置に対して、図１５（ｂ）に示すように、突
起電極としてのハンダボール５６が形成される。その
後、半導体装置はウェーハ状態のまま半導体試験装置に
供給され、図１４に示す半導体装置と同様な方法でハン
ダボール５６の位置を認識し、プローブをハンダボール
５６に接触させながら試験が行われる。
【００６２】なお、図１８に示すように、再配線層５２
をウェーハの外周部には形成しないで、マーク部材５０
を直接ウェーハ上に形成することとしてもよい。ウェー
ハを露出させるには、再配線層の形成工程において、ウ
ェーハを露出させる部分に再配線層が形成されないよう
にマスクを施せばよい。外周部を残して樹脂封止したウ
ェーハ状態の半導体装置を試験する場合、次のような利
点もある。ウェーハ状態で樹脂封止された半導体装置を
半導体試験装置に搭載した場合、通常の封止状態では、
上型と下型の合わせ部分（パーティングライン）がウェ
ーハの外周側面部分となる。この場合、パーティングラ
インに沿ってウェーハの半径方向に封止樹脂のバリが発
生する。このバリが付いたままのウェーハ状態の半導体
装置が試験装置に搭載されると、バリが試験装置内で外
れて試験装置内に蓄積されるおそれがある。
【００６３】一方、ウェーハの外周部を残して封止する
方法であると、上型と下型の合わせ目はウェーハの穂ユ
面上となり、上型を比較的弾力性のウェーハに当接する
ことでバリの発生を減少することができる。また、バリ
が発生してもウェーハの表面上であるため、バリがウェ
ーハからはがれ落ちる可能性が少ない。したがって、ウ
ェーハの外周部を残して樹脂封止することは、封止樹脂
のバリによる半導体試験装置の汚染を防止する効果を奏
する。
【００６４】また、ウェーハの外周部に樹脂封止されな
い部分を残すことにより、この樹脂封止されない部分に
マーク部材５０を形成するだけでなく、半導体装置の品
種コード等を表す記号やマークを設けることができる。
ウェーハの外周部を残して樹脂封止する方法として、樹
脂封止したくない部分にモールド工程で使用する厚めの
テンポラリフィルムを形成するか貼りつけて樹脂封止
し、封止後にテンポラリフィルムを除去することとして
もよい。
【００６５】図１９はウェーハ状態の半導体装置の外周
部の一部のみを残して樹脂封止し、アライメントマーク
を提供するマーク部材５０を形成した例を示す。この例
では、アライメントマークの成形自由度を確保しなが
ら、半導体装置を封止した封止樹脂のあまりがウェーハ
外周部にはみだすため、半導体装置における封止樹脂の
厚さを均一に維持できるという利点を有する。
【００６６】次に、本発明の第５の実施の形態について
図２０を参照しながら説明する。図２０（ａ）は本発明
の第５の実施の形態による半導体装置の試験方法に使用
されるウェーハの平面図であり、図２０（ｂ）はウェー
ハの側面図である。本発明の第５実施例による半導体装
置の試験方法では、ウェーハ６０から切り出される前の
半導体チップ６２上に再配線層を設け、メタルポストを
形成して樹脂封止する。そして、個々の半導体装置に切
り出すためのスクライブラインに沿って封止樹脂に溝６
６を入れる。この溝６６は、ダイシング工程と同様にダ
イシングソーにより形成する。すなわち、図２０（ｂ）
に示すように、ダイシングソーの切り込み深さを、少な
くとも封止樹脂６４の厚みを越えるように設定する。し
たがって、溝６６の底部にウェーハ６０が露出した状態
となる。
【００６７】封止樹脂６４は一般的に暗い色（黒）であ
るが、シリコンウェーハ６０は明るい色（銀色乃至白）
である。したがって、封止樹脂面に形成された上記溝６
６の底部は、認識カメラにより容易に認識することがで
きる。特に、溝と溝の交点はアライメントマークとして
認識することが容易である。したがって、このように、
スクライブラインに沿って溝をいれたウェーハ状態の半
導体装置をそのまま半導体試験装置に搭載し、溝をアラ
イメントマークの代わりに用いて位置決めを行うことに
より、アライメントマークを設けなくても半導体装置上
の電極パッドの位置合わせを精度よく行うことができ
る。
【００６８】なお、図２０に示したウェーハ６０では、
すべてのスクライブラインに対して溝６６を形成してい
るが、図２１に示すように、数本のスクライブライン毎
に溝６６を形成することとしてもよい。溝６６は、アラ
イメントマークの代用となるばかりでなく、ウェーハ６
０のそりを防止する効果も有している。ウェーハ状態で
封止樹脂６４を設けると、ウェーハ６０と封止樹脂６４
との熱膨張率の差によりウェーハ６０にそりが生じる。
このそりにより、ウェーハ６０は封止樹脂６４側が開い
た皿型に変形する。このようなそりの生じたウェーハ６
０を真空チャックで固定しようとすると、ウェーハ６０
の周囲側がチャックテーブルから浮き上がってしまう。
このような状態では、いくら真空チャックテーブルによ
り吸引しても、空気が漏れてしまい、うまく固定するこ
とができない。
【００６９】ところが、ウェーハ６０の封止樹脂６４に
溝６６を形成することにより、封止樹脂６４は小さな部
分に分離される。その結果、ウェーハ６０のそりが抑制
されされ、ウェーハ６０を確実に真空チャックにより固
定することができる。試験の終わったウェーハ６０は再
びダイシング工程かけられ、今度は完全に切断されて個
々の半導体装置に分離される。その後、封止樹脂面に露
出した電極パッドに突起電極としてのハンダボールが形
成される。なお、ウェーハ状態でハンダボールを形成し
た後に溝６６を形成し、試験することとしてもよい。
【００７０】次に、上述の半導体装置の試験に使用する
試験装置について説明する。図２２は半導体装置試験装
置のプローブカードの一例を示す図であり、図２２
（ａ）はプローブカードの一部の側面図、図２２（ｂ）
はプローブカードの一部の平面図である。また、図２３
はプローブカードに設けられたプローブの断面図であ
る。
【００７１】プローブカード７０には、試験される半導
体装置の電極位置に合わせたプローブ７２が設けられて
いる。プローブ７２はいわゆるＰＯＧＯ−ＰＩＮと称さ
れる垂直スプリングプローブであり、図２３に示すよう
に、コイルスプリング７４によりプローブ７２が付勢さ
れている。これにより、プローブ７２は軸方向に距離Ｓ
だけ移動することができ、半導体装置のハンダボールと
の接触時に、適当な接触圧力を得ることができる。プロ
ーブ７２はハンダボールに接触しやすくするため、線端
部の直径は約３００μｍとされ、その頂部にはハンダボ
ールに対応した凹部が設けられている。
【００７２】プローブカード７０には、プローブ７２の
他にダミープローブ７６が設けられてれいる。ダミープ
ローブ７６はプローブ７２と同様に軸方向に距離Ｓだけ
移動することができる。ダミープローブ７６は、位置認
識専用に設けられたプローブであり、実際にハンダボー
ルとは接触しない。ダミープローブ７６の先端部分の直
径は１００μｍ以下であり、特に頂部には直径３０μｍ
の平坦部分が設けられている。ダミープローブ７６をこ
のような形状としたのは、プローバ（試験装置）の認識
カメラでは直径３００μｍのプローブ７２を認識しくい
ためであり、また、平坦部がないとフォーカスが合わせ
にくいためである。
【００７３】プローブ７２を位置認識用プローブとして
兼用した場合、プローブ７２は突起電極と接触するため
に汚れが付着するおそれがある。特に、突起電極として
ハンダボールが用いられる場合は、高温試験等でハンダ
がプローブ７２の先端に付着しやすい。プローブ７２の
先端に汚れが付着した場合、プローブ７２の認識精度が
落ちる可能性がある。しかし、上述のように認識専用の
ダミープローブ７６を設けることにより、認識すべきプ
ローブの汚れによる認識精度の悪化を防止することがで
きる。特に、ダミープローブ７６を半導体装置に接触し
ない構成とすれば、汚れによる誤認識はほぼ皆無とする
ことができる。
【００７４】ダミープローブ７６は、複数の半導体装置
を同時に試験する場合は、半導体装置の各々に対しても
受ける必要はない。図２４は４個の半導体装置を同時に
試験する場合の認識専用ダミープローブ７６の配置を示
す例であり、図２４（ａ）はプローブカードの平面図、
図２４（ｂ）はプローブカードの側面図である。図２４
に示すように、認識専用のダミープローブ７６は４個の
半導体装置に対して２個設けられる。
【００７５】また、図２５に示す例は、位置認識用ダミ
ープローブ７６を、半導体装置のアライメントマークに
対応した位置に設けたものである。図２５に示した半導
体装置は、図１に示した半導体装置１０と同じ構成であ
る。すなわち、プローバカードのプローブ７２とダミー
プローブ７６との位置関係は、半導体装置のマーク部材
２４とハンダボール２２との位置関係と同じである。し
たがって、試験装置においてダミープローブ７６の認識
位置とアライメントマーク（マーク部材２４）の認識位
置とが一致するため、ダミープローブの位置とアライメ
ントマークの位置と間のオフセット値を入力する必要が
ない。このため、オフセット位置として誤った値を入力
してしまうというような問題を防止することができる。
【００７６】また、図２６に示すように、マーク部材２
４と電極パッドとを電気的に接続しておき、ダミープロ
ーブがマーク部材２４に接触したことを試験装置側で電
気的に検出できるようにしてもよい。たとえば、半導体
装置のマーク部材２４を再配線層上でＧＮＤ端子に結線
しておき、プローブカード７０のダミープローブ７６も
テスタチャンネル又はプローバのＩ／Ｏポートに結線す
る。これにより、ダミープローブの電気的レベルを検出
可能にしておく。また、プローブ７２が半導体装置のハ
ンダボール２２に接触したときに、ダミープローブ７６
がマーク部材２４に適切に接触するようにダミープロー
ブ７６の高さ位置を調整しておく。
【００７７】上記のような構成とすることにより以下の
効果を得ることができる。 １）ダミープローブ７６がマーク部材２４と接触したこ
とを検出することで、プローブ７２が正常にハンダボー
ル２２に接触していると判断することができる。 ２）ダミープローブ７６がマーク部材２４と接触したこ
とを検出することで、プローブカード７０がこれ以上半
導体装置に接近してはならないという限界位置にあると
判断することができる。
【００７８】３）上記の効果１）及び２）を同時に得る
こともできる。すなわち、図２７に示すように、２本の
ダミープローブ７６を設け、一本は上記効果１）を得る
ような高さ位置に設け、他の一本は上記効果２）を得る
ような高さ位置に設ける。図２７において、左側のダミ
ープローブ７６が、プローブ７２とハンダボール２２と
の接触を判断するためのプローブであり、右側のダミー
プローブ７６が、プローバカード７０の接近限界位置を
判断するためのプローブである。
【００７９】また、図２８に示す例は、プローブカード
と試験される半導体装置との平行度および位置ずれを検
出するための例である。すなわち、図２８において、２
個のマーク部材２４と、それに対応する２個のダミープ
ローブ７６が設けられている。マーク部材２４に対する
ダミープローブ７６の高さ位置は同じであり、マーク部
材２４は互いに結線され導通している。したがって、２
個のダミープローブ７６が同時に接触しているか否かを
検出することにより、プローブカード７０と半導体装置
との平行度及び回転方向の位置ずれ（θズレ）を検出す
ることができる。
【００８０】図２９は、図１４に示すウェーハ状態の半
導体装置において、ウェーハマップシステムにおいて基
準点として使用されるウェーハマップ起点７８を、アラ
イメントマーク５０と同じ方法で形成した例である。ウ
ェーハマップシステムとは、ウェーハ上のある一点を起
点としてウェーハ上の半導体装置をこの起点からの位置
情報と共に管理するシステムである。ウェーハマップ起
点をアライメントマーク５０と同じ方法で形成すること
により、半導体チップがウェーハ状態で半導体装置とし
て形成された後でも（すなわちウェーハ状態で樹脂封止
が行われた後でも）ウェーハマップシステムを利用する
ことができる。
【００８１】次に、ウェーハ状態の半導体を試験するた
めのプローバ（ウェーハプローバ）に設けられた真空チ
ャックテーブルについて説明する。従来の真空チャック
テーブルでは、テーブルの表面に５ｍｍ間隔以上で数本
の吸引溝を設けたものであった。しかし、封止樹脂が設
けられたウェーハは従来のウェーハよりそりが大きくな
るので、従来のような数本の吸引溝では完全に吸引固定
できない場合が生じる。このような問題を回避するため
に、ウェーハ状態における半導体装置を試験する場合、
真空チャックテーブルの吸引溝の間隔を狭めて、溝の数
を増やすことのより、完全にウェーハ状態の半導体装置
を固定することが可能となる。
【００８２】図３０は真空チャックテーブル８０の吸引
領域全域にわたって２．５ｍｍ間隔で幅０．５ｍｍの吸
引溝８２を設けた場合の例を示す。このように、吸引溝
８２を狭い間隔で配列することにより、ウェーハに大き
なそりが生じていても、内側の吸引溝８２から順番にウ
ェーハを吸い付けていくことができ、最終的にウェーハ
全体を吸引することができる。なお、図３０（ａ）は真
空チャックテーブル８０の部分断面正面図、図３０
（ｂ）は真空チャックテーブル８０の平面図、図３０
（ｃ）は真空チャックテーブル８０の側面図である。
【００８３】また、図３０（ｂ）に示すように、吸引溝
８２は数本ずつまとめてバキューム源への通路（図中点
線で示す）に接続されている。このような構成におい
て、内側の吸引溝８２から順に吸引することにより、吸
引すべきウェーハに反りがあっても確実に吸引すること
ができる。すなわち、反りを有するウェーハを吸引する
場合、反りが小さく真空チャックテーブルに近いウェー
ハの部分から順次吸引していくことにより、反りの影響
を低減しながらウェーハを吸引固定することができる。
【００８４】特に、樹皮封止型の半導体装置をウェーハ
状態で形成した場合、ウェーハには凹状の反りが発生す
る。このようなウェーハレベルで樹脂封止した半導体装
置を真空チャックテーブル８０上に載置した場合、ウェ
ーハの外周部ほど真空チャックテーブル８０の載置面か
ら遠ざかってしまう。したがって、図３０（ｂ）に示す
ように、真空チャックテーブル８０の載置面に近い部
分、すなわちウェーハの内側部分から順に吸引を行うこ
とにより（図中、→→→の順）、次に吸引する
部分を吸引溝８２に近づけながら吸引固定を行うことが
できる。これにより、反りが大きいウェーハであって
も、確実に吸引固定することができる。
【００８５】また、図３１は真空チャックテーブルの他
の例の平面図である。図３１に示す真空チャックテーブ
ル８６では、吸引溝８２の間隔が外側にいくほど狭くな
るように形成される。すなわち、ウェーハの反りがあま
り大きくない内側の吸引溝の間隔は従来と同様に５ｍｍ
間隔とし、反りの大きい外側では吸引溝８２の間隔を
２．５ｍｍとしている。
【００８６】また、図３２は真空チャックテーブルの吸
引溝を多数の細孔に置き換えた例を示す。図３２におい
て、真空チャックテーブル９０はテーブル本体９２と細
孔板９４とよりなる。テーブル本体９２の表面には複数
の同心円状の溝９２ａが形成され、それぞれがバキュー
ム源に接続されている。細孔板９４はテーブル本体９２
の上に配置される。細孔板９４には多数の細かい貫通孔
９４ａが設けられておいる。ウェーハは細孔板９４の上
に載置され、貫通孔９４ａにより吸引されて固定され
る。
【００８７】なお、図３２（ａ）において、貫通孔９４
ａはその一部のみが示されているものであり、実際には
細孔板９４の全面にわたって設けられている。また、細
孔板９４として多孔質の材料よりなる板を使用してもよ
い。上述のような真空チャックテーブルを使用すること
により、樹脂封止されたウェーハ状態の半導体装置を確
実に固定することができ、半導体試験を確実に行うこと
ができる。
【００８８】次に、半導体装置の予備試験（ＰＴ試験）
において不良と判定された半導体装置の処理について説
明する。半導体装置のＰＴ試験がウェーハ状態で行わ
れ、その結果不良の半導体装置が発見された場合、不良
と判定された半導体装置には、図３３に示すようにハン
ダボールを形成しないように処理を行う。
【００８９】代わりに、図３４に示すように、不良と判
定された半導体装置にもハンダボールを形成するが、不
良と判定された半導体装置のハンダボールを押しつぶす
か、あるいは除去してしまう。また、図３５に示すよう
に、不良と判定された半導体にもハンダボールを形成す
るが、不良と判定された半導体装置のハンダボールを絶
縁性樹脂等により被覆してしまう。
【００９０】以上のように、不良と判定された半導体装
置が、その後の半導体試験において電気的な接触を行え
ないようにする。これにより、例えば、不良の原因がＤ
Ｃ不良であった場合に、プローブで接触して誤って過剰
な電流を流してプローブカード等を損傷してしまうとい
うような問題を回避できる。
【００９１】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、アライメントマークを提供するマーク部材
と外部接続端子が設けられるメタルポストとが所定の位
置関係で配置されるため、アライメントマークと外部接
続用端子も所定の位置関係となる。したがって、アライ
メントマークの位置を画像認識することにより、外部接
続用端子の位置を判断することができる。マーク部材は
メタルポストと同じ材質で形成される。すなわち、マー
ク部材はメタルポストと同じ方法により、同じ工程にお
いて形成される。これによりアライメントマークを設け
るための工程を別個に設ける必要がなくなり、製造工程
が簡略化される。また、マーク部材とメタルポストが同
じ工程にて形成されるため、マーク部材とメタルポスト
とを精度の高い位置関係で配置することができる。
【００９２】また、マーク部材はメタルポストとは異な
る形状で形成できるので、既存の試験装置の認識装置に
よりアライメントマークを認識するのに好適な形状をマ
ーク部材の形状として選定することができる。また、マ
ーク部材の形状は、容易に認識可能であることに加え
て、封止樹脂の流れを阻害しないような形状を選定する
ことができ、樹脂封止に悪影響を及ぼさないでマーク部
材を形成することができる。
【００９３】さらに、マーク部材がメタルポストと同じ
材質で形成されていることにより、半導体装置の試験工
程において、マーク部材を電極として利用することが可
能となる。これにより、マーク部材はアライメントマー
クを提供するだけでなく、半導体装置の試験において他
の機能も提供することができる。また、請求項２記載の
発明によれば、アライメントマークを提供するマーク部
材と電極パッドとが所定の位置関係で配置されるため、
アライメントマークと電極パッドも所定の位置関係とな
る。したがって、アライメントマークの位置を画像認識
することにより、電極パッドの位置を判断することがで
きる。マーク部材は電極パッドと同じ材質で形成され
る。すなわち、マーク部材は電極パッドと同じ方法によ
り、同じ工程において形成される。これによりアライメ
ントマークを設けるための工程を別個に設ける必要がな
くなり、製造工程が簡略化される。また、マーク部材と
電極パッドが同じ工程にて形成されるため、マーク部材
と電極パッドとを精度の高い位置関係で配置することが
できる。
【００９４】また、マーク部材は電極パッドとは異なる
形状で形成できるので、既存の試験装置の認識装置によ
りアライメントマークを認識するのに好適な形状をマー
ク部材の形状として選定することができる。さらに、マ
ーク部材が電極パッドと同じ材質で形成されていること
により、半導体装置の試験工程において、マーク部材を
電極として利用することが可能となる。これにより、マ
ーク部材はアライメントマークを提供するだけでなく、
半導体装置の試験において他の機能も提供することがで
きる。
【００９５】請求項３記載の発明によれば、アライメン
トマークを円形以外の形状とすることにより、アライメ
ントマークの輪郭に急激な変化を持たせることができ
る。これにより、アライメントマークの認識率を向上す
ることができる。請求項４記載の発明によれば、アライ
メントマークの幅はメタルポストの高さより大きい構成
とされる。アライメントマークの幅はマーク部材の幅に
相当し、メタルポストの高さはマーク部材の高さに相当
する。したがって、マーク部材のアスペクト比（幅／高
さ）が１以上となり、たとえばマーク部材をメッキ法に
より形成する場合に、マーク部材を容易に形成すること
ができる。
【００９６】請求項５記載の発明によれば、ウェーハ状
態において半導体装置を製造する工程においてアライメ
ントマークを提供するマーク部材が形成される。このた
め、ウェーハ状態のままの複数の半導体装置を一度に試
験することができ、半導体装置を試験装置に搭載する工
程が簡略化される。請求項６記載の発明によれば、マー
ク部材をウェーハの外周部における再配線層上に少なく
とも二個形成することにより、ウェーハ上に形成されて
いる半導体装置内にマーク部材を形成することなく、ア
ライメントマークを提供することができる。一つのウェ
ーハ上に形成された半導体装置は精度の高い位置関係を
維持しているので、マーク部材は少なくとも二個あれば
各半導体装置の位置決めとして十分である。
【００９７】請求項７記載の発明によれば、ウェーハ状
態での半導体装置に再配線層を設け、ウェーハの外周部
の半導体装置が形成されない部分を残して樹脂封止する
ため、樹脂層と再配線層との境界がウェーハの外周側面
ではなく、再配線層の表面となる。したがって、金型に
よる樹脂封止の際に金型の合わせ目（パーティングライ
ン）に発生する樹脂バリがウェーハの側面に発生しな
い。このため、ウェーハ状態における半導体装置の試験
において、樹脂バリの影響なくウェーハをハンドリング
することができる。また、樹脂バリが試験装置内でウェ
ーハから落下して試験装置内に堆積することを防止でき
る。
【００９８】請求項８記載の発明によれば、樹脂封止さ
れない部分に位置認識用アライメントマークを形成する
ことにより、アライメントマークを封止樹脂面に形成す
るより、認識判別のしやすいマークを形成することがで
きる。すなわち、樹脂封止しないウェーハ面又は再配線
層面にアライメントマークを形成する場合は、マーク部
材の厚みを小さくすることができ、また、封止樹脂の流
動性を考慮する必要がないため、アライメントマークの
形状を自由に選択することができる。
【００９９】請求項９記載の発明によれば、スクライブ
ラインに沿って溝を付けることにより溝の底部に露出し
たウェーハをアライメントマークの代わりに画像認識し
て位置決めの基準とすることができる。一般的に封止樹
脂は黒色であり、ウェーハは白色乃至銀色なので、封止
樹脂面に付けられた溝の位置を容易に画像認識すること
ができる。スクライブラインは半導体装置の電極と精度
の高い位置関係を有しているので、溝の位置を基準とし
て電極の位置を判断することができる。
【０１００】また、スクライブラインに沿って封止樹脂
に溝を付けることにより、封止樹脂が多数の小さな領域
に分割されることとなり、封止樹脂とウェーハとの熱膨
張率の相違に起因したウェーハのそりを抑制することが
でき、ウェーハの取り扱いが容易となる。溝はダイシン
グソーにより形成することができ、スクライブラインに
沿って形成されるので、半導体の試験が終了した後で、
溝に沿ってウェーハを完全に切断することで半導体装置
を個別に分離することができる。
【０１０１】請求項１０記載の発明によれば、全てのス
クライブラインについて溝を形成しないで、ウェーハの
そりを抑制するのに十分な程度の数の溝を形成すること
により、溝を形成する工程を短縮することができる。請
求項１１記載の発明によれば、ウェーハの反りの小さい
部分から順次吸引固定することで、大きな反りを有する
ウェーハであっても確実に吸引固定することができる。
【０１０２】請求項１２記載の発明によれば、吸引通路
の各々に異なるタイミングで吸引力を導入するため、真
空チャックテーブル上のウェーハの部分で、反りの最も
少ない部分から吸引固定を開始し、隣接した部分を順次
吸引固定することにより、大きな反りを有するウェーハ
であっても確実に吸引固定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
平面図である。
【図２】本発明の第１の実施の形態による半導体装置の
側面図である。
【図３】アライメントマークの輪郭に欠け又は歪みがあ
る場合の認識例を示す図である。
【図４】アライメントマークの輪郭に欠け又は歪みがあ
る場合の他の認識例を示す図である。
【図５】正方形の輪郭を有するアライメントマークの認
識例を示す図である。
【図６】認識視野に比較して大きいサイズのアライメン
トマークの認識例を示す図である。
【図７】認識視野に比較して小さいサイズのアライメン
トマークの認識例を示す図である。
【図８】アライメントマークが認識視野からずれた場合
に誤認識する例を示す図である。
【図９】認識視野の７５％のサイズのアライメントマー
クを示す図である。
【図１０】認識視野の１／４以下のサイズのアライメン
トマークを示す図である。
【図１１】本発明の第２の実施の形態による半導体装置
の平面図である。
【図１２】本発明の第２の実施の形態による半導体装置
の立面図である。
【図１３】本発明の第２の実施の形態による半導体装置
の変形例の平面図である。
【図１４】本発明の第３の実施の形態によるウェーハ状
態の半導体装置の平面図である。
【図１５】本発明の第４の実施の形態によるウェーハ状
態の半導体装置を示す図である。
【図１６】外周部を残してウェーハを樹脂封止するため
のモールド型を示す図である。
【図１７】外周部を残して樹脂封止されたウェーハを示
す図である。
【図１８】外周部にウェーハが露出したウェーハ状態の
半導体装置の側面図である。
【図１９】外周部の一部を残して樹脂封止されたウェー
ハ状態の半導体装置を示す図である。
【図２０】スクライブラインに沿って溝を形成したウェ
ーハ状態の半導体装置を示す図である。
【図２１】数本おきにスクライブラインに沿って溝を形
成したウェーハ状態の半導体装置を示す図である。
【図２２】半導体装置試験装置のプローブカードの一例
を示す図である。
【図２３】プローブカードに設けられたプローブの断面
図である。
【図２４】半導体装置試験装置のプローブカードの一例
を示す図である。
【図２５】ダミープローブとマーク部材の位置が一致す
るように構成された例を示す図である。
【図２６】ダミープローブと電極パッドとを結線した例
を示す図である。
【図２７】ダミープローブを２本設けた例を示す図であ
る。
【図２８】ダミープローブを２本設けて互いに結線した
例を示す図である。
【図２９】ウェーハマップ起点を設けたウェーハ状態の
半導体装置の平面図である。
【図３０】半導体試験装置の真空チャックテーブルの一
例を示す図である。
【図３１】真空チャックテーブルの他の例を示す図であ
る。
【図３２】真空チャックテーブルの他の例を示す図であ
る。
【図３３】不良となった半導体装置にハンダボールを形
成しないウェーハ状態の半導体装置の一部の側面図であ
る。
【図３４】不良となった半導体装置のハンダボールを押
しつぶしたウェーハ状態の半導体装置の一部の側面図で
ある。
【図３５】不良となった半導体装置のハンダボールを被
覆したウェーハ状態の半導体装置の一部の側面図であ
る。
【符号の説明】
１０，３０ 半導体装置 １２ ウェーハ １４，６２ 半導体チップ １６，３８，５２ 再配線層 １８ メタルポスト ２０，５４，６４ 封止樹脂 ２２，３８，５６ ハンダボール ２４，４０ マーク部材 ３６ 電極パッド ５０ マーク部材 ６０ ウェーハ ６６ 溝 ７０ プローブカード ７２ プローブ ７４ コイルスプリング ７６ ダミープローブ ７８ ウェーハマップ起点 ８０，８６，９０ 真空チャックテーブル ８２ 吸引溝 ９２ テーブル本体 ９２ａ 溝 ９４ 細孔板 ９４ａ 貫通孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/301 Ｈ０１Ｌ 21/78 Ｑ 23/12 23/12 Ｌ (72)発明者 本多 哲郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田代 一宏 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 長谷山 誠 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 永重 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 米田 義之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松木 浩久 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2G003 AA10 AG04 AG11 AG13 AG16 4M106 AA01 AA04 AA05 AA20 AB15 AB16 AB17 AB18 BA01 BA14 CA70 DA15 DD13 DJ02 5F031 CA02 HA13 JA38 JA50 MA33 MA34 5F061 AA01 CA21

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数の電極を有する半導体素子と、 該半導体素子の電極を所定の位置に配置された電極パッ
    ドに接続するための再配線層と、 該電極パッド上に形成され、外部接続用端子が設けられ
    るメタルポストと、 該メタルポストと所定の位置関係で配置されたアライメ
    ントマークを提供するマーク部材とよりなり、 前記マーク部材は前記メタルポストと同じ材質で形成さ
    れたことを特徴とする半導体装置。
  2. 【請求項２】 複数の電極を有する半導体素子と、 該半導体素子の電極を所定の位置に配置された電極パッ
    ドに接続するための再配線層と、 該電極パッドと所定の位置関係で配置されたアライメン
    トマークを提供するマーク部材とよりなり、 前記マーク部材は前記電極パッドと同じ材質で形成され
    たことを特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２記載の半導体装置であっ
    て、 前記アライメントマークは円形以外の形状であることを
    特徴とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置であって、 前記アライメントマークの幅は前記メタルポストの高さ
    より大きいことを特徴とする半導体装置。
  5. 【請求項５】 ウェーハ状態の半導体装置に再配線層を
    設け、該再配線層上にメタルポストを形成するととも
    に、該メタルポストに対して所定の位置にアライメント
    マークを提供するマーク部材を前記再配線層上に形成
    し、前記アライメントマークを認識することによりウェ
    ーハ状態の前記半導体装置の電極位置を認識しながら前
    記半導体装置の試験を行うことを特徴とする半導体装置
    の試験方法。
  6. 【請求項６】 請求項５記載の半導体装置の試験方法で
    あって、 前記マーク部材をウェーハの外周部における前記再配線
    層上に少なくとも二個形成することを特徴とする半導体
    装置の試験方法。
  7. 【請求項７】 ウェーハ状態での半導体装置に再配線層
    を設け、ウェーハの外周部で半導体装置の形成されない
    部分を残して樹脂封止することを特徴とする半導体装置
    の製造方法。
  8. 【請求項８】 請求項７記載の半導体装置の製造方法で
    あって、樹脂封止されていない部分に位置認識用アライ
    メントマークを形成することを特徴とする半導体装置の
    製造方法。
  9. 【請求項９】 ウェーハ状態での半導体装置に再配線層
    を設け、該再配線層上にウェーハを樹脂封止する樹脂層
    を形成し、該樹脂層を貫通しウェーハまで達する深さの
    溝をスクライブラインに沿って形成し、該溝の内部に露
    出したウェーハを基準位置として認識しながらウェーハ
    状態の半導体装置の試験を行い、試験終了後に前記溝に
    沿って個々の半導体装置に分離することを特徴とする半
    導体装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の試験方法
    であって、すべてのスクライブラインのうち所定の位置
    にあるスクライブラインのみに沿って前記溝を形成する
    ことを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 半導体素子用ウェーハを真空チャック
    テーブルに吸引固定する方法であって、 ウェーハの反りの最も小さい部分を最初に吸引し、この
    吸引した部分に隣接した部分を次に吸引し、順次部分的
    に吸引していくことによりウェーハの全体を吸引固定す
    ることを特徴とするウェーハの吸引固定方法。
  12. 【請求項１２】 半導体素子用ウェーハの吸引固定装置
    であって、 複数の吸引溝を有する真空チャックテーブルと、 該複数の吸引溝を複数の群に分割し、複数の群の各々に
    対して独立に設けられた吸引通路とを有し、 該吸引通路の各々に異なるタイミングで吸引力を導入す
    るよう構成したことを特徴とするウェーハ吸引固定装
    置。
JP32159099A 1999-11-11 1999-11-11 半導体装置、半導体装置の製造方法及び試験方法 Pending JP2001144197A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP32159099A JP2001144197A (ja) 1999-11-11 1999-11-11 半導体装置、半導体装置の製造方法及び試験方法
US09/577,932 US7112889B1 (en) 1999-11-11 2000-05-25 Semiconductor device having an alignment mark formed by the same material with a metal post
TW089110492A TW452963B (en) 1999-11-11 2000-05-30 Semiconductor device having an alignment mark formed by the same material with a metal post
KR1020000030396A KR100765397B1 (ko) 1999-11-11 2000-06-02 반도체 장치, 반도체 장치의 제조 방법 및 시험 방법
US11/439,119 US8404496B2 (en) 1999-11-11 2006-05-24 Method of testing a semiconductor device and suctioning a semiconductor device in the wafer state
KR1020060063337A KR100778425B1 (ko) 1999-11-11 2006-07-06 반도체 웨이퍼의 흡인 고정 장치
US13/777,221 US8759119B2 (en) 1999-11-11 2013-02-26 Method of testing a semiconductor device and suctioning a semiconductor device in the wafer state

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32159099A JP2001144197A (ja) 1999-11-11 1999-11-11 半導体装置、半導体装置の製造方法及び試験方法

Publications (1)

Publication Number Publication Date
JP2001144197A true JP2001144197A (ja) 2001-05-25

Family

ID=18134252

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32159099A Pending JP2001144197A (ja) 1999-11-11 1999-11-11 半導体装置、半導体装置の製造方法及び試験方法

Country Status (4)

Country Link
US (3) US7112889B1 (ja)
JP (1) JP2001144197A (ja)
KR (2) KR100765397B1 (ja)
TW (1) TW452963B (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045899B2 (en) 2002-10-15 2006-05-16 Oki Electric Industry Co., Ltd. Semiconductor device and fabrication method of the same
JP2006134968A (ja) * 2004-11-02 2006-05-25 Sharp Corp 分割位置認識マークの形成方法、半導体回路基板の製造方法、半導体回路基板、半導体回路基板母材、液晶表示パネル基板、液晶表示装置の製造方法および液晶表示装置
US7053495B2 (en) 2001-09-17 2006-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same
US7262512B2 (en) 2002-12-20 2007-08-28 Yamaha Corporation Surface mount chip package
JP2007281495A (ja) * 2007-05-17 2007-10-25 Casio Comput Co Ltd 半導体基板の製造方法
CN100378966C (zh) * 2002-07-10 2008-04-02 三菱电机株式会社 半导体器件及其制造方法
WO2009022401A1 (ja) * 2007-08-10 2009-02-19 Fujitsu Microelectronics Limited 半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置
JP2009182362A (ja) * 2009-05-21 2009-08-13 Casio Comput Co Ltd 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法
US7944064B2 (en) 2003-05-26 2011-05-17 Casio Computer Co., Ltd. Semiconductor device having alignment post electrode and method of manufacturing the same
JP2011164044A (ja) * 2010-02-15 2011-08-25 Fujitsu Ltd 給電装置及び給電方法
CN101358338B (zh) * 2007-07-30 2012-05-16 应用材料公司 轴对称和均匀热分布的真空吸附加热器
JP2014003204A (ja) * 2012-06-20 2014-01-09 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP5509851B2 (ja) * 2007-08-27 2014-06-04 日本電気株式会社 半導体素子及びその製造方法
JP2014154738A (ja) * 2013-02-12 2014-08-25 Toshiba Information Systems (Japan) Corp 半導体装置、積層ズレ測定装置及び積層ズレ測定方法
WO2015174151A1 (ja) * 2014-05-15 2015-11-19 住友電気工業株式会社 半導体素子のオン抵抗測定方法および半導体素子のオン抵抗測定装置
WO2018181552A1 (ja) * 2017-03-31 2018-10-04 国立研究開発法人産業技術総合研究所 ウェハ上のアライメントマークを用いる半導体パッケージの製造方法
KR20200090211A (ko) * 2017-12-01 2020-07-28 도쿄엘렉트론가부시키가이샤 프로브 니들의 니들 팁 위치 조정 방법 및 검사 장치
JP2020126933A (ja) * 2019-02-05 2020-08-20 株式会社ディスコ パッケージ基板の加工方法及びパッケージ基板

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
JP2005136246A (ja) * 2003-10-31 2005-05-26 Renesas Technology Corp 半導体集積回路装置の製造方法
JP4257844B2 (ja) * 2003-11-04 2009-04-22 パナソニック株式会社 半導体装置およびその製造方法
JP2005310843A (ja) * 2004-04-16 2005-11-04 Sony Corp プリント配線基板、部品実装方法及び搭載位置確認方法
FR2875624A1 (fr) * 2004-09-23 2006-03-24 St Microelectronics Sa Generation deterministe d'un numero d'identifiant d'un circuit integre
US7749882B2 (en) * 2006-08-23 2010-07-06 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US8349708B2 (en) * 2007-07-12 2013-01-08 Nxp B.V. Integrated circuits on a wafer and methods for manufacturing integrated circuits
KR100981097B1 (ko) * 2008-04-24 2010-09-09 엘아이지에이디피 주식회사 불투명 레이어 코팅을 갖는 템플릿 및 그 제조 방법
JP5403944B2 (ja) * 2008-05-26 2014-01-29 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体装置の製造方法および分割前基板
US8242616B1 (en) * 2008-08-29 2012-08-14 Renesas Electronics Corporation Method for manufacturing semiconductor device and molded structure
JP5126370B2 (ja) * 2008-12-16 2013-01-23 株式会社村田製作所 回路モジュール
JP2012043953A (ja) * 2010-08-18 2012-03-01 Renesas Electronics Corp 電子部品および電子部品の製造方法
US8545290B2 (en) * 2010-12-08 2013-10-01 Edmond Arzuman Abrahamians Wafer polishing apparatus and method
TWI464857B (zh) * 2011-05-20 2014-12-11 Xintec Inc 晶片封裝體、其形成方法、及封裝晶圓
US8836363B2 (en) * 2011-10-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Probe card partition scheme
CN102664156B (zh) * 2012-05-15 2015-05-06 日月光半导体制造股份有限公司 吸取焊球的吸头及装置及半导体工艺
JP6001326B2 (ja) * 2012-05-23 2016-10-05 東京エレクトロン株式会社 プローブ装置及びプローブ装置用ウエハ載置台
JP6072638B2 (ja) * 2013-07-29 2017-02-01 東京エレクトロン株式会社 プローブ装置
US9064873B2 (en) 2013-07-30 2015-06-23 Taiwan Semiconductor Manufacturing Company Ltd. Singulated semiconductor structure
JP6257291B2 (ja) * 2013-12-04 2018-01-10 株式会社ディスコ パッケージ基板の加工方法
US9523735B2 (en) * 2014-10-08 2016-12-20 Eastman Kodak Company Electrical test system with vision-guided alignment
KR20160045284A (ko) * 2014-10-17 2016-04-27 삼성전자주식회사 트레이, 트레이 분리용 지그 및 그것을 포함하는 전자 장치
JP6510349B2 (ja) * 2015-07-27 2019-05-08 京セラ株式会社 配線基板
US10439313B2 (en) * 2016-12-05 2019-10-08 Texas Instruments Incorporated Integrated circuit (IC) chip socket
JP2019169608A (ja) * 2018-03-23 2019-10-03 株式会社ディスコ 研削装置
US10748861B2 (en) * 2018-05-16 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
KR102581387B1 (ko) 2018-09-11 2023-09-21 삼성전자주식회사 프로브 및 이를 포함하는 프로브 카드
KR102528016B1 (ko) * 2018-10-05 2023-05-02 삼성전자주식회사 솔더 부재 실장 방법 및 시스템
KR102079740B1 (ko) 2019-07-02 2020-02-20 이병호 반도체용 쿼츠제품 제작을 위한 진공흡착지그

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3627338A (en) * 1969-10-09 1971-12-14 Sheldon Thompson Vacuum chuck
JPS55160439U (ja) 1979-05-04 1980-11-18
JPS55160439A (en) 1979-05-31 1980-12-13 Chiyou Lsi Gijutsu Kenkyu Kumiai Device for fixing thin plate
JPS629642A (ja) * 1985-07-05 1987-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS63210148A (ja) * 1987-02-26 1988-08-31 Nikko Rika Kk 真空チヤツク用プラスチツクス焼結体
JPH01129432A (ja) 1987-11-16 1989-05-22 Nec Corp 集積回路
JP2630326B2 (ja) 1988-02-02 1997-07-16 富士通株式会社 半導体装置用バンプ形成方法
US5414297A (en) * 1989-04-13 1995-05-09 Seiko Epson Corporation Semiconductor device chip with interlayer insulating film covering the scribe lines
JPH0329333A (ja) * 1989-06-27 1991-02-07 Nec Corp 半導体集積回路装置
JPH0341716A (ja) * 1989-07-07 1991-02-22 Fujitsu Ltd 半導体装置の製造方法
EP0651937A4 (en) * 1992-06-19 1995-08-30 Motorola Inc AUTOMATIC ALIGNMENT ELECTRICAL CONTACT ARRANGEMENT.
JPH06143073A (ja) * 1992-10-27 1994-05-24 Sony Corp バキュームチャックプレート
US5657394A (en) * 1993-06-04 1997-08-12 Integrated Technology Corporation Integrated circuit probe card inspection system
US5594273A (en) * 1993-07-23 1997-01-14 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where test pads lie within integrated circuit die but overly no active circuitry for improved yield
JPH0758191A (ja) 1993-08-13 1995-03-03 Toshiba Corp ウェハステージ装置
JPH07221414A (ja) 1994-02-08 1995-08-18 Fuji Xerox Co Ltd 半導体回路基板
JPH07226369A (ja) * 1994-02-09 1995-08-22 Nikon Corp アライメント方法及び装置
US5497258A (en) * 1994-05-27 1996-03-05 The Regents Of The University Of Colorado Spatial light modulator including a VLSI chip and using solder for horizontal and vertical component positioning
JPH07335722A (ja) 1994-06-10 1995-12-22 Nikon Corp 基板の位置合わせ方法
US5554940A (en) * 1994-07-05 1996-09-10 Motorola, Inc. Bumped semiconductor device and method for probing the same
JP3449796B2 (ja) 1994-08-18 2003-09-22 ソニー株式会社 樹脂封止型半導体装置の製造方法
JP3256391B2 (ja) * 1994-11-28 2002-02-12 キヤノン株式会社 回路基板構造
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
US5598036A (en) * 1995-06-15 1997-01-28 Industrial Technology Research Institute Ball grid array having reduced mechanical stress
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
US5807051A (en) 1995-09-18 1998-09-15 United Industries Corporation Dielectric adhesive insert anchor
US5733083A (en) 1995-09-18 1998-03-31 United Industries Corporation Adhesive insert anchor
TW316322B (ja) 1995-10-02 1997-09-21 Ushio Electric Inc
JP3218984B2 (ja) 1995-10-02 2001-10-15 ウシオ電機株式会社 半導体ウエハ上の不要レジストを除去するためのウエハ周辺露光方法および装置
JPH09107011A (ja) 1995-10-11 1997-04-22 Sharp Corp 半導体装置、およびこの半導体装置の位置合わせ方法
JPH09155747A (ja) * 1995-12-11 1997-06-17 Disco Abrasive Syst Ltd 平面出し研削ホイール
JPH09174364A (ja) * 1995-12-20 1997-07-08 Shibayama Kikai Kk 半導体ウエハのユニバーサルチャックテーブル
JPH09260443A (ja) 1996-03-19 1997-10-03 Sharp Corp 半導体装置及びそのテスト方法
US5726502A (en) * 1996-04-26 1998-03-10 Motorola, Inc. Bumped semiconductor device with alignment features and method for making the same
EP1189271A3 (en) 1996-07-12 2003-07-16 Fujitsu Limited Wiring boards and mounting of semiconductor devices thereon
US5883435A (en) * 1996-07-25 1999-03-16 International Business Machines Corporation Personalization structure for semiconductor devices
JP2825083B2 (ja) * 1996-08-20 1998-11-18 日本電気株式会社 半導体素子の実装構造
JPH10107131A (ja) 1996-09-25 1998-04-24 Teikoku Seiki Kk 吸着テーブル及びそのエレメント
KR0178134B1 (ko) * 1996-10-01 1999-04-15 삼성전자주식회사 불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법
JP3469999B2 (ja) 1996-10-30 2003-11-25 京セラ株式会社 吸着盤の製造方法
DE69735240T2 (de) * 1996-12-13 2006-09-21 Matsushita Electric Industrial Co., Ltd., Kadoma Elektronisches bauteil und bestückungsverfahren und -vorrichtung
JP2991155B2 (ja) * 1997-05-09 1999-12-20 日本電気株式会社 電子部品およびその実装構造
US5950070A (en) * 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
JPH10335205A (ja) 1997-05-29 1998-12-18 Nec Yamagata Ltd 半導体集積回路のパターン設計方法
US5923996A (en) * 1997-06-02 1999-07-13 Taiwan Semiconductor Manufacturing Company, Ltd Method to protect alignment mark in CMP process
US6034437A (en) * 1997-06-06 2000-03-07 Rohm Co., Ltd. Semiconductor device having a matrix of bonding pads
JP3622435B2 (ja) * 1997-08-06 2005-02-23 富士通株式会社 半導体装置とその製造方法
USRE40947E1 (en) * 1997-10-14 2009-10-27 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
JPH11204576A (ja) 1998-01-19 1999-07-30 Citizen Watch Co Ltd 半導体配線の構造
JPH11233390A (ja) 1998-02-13 1999-08-27 Citizen Watch Co Ltd 半導体の製造方法
JPH11260768A (ja) 1998-03-09 1999-09-24 Casio Comput Co Ltd 半導体装置及びその製造方法
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6456099B1 (en) * 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
JP2001024051A (ja) * 1999-07-09 2001-01-26 Tokyo Seimitsu Co Ltd ウェーハ吸着パッド

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053495B2 (en) 2001-09-17 2006-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same
CN100378966C (zh) * 2002-07-10 2008-04-02 三菱电机株式会社 半导体器件及其制造方法
US7045899B2 (en) 2002-10-15 2006-05-16 Oki Electric Industry Co., Ltd. Semiconductor device and fabrication method of the same
US7262512B2 (en) 2002-12-20 2007-08-28 Yamaha Corporation Surface mount chip package
US7944064B2 (en) 2003-05-26 2011-05-17 Casio Computer Co., Ltd. Semiconductor device having alignment post electrode and method of manufacturing the same
JP2006134968A (ja) * 2004-11-02 2006-05-25 Sharp Corp 分割位置認識マークの形成方法、半導体回路基板の製造方法、半導体回路基板、半導体回路基板母材、液晶表示パネル基板、液晶表示装置の製造方法および液晶表示装置
JP2007281495A (ja) * 2007-05-17 2007-10-25 Casio Comput Co Ltd 半導体基板の製造方法
JP4506780B2 (ja) * 2007-05-17 2010-07-21 カシオ計算機株式会社 半導体基板の製造方法
CN101358338B (zh) * 2007-07-30 2012-05-16 应用材料公司 轴对称和均匀热分布的真空吸附加热器
US8445906B2 (en) 2007-08-10 2013-05-21 Fujitsu Semiconductor Limited Method for sorting and acquiring semiconductor element, method for producing semiconductor device, and semiconductor device
WO2009022401A1 (ja) * 2007-08-10 2009-02-19 Fujitsu Microelectronics Limited 半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置
JP5509851B2 (ja) * 2007-08-27 2014-06-04 日本電気株式会社 半導体素子及びその製造方法
JP2009182362A (ja) * 2009-05-21 2009-08-13 Casio Comput Co Ltd 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法
JP2011164044A (ja) * 2010-02-15 2011-08-25 Fujitsu Ltd 給電装置及び給電方法
JP2014003204A (ja) * 2012-06-20 2014-01-09 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014154738A (ja) * 2013-02-12 2014-08-25 Toshiba Information Systems (Japan) Corp 半導体装置、積層ズレ測定装置及び積層ズレ測定方法
WO2015174151A1 (ja) * 2014-05-15 2015-11-19 住友電気工業株式会社 半導体素子のオン抵抗測定方法および半導体素子のオン抵抗測定装置
JP2015220286A (ja) * 2014-05-15 2015-12-07 住友電気工業株式会社 半導体素子のオン抵抗測定方法および半導体素子のオン抵抗測定装置
WO2018181552A1 (ja) * 2017-03-31 2018-10-04 国立研究開発法人産業技術総合研究所 ウェハ上のアライメントマークを用いる半導体パッケージの製造方法
JPWO2018181552A1 (ja) * 2017-03-31 2019-11-14 国立研究開発法人産業技術総合研究所 ウェハ上のアライメントマークを用いる半導体パッケージの製造方法
US11056410B2 (en) 2017-03-31 2021-07-06 National Institute Of Advanced Industrial Science And Technology Method of manufacturing semiconductor package using alignment mark on wafer
KR20200090211A (ko) * 2017-12-01 2020-07-28 도쿄엘렉트론가부시키가이샤 프로브 니들의 니들 팁 위치 조정 방법 및 검사 장치
KR102362929B1 (ko) 2017-12-01 2022-02-14 도쿄엘렉트론가부시키가이샤 프로브 니들의 니들 팁 위치 조정 방법 및 검사 장치
JP2020126933A (ja) * 2019-02-05 2020-08-20 株式会社ディスコ パッケージ基板の加工方法及びパッケージ基板
JP7282450B2 (ja) 2019-02-05 2023-05-29 株式会社ディスコ パッケージ基板の加工方法

Also Published As

Publication number Publication date
US7112889B1 (en) 2006-09-26
US8759119B2 (en) 2014-06-24
KR100778425B1 (ko) 2007-11-21
KR20060088860A (ko) 2006-08-07
US20130171748A1 (en) 2013-07-04
US20060279003A1 (en) 2006-12-14
TW452963B (en) 2001-09-01
KR100765397B1 (ko) 2007-10-11
US8404496B2 (en) 2013-03-26
KR20010049480A (ko) 2001-06-15

Similar Documents

Publication Publication Date Title
JP2001144197A (ja) 半導体装置、半導体装置の製造方法及び試験方法
US6392433B2 (en) Method and apparatus for testing semiconductor devices
US6600171B1 (en) Semiconductor component and system for fabricating contacts on semiconductor components
US7064445B2 (en) Wafer level testing and bumping process
US20050248011A1 (en) Flip chip semiconductor package for testing bump and method of fabricating the same
US6373143B1 (en) Integrated circuit having wirebond pads suitable for probing
JP4324081B2 (ja) 光学デバイス
JP2003060119A (ja) 半導体装置及びその製造方法
CN1329970C (zh) 半导体器件的制造方法
US7282931B2 (en) Full wafer contacter and applications thereof
JP4010244B2 (ja) 表面実装型パッケージ
US8445906B2 (en) Method for sorting and acquiring semiconductor element, method for producing semiconductor device, and semiconductor device
JP2010021485A (ja) 半導体装置の製造方法
US20070054514A1 (en) Socket measurement apparatus and method
JP3988679B2 (ja) 半導体基板
JP2009152450A (ja) 半導体装置の製造方法
US20040238973A1 (en) Semiconductor device having alignment post electrode and method of manufacturing the same
JP3854819B2 (ja) 半導体装置の製造方法
JP2000164655A (ja) アライメント装置及びアライメント方法
KR100378093B1 (ko) 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법
JP2795267B2 (ja) 半導体装置及び半導体装置の製造方法
CN113161251A (zh) 芯片封装的工艺内测试方法及装置
JPH1131763A (ja) 半導体部品のパッケージ構造及び部品リードと回路基板との半田接続の試験方法
KR20000018908A (ko) 단락 패턴을 갖는 마스크를 이용한 반도체 칩 제조방법
JPH03263344A (ja) プローブ装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040812

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050914

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050920

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20051014

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070507