JP2009152450A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置の製造性の向上を図る。
【解決手段】チップピックアップ直後に、ピックアップを終えた半導体ウェハの情報と、ピックアップすべき半導体チップの位置情報及び不良チップの位置情報を含むウェハマップデータとを比較する抜け殻チェックを行って、不良チップがピックアップされたか否かを確認することで、不良チップがピックアップされたことを発見した際に、この不良チップがどのロットのものであるかを特定することができる。これにより、不良チップの特定をロット単位内に行うことが容易に可能になるため、半導体装置の製造性の向上を図ることができる。
【選択図】図１

Description

本発明は、半導体製造技術に関し、特に、不良チップのピックアップ検出に適用して有効な技術に関する。

ウェハテスト時に特性を測定する素子に対し座標認識用ターゲットチップとして標識を付し、その座標情報はチップの特性データと共に素子に添付し記録される。ダイボンド工程では、記録データより読取ったターゲットチップの座標情報を基準として各素子チップの座標決めを行った後、各チップのテスト情報を基に所望のチップを指定し、そのチップを座標データに従いピックアップする技術がある（例えば、特許文献１参照）。
特開２０００−９１２７５号公報

半導体製造工程において、前工程処理を終えた半導体ウェハには複数の能動素子（デバイス形成領域）が形成されているが、この能動素子が損傷している不良品(不良チップ)が混入していることがある。そこで、半導体チップを半導体ウェハからピックアップする前に、半導体ウェハの検査工程により検出した不良チップ（不良品）のウェハマップデータ（座標データ、位置情報）をダインボンド装置に読み込ませ、そのウェハマップデータに基づいて半導体チップのピックアップを行っている。

近年の半導体装置は、小型化の傾向である。そのため、搭載される半導体チップの外形寸法（外形サイズ）は例えば、２μｍ以下と小さい。このような小径の半導体チップのピックアップ工程において、誤って別のチップ（不良品）をピックアップする問題が生じた。この誤ピックアップの問題について、本願発明者が検討した結果、以下の原因があることがわかった。

まず、半導体ウェハを複数の半導体チップに分割するダイシング工程は、高速回転するダイシングブレードを用いて行う。そのため、ダイシングブレードを半導体ウェハに接触させると、振動により切断応力が発生する。この結果、ダイシングブレードを走らせた後の半導体ウェハの切断面は、綺麗なストレート形状とはならず、蛇行した形状となる。これにより、半導体ウェハの製造段工程において取得しておいたウェハマップデータとダイシング工程が施された後の半導体ウェハを比べると、微妙な位置ずれ（誤差）が生じることが分かった。ここで、搭載しようとする半導体チップの外形寸法が相対的に大きければ、切断面の蛇行形状は微小な形状であるため、位置ずれの要因とはなり難い。しかしながら、例えば、外形寸法が２μｍ以下と小径の半導体チップの場合、このわずかな蛇行が切断面に生じることで、ウェハマップデータとの位置ずれに大きく影響する。

次に、切断された半導体チップをピックアップするときのエキスパンド工程に原因があることがわかった。これは、ダイシング工程は、切断された半導体チップが飛び散らないように、半導体ウェハの裏面（回路形成面とは反対側の面）にダイシングテープを貼り付けた状態で行っている。また、近年では、半導体チップの取得数を増加するために、使用するダイシングブレードの幅が細いものを使用している。そのため、切断後の隣接する半導体チップの間隔は狭いため、この状態で半導体チップをピックアップしようとすると、隣の半導体チップと接触する恐れがある。そこで、半導体チップをピックアップする前には、ダイシングテープを周囲に引き伸ばすエキスパンド工程を行ってから、ピックアップしている。このとき、使用するダイシングテープは常に同じ状態（厚さ、大きさなど）ではないため、ダイシングテープの伸張率が一定ではない。この結果、ウェハマップデータは、エキスパンド工程におけるダイシングテープの伸張率を考慮して算出していたとしても、実際にエキスパンド工程を施した半導体ウェハと比較すると、位置ずれ（誤差）が生じることが分かった。ここで、搭載しようとする半導体チップの外形寸法が相対的に大きければ、伸張率に誤差が生じたとしても、許容範囲で収まり、位置ずれの要因とはなり難い。しかしながら、例えば、外形寸法が２μｍ以下と小径の半導体チップの場合、このわずかな伸張率の誤差により、ウェハマップデータとの位置ずれに大きく影響する。

これまでは、不良チップを誤ってピックアップし、封止工程などの組み立てが行われたとしても、半導体装置の出荷又は実装基板への搭載前に行われる最終の外観検査や導通検査により、わずかであるが不良品を排除することができていた。

しかしながら、最終の外観検査は、半導体装置に欠けが生じていないか、製品のマークが確実に記載されているかの簡単な検査である。また、導通検査についても、半導体チップと外部端子が確実に接続されているかを確認する導通検査のみである。そのため、搭載された半導体チップまでの経路に断線が生じているかどうかを確認することはできるが、その半導体チップの能動素子（デバイス形成領域）に損傷があるかどうかは、判別できない。これにより、半導体装置を出荷又は実装基板に搭載する前に、確実に不良品を排除することは困難である。

また、最終の外観検査や導通検査により不良品を抽出できたとしても、その不良チップがどのロット（複数の半導体ウェハを収納するケース）のものか、あるいはどの組み立て工程で不良となったか等が特定できない。そのため、不良品が流出する問題を根本から改善することが困難である。

誤ピックアップの対策として、前記特許文献１（特開２０００−９１２７５号公報）に示すような、不良チップ特定のためのマークを付す方法についても本願発明者は検討した。しかしながら、半導体チップの外形が小さくなるとマークを付すのが困難である。さらに、不良マークを形成するためには、余計な後工程（塗布＋キュア）が増えてしまうことや、塗布工程やキュア工程等でチップを汚染する恐れがあるため、不良チップ特定のためのマークを付す方法はあまり好ましくない。さらには、不良マークを不良の半導体チップに付したとしても、ピックアップ工程において確実に不良品のピックアップを抽出できなければ、封止工程により封止体が形成された後は、そのマークを確認することが困難となる。

本発明の目的は、半導体装置の不良の半導体チップを抽出することができる技術を提供することにある。

また、本発明の他の目的は、不良品を流出したロットを特定することができる技術を提供することにある。

また、本発明の他の目的は、半導体装置の歩留りの向上を図ることができる技術を提供することにある。

また、本発明の他の目的は、半導体装置の品質の向上を図ることができる技術を提供することにある。

また、本発明の他の目的は、半導体装置の組み立てにおける効率向上を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

すなわち、本発明は、
（ａ）複数のデバイス形成領域が設けられた主面を有する半導体ウェハを準備する工程；
（ｂ）前記半導体ウェハの前記複数のデバイス形成領域のそれぞれを検査する工程；
ここで、前記（ｂ）工程において、前記複数のデバイス形成領域に不良品が含まれていない場合、
（ｃ１−１）前記半導体ウェハを分割することで複数の半導体チップを取得する工程；
（ｃ１−２）前記複数の半導体チップをピックアップする工程；
を有し、
ここで、前記（ｂ）工程において、前記複数のデバイス形成領域に不良品が含まれている場合、
（ｃ２−１）良品のデバイス形成領域及び不良品のデバイス形成領域のそれぞれの位置をウェハマップデータとして検出する工程；
（ｃ２−２）前記半導体ウェハを分割することで複数の半導体チップを取得する工程；
（ｃ２−３）前記複数の半導体チップのうち、前記良品のデバイス形成領域を備えた半導体チップをピックアップする工程；
（ｃ２−４）前記ウェハマップデータと前記良品のデバイス形成領域を備えた前記半導体チップがピックアップされた前記半導体ウェハとを比較し、前記不良品のデバイス形成領域を備えた半導体チップがピックアップされたか否かを確認する工程；
を有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

チップのピックアップ後に、不良チップ（不良品のデバイス形成領域を備えた半導体チップ）がピックアップされたか否かを確認することで、不良チップを発見した際に、この不良チップがどのロットのものであるかを特定することができる。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面を分かりやすくするために斜視図や平面図であってもハッチングを付す場合がある。

（実施の形態１）
本実施の形態１は、半導体装置の組み立てについて説明するものであり、主に、ダイボンディング工程のピックアップについて説明する。なお、本実施の形態では、前記半導体装置の一例として、複数の半導体チップが１つの半導体装置内に組み込まれたＳＩＰ（System In Package）７と呼ばれる半導体パッケージを取り上げて説明する。

まず、図３に示す本実施の形態のＳＩＰ７の構成について説明すると、メモリ回路を有するメモリチップである第１の半導体チップ（第１半導体チップ）１と、この第１の半導体チップ１の動作を制御するとともにＳＩＰ７の外部との信号のやり取りを行うマイコンチップである第２の半導体チップ（第２半導体チップ）２とが組み込まれている。第１の半導体チップ１及び第２の半導体チップ２は、金属の薄板であるタブ３ａ上にダイボンド剤を介して接合されている。すなわち、第１の半導体チップ１と第２の半導体チップ２が横に並んだ状態でそれぞれタブ３ａ上に搭載されている。その際、両チップともそれぞれの主面１ａ，２ａを上方に向けて搭載されており、したがって、それぞれの裏面１ｂ，２ｂがダイボンド剤を介してタブ３ａと接合している。

なお、メモリチップである第１の半導体チップ（第１半導体チップ）１は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) 等である。

また、第１の半導体チップ１の表面電極であるパッド１ｃと、タブ３ａの周囲に配置されたインナリード３ｂとがワイヤ４によって電気的に接続され、かつ第２の半導体チップ（第２半導体チップ）２の表面電極であるパッド２ｃと、インナリード３ｂとがワイヤ４によって電気的に接続されている。なお、第１の半導体チップ１と第２の半導体チップ２も一部のパッド同士がワイヤ４を介して直接電気的に接続されている。

また、第１の半導体チップ１、第２の半導体チップ２、複数のワイヤ４、複数のインナリード３ｂ及びタブ３ａは、封止用樹脂を硬化させて形成した封止体５によって覆われて、樹脂封止されている。さらに、各インナリード３ｂと一体で繋がった複数の外部端子であるアウタリード３ｃが封止体５の側面から外部に突出しており、これらアウタリード３ｃはガルウィング状に曲げ成形されている。

次に、本実施の形態１の半導体装置（ＳＩＰ７）の組み立てを、図１〜図３を用いて説明する。

まず、図１のステップＳ１に示すダイシングを行う。ここでは、図２のダイシングに示すように、半導体ウェハ６をダイシングライン６ａに沿って切断して個々のチップに個片化する。その際、ダイシングは、図４に示すように、ダイシングテープ８が貼り付けられたウェハリング９内に半導体ウェハ６が固定された状態で行われる。したがって、ダイシングによる半導体ウェハ６の個片化が終了しても各チップは、ばらけないようにダイシングテープ８上に固定された状態となっている。

その後、図１のステップＳ２に示す第１ダイボンディングを行う。ここでは、図２の第１ダイボンディングに示すように、まず、第１の半導体チップ（メモリチップ）１のダイボンディングから行う場合を説明する。すなわち、個片化によって形成された第１の半導体チップ１を図４に示す状態の半導体ウェハ６からピックアップし、これをタブ３ａ上に移送して、タブ３ａ上に第１の半導体チップ１を搭載する。その際、第１の半導体チップ１の主面１ａが上方を向くようにタブ３ａ上に搭載する。

ここでは、１枚の半導体ウェハ６に対してのピックアップが終了するまでピックアップを行う。

１枚の半導体ウェハ６に対するピックアップを終了させた後、図１のステップＳ３に示す抜け殻チェックを行う。前記抜け殻チェックは、例えば、図４に示すように、ウェハリング９にダイシングテープ８を介して貼り付けられた状態の半導体ウェハ６に対してピックアップを行い、ピックアップ（ダイボンディング）終了後のウェハリング９上の残存チップから成るウェハ抜け殻１０に対して、正しくピックアップが行われたか否かを確認するものである。すなわち、不良チップ１２ｃ（図７参照）のピックアップが行われたか否かを確認するものであり、ピックアップを終えた半導体ウェハ６の情報と、予め準備されかつピックアップすべき半導体チップの位置情報及び不良チップ１２ｃの位置情報を含むウェハマップデータ１２とを比較して、不良チップ１２ｃがピックアップされたか否かを確認する。

ここでは、まず、図５に示す手動検査による抜け殻チェックについて説明する。

最初に、予めサーバー２５内に格納された該当ウェハのデータであるウェハマップデータ１２をダウンロードして、用紙１１にウェハマップデータ１２を印刷する。すなわち、サーバー２５からウェハマップデータ１２をダウンロードし、このウェハマップデータ１２を出力して用紙１１に不良チップ１２ｃの位置を印刷する。

その後、作業者が目視検査を行う。すなわち、不良チップ１２ｃが印刷された用紙１１上にピックアップを終えた半導体ウェハ６であるウェハ抜け殻１０を重ね合わせ、この状態で、作業者が、不良チップ１２ｃがピックアップされたか否かを目視確認する。確認は、ピックアップ済みの半導体ウェハ６がウェハリング９に貼り付けられたそのままの状態で実施する。

作業者が行う判定では、用紙１１に印刷した不良チップ１２ｃがウェハ抜け殻１０のダイシングテープ８を通して見えた場合、半導体ウェハ６上の不良チップ１２ｃをピックアップしたことになり、不合格となる（図５の判定におけるＢのパターン）。

一方、用紙１１に印刷した不良チップ１２ｃがウェハ抜け殻１０のダイシングテープ８を通して見えなかった場合、半導体ウェハ６上の不良チップ１２ｃはピックアップしていないことになり、合格となる（図５の判定におけるＡのパターン）。

これにより、抜け殻チェックを終了する。

なお、抜け殻チェックは、１枚の半導体ウェハ６のピックアップを終了するごとに実施することが好ましい。これは、ウェハマップデータ１２がウェハ１枚単位で管理されているためである。

第１の半導体チップ（メモリチップ）１のダイボンディングである第１ダイボンディング終了後、図１に示すステップＳ４の第２ダイボンディングを行う。ここでは、図２の第２ダイボンディングに示すように、第２の半導体チップ（マイコンチップ）２のダイボンディングを行う。すなわち、タブ３ａ上の第１の半導体チップ１の横に第２の半導体チップ２を、その主面２ａを上方に向けて搭載する。

なお、第２の半導体チップ２についても、第１の半導体チップ１の場合と同様に、ピックアップ終了後、抜け殻チェックを行ってもよい。ただし、メモリチップとマイコンチップが組み込まれるＳＩＰ構造の半導体装置の場合には、メモリチップの不良の排除を行うことが重要であり、したがって、第２の半導体チップ（マイコンチップ）２の抜け殻チェックは、実施してもよいし、実施しなくてもよい。

第２の半導体チップ２のダイボンディングである第２ダイボンディング終了後、図１に示すステップＳ５のワイヤボンディングを行う。ここでは、図３のワイヤボンディングに示すように、第１の半導体チップ１のパッド１ｃとインナリード３ｂとを、さらに第２の半導体チップ２のパッド２ｃとインナリード３ｂとをそれぞれワイヤ４によって電気的に接続する。また、第１の半導体チップ１の一部のパッド１ｃと第２の半導体チップ２の一部のパッド２ｃとをワイヤ４で直接電気的に接続する。

その後、図１のステップＳ６に示す外観検査を行う。ここでは、ワイヤリング状態を含めた組み立て体の外観検査を実施する。

その後、図１に示すステップＳ７の樹脂モールドを行う。ここでは、図３の樹脂モールドに示すように、第１の半導体チップ１、第２の半導体チップ２、複数のワイヤ４、タブ３ａ及び複数のインナリード３ｂを封止用樹脂からなる封止体５によって覆う樹脂封止を実施する。

その後、図１のステップＳ８に示すメッキを行う。ここでは、封止体５から露出する複数のアウタリード３ｃに外装めっきを被覆する。

その後、図１のステップＳ９に示すマークを行う。ここでは、封止体５の表面に所望のマークを付す。

その後、図１に示すステップＳ１０のリード切断・成形を行う。ここでは、図３のリード切断・成形に示すように、フレームとアウタリード３ｃの切断を行うとともに、アウタリード３ｃをガルウィング状に曲げ成形する。

その後、図１のステップＳ１１に示すテスティングを行う。ここでは、ＳＩＰ７の電気的特性検査（最終検査）を実施する。このテスティングは、ステップＳ３の抜け殻チェックとは異なっており、製品出荷前の最終導通テストであるため、リード切断工程後で、かつ製品（ＳＩＰ７）出荷前に行うことが好ましい。詳細には、タブ３ａ上に搭載されたマイコンチップとメモリチップとの導通状態を確認するための検査であり、搭載されている半導体チップのデバイス形成領域に形成された能動素子が損傷しているかどうかは判別できないものである。

その後、図１のステップＳ１２のスキャナ（最終外観）を行う。ここでは、製品（ＳＩＰ７）の最終の外観検査を行う。

その後、図１のステップＳ１３の出荷により製品出荷を行う。

本実施の形態１の半導体装置の製造方法によれば、１枚の半導体ウェハ６に対するピックアップを完了した直後に、ピックアップを終えた半導体ウェハ６の情報と、ピックアップすべき半導体チップの位置情報及び不良チップ１２ｃの位置情報を含むウェハマップデータ１２とを比較して、不良チップ１２ｃがピックアップされたか否かを確認することで、次工程に移る前に不良チップ１２ｃがピックアップされたことを発見できる。

その結果、不良チップ１２ｃがピックアップされたことを発見した際に、この不良チップ１２ｃがどのロットのものであるかを特定することができる。

なお、抜け殻チェックを、ＳＩＰ７の組み立て工程のダイボンディング工程後で、かつ樹脂モールド工程前に実施することにより、不良チップ１２ｃがピックアップされたか否かを確認する際にも封止体５によって覆われる前であるため、不良チップ１２ｃを比較的容易に発見することができる。

これにより、不良チップ１２ｃの特定をロット単位内に行うことが容易に可能になり、その結果、ＳＩＰ７（半導体装置）の製造性の向上を図ることができる。

さらに、抜け殻チェックを、ＳＩＰ７の組み立て工程のダイボンディング工程後で、かつワイヤボンディング工程前に実施することにより、ＳＩＰ７の組み立てにおいて、ダイボンディング直後に不良チップ１２ｃを発見できるようになるため、ＳＩＰ７の組み立て後のテスティング工程での歩留りを向上できるとともに、製品（ＳＩＰ７）の品質の向上を図ることができる。

また、抜け殻チェックを、ワイヤボンディング工程前に実施することで、ダイボンディングでのチップの着工順を見極めることができる。これにより、不良チップ１２ｃを発見した際にどのロットから出た不良かを容易に特定することができる。

ただし、抜け殻チェックについては、少なくとも樹脂モールド工程前（図１に示すチップ外観可能領域）に実施すれば、ステップＳ６の外観検査において、ある程度不良チップ１２ｃを発見することができる。

例えば、本実施の形態１のように半導体装置がメモリチップ（第１の半導体チップ１）とマイコンチップ（第２の半導体チップ２）を有するようなＳＩＰ７の場合、メモリチップにおいて良品チップでは必ずヒューズが切断されており、不良品チップは切断されていない。すなわち、良品チップと不良品チップとでは外観上の差があり、したがって、封止体５によって覆われる樹脂モールド前であれば外観検査で不良のＳＩＰ７を見極めて除去することができる。

また、本実施の形態１のＳＩＰ７の場合、組み立てにおける最終のテスティング（図１に示すステップＳ１１）では、マイコンチップとメモリチップが正しく導通しているか否かという判断のみであり、メモリチップ自体に不良があるか否かはわからない。マイコンチップの場合には、導通したときに信号が正確に流れなければ不良と特定することができる。そのため、メモリチップを含むような製品（ＳＩＰ７）では、本実施の形態１のようにダイボンディング（チップピックアップ）工程後に、抜け殻チェックを行うことが重要であり、非常に有効となる。

次に、本実施の形態１の変形例の抜け殻チェックについて説明する。

まず、図９及び図１０を用いて、本実施の形態１の変形例で用いる抜け殻チェック装置と前記抜け殻チェック装置を含む抜け殻チェックシステムの構成を説明する。

図９及び図１０に示すように抜け殻チェック装置２６は、画像の取り込み処理を行うとともに、画像処理部１４ａを備えた制御部（処理部）１４と、画像を映し出すモニタ１６と、バーコード１０ａを読み取るバーコードリーダ１５と、入力部であるキーボード１７及びマウス１８と、ウェハ抜け殻１０を支持する検査ステージ１９と、画像を取り込む認識手段であるカメラ２０とを有している。検査ステージ１９には、θ方向の回転角調整を行うθ合わせハンドル１９ａが取り付けられており、検査ステージ１９上にウェハ抜け殻１０を配置した際のθ方向の回転角が調整可能となっている。さらに、検査ステージ１９とカメラ２０は、外乱防止カバー２１によって囲まれている。

なお、抜け殻チェック装置２６の制御部１４は、工場内ＬＡＮ（Local Area Network) ２７によってサーバー２５に接続されている。

次に図６〜図１１を用いて本実施の形態１の第１の変形例の抜け殻チェックについて説明する。

まず、図６を用いて第１の変形例の抜け殻チェックの基本の作業手順について説明すると、ステップＳ２１に示すバーコード読み取りを実施してウェハマップデータ１２をサーバー２５から取得する。この時、取得するウェハマップデータ１２の一例を図７に示す。ウェハマップデータ１２上には、比較の際に基準位置となる基準チップ１２ａ、良品チップ１２ｂ及び不良チップ１２ｃが描かれている。

その後、ステップＳ２２に示す被検査ウェハを検査ステージ１９にセットする。この時、セットする被検査ウェハは、ピックアップが終了したウェハ抜け殻１０である。

その後、ステップＳ２３に示す画像取り込みを実施する。ここでは、カメラ２０によってウェハ抜け殻１０の画像を取り込む。

その後、ステップＳ２４に示す取り込んだ画像の位置修正を行って被ウェハ画像のデータ１３を形成する。前記取り込んだ画像によって形成された被ウェハ画像のデータ１３の一例を図８に示す。被ウェハ画像のデータ１３上には、比較の際に基準位置となる基準チップ１３ａ、ピックアップ跡１３ｂ及び残留チップ１３ｃが描かれている。なお、図８は、図７のウェハマップデータ１２に対してピックアップが１ピッチ横にずれて行われた状態を示している。したがって、図８の×印の箇所で図７の不良チップ１２ｃをピックアップしたことになり、複数箇所で不良チップ１２ｃをピックアップした状態となっている。

その後、ステップＳ２５に示すウェハマップデータ１２（図７）と被ウェハ画像のデータ１３（図８）を重ね合わせる。

その後、ステップＳ２６に示す目視又は、自動にて良・不良の判定を行う。ここでの判定は、図９に示すモニタ１６上で行う。例えば、図７と図８のデータ比較では不良という判定になる。

続いて、図１１に示すフローに沿って第１の変形例の抜け殻チェックの詳細手順を、図６〜図１１を用いて説明する。

まず、図１１のステップＳ３１に示す被検査ウェハ準備を行う。ここでは、ピックアップを終えた半導体ウェハ６であるウェハ抜け殻１０を準備し、このウェハ抜け殻１０を、図９に示すように検査ステージ１９上に配置する。

その後、ステップＳ３２に示すバーコード読み取り、ウェハマップデータ取得を実施する。ここでは、図９に示すバーコードリーダ１５によって図１０に示すウェハ抜け殻１０上のバーコード１０ａを読み取り、サーバー２５からウェハマップデータ用のデータをダウンロードする。

その後、ステップＳ３３に示す検査データパターン生成を行う。すなわち、サーバー２５からダウンロードした前記データを基にして図７に示すようなウェハマップデータ１２を形成する。

その後、ステップＳ３４に示す被ウェハ画像取り込み実施を行う。ここでは、図９に示すカメラ２０によってウェハ抜け殻１０を撮像してその画像を取り込む。

その後、ステップＳ３５に示す確認用モニタに基準画像、取り込み画像を表示を実施する。ここでは、ウェハ抜け殻１０の取り込んだ画像を図８に示す被ウェハ画像のデータ１３として、カメラ２０と電気的に接続されたモニタ１６上に表示する。

その後、ステップＳ３６に示す疑似画像（マップデータより取得）した画像を被ウェハ画像の下に表示を実施する。ここでは、モニタ１６上で被ウェハ画像のデータ１３の下にウェハマップデータ１２を表示して両データを重ね合わせる。

その後、ステップＳ３７に示すライブ画像処理でＸ，Ｙ，θの手動位置合わせを行う。ここでは、モニタ１６上で、被ウェハ画像のデータ１３とウェハマップデータ１２の位置を、Ｘ，Ｙ，θを調整して手動で位置合わせする。

その後、ステップＳ３８に示す目視確認、良否判定処理を行う。ここでは、作業者がモニタ１６上で、不良チップ１２ｃがピックアップされたか否かを目視確認する。すなわち、サーバー２５より取得したデータで生成した不良チップパターン（ウェハマップデータ１２）が被ウェハ画像のデータ１３に隠れるか否かを、モニタ１６上で目視で確認し、その後、良否判定処理を行う。

その後、ステップＳ３９に示す合否判定を行う。

この第１の変形例によれば、ウェハマップデータ１２を用紙１１に印刷することなく、モニタ１６上で被ウェハ画像のデータ１３との比較を行うため、用紙代を省略することができるとともに、ウェハマップデータ１２を用紙１１に出力して比較する場合に比べて抜け殻チェックの効率を向上させることができる。

次に図１２及び図１３を用いて本実施の形態１の第２の変形例の抜け殻チェックについて説明する。ここでは、図１２に示すフローに沿って第２の変形例の抜け殻チェックの手順を説明する。第２の変形例は、画像処理による自動検査方法を採用したものである。

まず、ステップＳ４１に示すように被検査品種データ選択を行って、検査対象の品種を選択する。

その後、ステップＳ４２に示すように被検査ウェハ検査ステージにセットを実施する。ここでは、ピックアップを終えた半導体ウェハ６であるウェハ抜け殻２２を準備し、このウェハ抜け殻２２を、図９に示す検査ステージ１９上に配置する。ウェハ抜け殻２２には、不良チップ２２ａとピックアップ跡２２ｂが残されている。

その後、ステップＳ４３に示すように、バーコード自動読み取りにて基準データのダウンロード、及びウェハマップデータ生成を行う。すなわち、図９に示すバーコードリーダ１５によってバーコード１０ａ（図１０参照）を読み取り、サーバー２５からウェハマップデータ用の基準データをダウンロードする。さらに、このダウンロードした基準データを基にしてウェハマップデータ１２（図７参照）を形成する。

その後、ステップＳ４４に示す検査開始を実施する。

まず、認識手段であるカメラ２０によってウェハ抜け殻２２の画像を取り込み、その後、取り込んだウェハ抜け殻２２の画像に対して図９に示す抜け殻チェック装置２６の制御部１４の画像処理部１４ａで画像処理を行う。この画像処理では、基準点、基準パターンマッチ位置（座標）を基準にして規定したサーチを繰り返し、これによって、被ウェハ画像のデータ１３（図８参照）を形成する。

続いて、ステップＳ４５〜ステップＳ５１を実施する。すなわち、図１３に示す基準点サーチ用パターン２２ｃ、第１比較パターン２２ｄ、第２比較パターン２２ｅ、第３比較パターン２２ｆ、・・・比較パターンＮを、ウェハ抜け殻２２の画像上で基準パターンマッチ位置（座標）を基準にして規定したサーチを繰り返して行い、これによってステップＳ５１に示す画像切り出しによって被ウェハ画像のデータ１３を生成していく。

その後、ステップＳ５２〜ステップＳ５３に示すウェハマップデータ１２と被ウェハ画像のデータ１３のパターン一致を行って合否判定をする。不一致の場合、ステップＳ５４〜ステップＳ５６に示すように装置停止となる。また、一致の場合、ステップＳ５７〜ステップＳ５９に示すように合格判定となり、不合格（ＮＯ）であればアラーム処理（ステップＳ６０）となり、一方、合格（ＹＥＳ）であれば終了（ステップＳ６１）となる。

その後、ウェハ連続処理（ステップＳ６２）または結果記録処理、他（ステップＳ６３）に至る。

なお、本抜け殻チェックでは、ウェハ１枚分のサーチ完了にて結果の処理を行うことが好ましい。ただし、自動化された抜け殻チェック装置２６では、ウェハ１枚単位か、あるいは連続して複数枚の処理を行うかは付属する機構により選択可能である。

このように第２の変形例の抜け殻チェックは、認識手段としてカメラ２０を用い、このカメラ２０によって取り込んだウェハ抜け殻２２の画像を画像処理部１４ａで画像処理し、さらに、ウェハマップデータ１２と被ウェハ画像のデータ１３とを自動で照合するものであり、これにより、不良チップ２２ａがピックアップされたか否かを確認している。

第２の変形例によれば、ピックアップを終えた半導体ウェハ６の情報と、ピックアップすべき半導体チップの位置情報及び不良チップ２２ａの位置情報が含まれたウェハマップデータ１２とを自動照合して不良チップ２２ａがピックアップされたか否かを確認することにより、作業者が目視で確認している照合作業を行わなくて済むため、不良チップピックアップの確認作業の効率を向上させることができる。

その結果、半導体装置（ＳＩＰ７）の組み立てにおける効率向上を図ることができる。また、自動照合を行うことで、作業者の場合に発生していた不良チップ２２ａの見逃しを無くすことができ、照合作業の精度を向上させることができる。

次に図１４〜図１６を用いて本実施の形態１の第３の変形例の抜け殻チェックについて説明する。ここでは、図１４に示すフローに沿って第３の変形例の抜け殻チェックの手順を説明する。第３の変形例は、スキャン画像による自動検査方法を採用したものである。

まず、ステップＳ７１に示すように被検査品種データ選択を行って、検査対象の品種を選択する。

その後、ステップＳ７２に示すように被検査ウェハ検査ステージにセットを実施する。ここでは、ピックアップを終えた半導体ウェハ６である図１５に示すウェハ抜け殻２４を準備し、このウェハ抜け殻２４を、図９に示す検査ステージ１９上に配置する。ウェハ抜け殻２４には、不良チップ２４ａとピックアップ跡２４ｂが残されている。

その後、ステップＳ７３に示すように、バーコード自動読み取りにて基準データのダウンロード、及びウェハマップデータ生成を行う。すなわち、図９に示すバーコードリーダ１５によってバーコード１０ａ（図１０参照）を読み取り、サーバー２５からウェハマップデータ用の基準データをダウンロードする。さらに、このダウンロードした基準データを基にしてウェハマップデータ１２（図７参照）を形成する。

その後、ステップＳ７４に示す検査開始を実施する。

まず、認識手段であるスキャナ２３によってウェハ抜け殻２４のスキャンを開始（ステップＳ７５のスキャン開始）する。

続いて、ステップＳ７６〜ステップＳ８０を実施する。すなわち、図１５に示すように、スキャナ２３をウェハ抜け殻２４の一方の端部から反対側の端部まで移動させて全行のスキャンを実施してウェハ抜け殻２４のパターンである被ウェハ画像のデータ１３を生成する。その際、スキャンでは、図１６に示すように、スキャンデータ２４ｃに対してＡ列に示すようにチップ有無を０，１で表しておく。一方、Ｂ列に示すように、ウェハマップデータ１２を基に配置データを形成しておく。

その後、ステップＳ８１に示すように行単位比較結果検索を行ってＡ列のデータとＢ列のデータを比較し、さらにステップＳ８２に示す合格判定となる。その結果、不合格（ＮＯ）であればアラーム処理（ステップＳ８３）となり、一方、合格（ＹＥＳ）であれば終了（ステップＳ８４）となる。

その後、ウェハ連続処理（ステップＳ８５）または結果記録処理、他（ステップＳ８６）に至る。

なお、本抜け殻チェックにおけるスキャン方式としては、幅広タイプのスキャナ２３を採用してウェハ抜け殻２４の行毎に連続してスキャンしてもよいし、あるいは個々の半導体チップ領域等の限定された領域を連続してスキャンしてもよい。

このように第３の変形例の抜け殻チェックは、認識手段としてスキャナ２３を用い、このスキャナ２３によってスキャンした画像から形成された被ウェハ画像のデータ１３とウェハマップデータ１２とを自動で照合するものであり、これにより、不良チップ２４ａがピックアップされたか否かを確認している。

第３の変形例によれば、第２の変形例と同様に、ピックアップを終えた半導体ウェハ６の情報と、ピックアップすべき半導体チップの位置情報及び不良チップ２４ａの位置情報が含まれたウェハマップデータ１２とを自動照合して不良チップ２４ａがピックアップされたか否かを確認することにより、作業者が目視で確認している照合作業を行わなくて済むため、不良チップピックアップの確認作業の効率を向上させることができる。

その結果、半導体装置（ＳＩＰ７）の組み立てにおける効率向上を図ることができる。また、自動照合を行うことで、作業者の場合に発生していた不良チップ２４ａの見逃しを無くすことができ、照合作業の精度を向上させることができる。

なお、本実施の形態１では、半導体装置として、２つの半導体チップ（第１の半導体チップ１と第２の半導体チップ２）を搭載したＳＩＰ７の場合を一例として説明したが、前記半導体装置は、図１７及び図１８に示すように１つの半導体チップ３０を搭載したＱＦＰ（Quad Flat Package）３５であってもよい。

（実施の形態２）
前記実施の形態１では、タブ３a上に複数の半導体チップを搭載したＳＩＰ型の半導体装置について説明したが、本実施の形態２では、図１９に示すように、平面形状が略四角形から成る基板（配線基板）２９の裏面２９ｂに複数の半田バンプ（外部端子）３１が行列配置されたＢＧＡ（Ball Grid Array）２８で構成された半導体装置について説明する。

本実施の形態２のＢＧＡ２８の構成について詳細に説明すると、図２０に示すように、複数のボンディングリード（第1電極）２９ｃが形成された主面２９ａ、複数のランド（第２電極）２９ｄが形成され、この主面２９ａと反対側の裏面２９ｂを有する基板（配線基板）２９を含む。また、複数のパッド（電極パッド）３０ｃが形成された主面（デバイス形成領域）３０ａを有し、この基板２９の主面２９ａ上に搭載された半導体チップ３０を含む。また、半導体チップ３０の複数のパッド３０ｃと基板２９の複数のボンディングリード２９ｃをそれぞれ電気的に接続し、接続部材である複数のワイヤ４を含む。また、この半導体チップ３０と複数のワイヤ４を封止する封止体（樹脂体）５を含む。さらに、基板２９の複数のランド２９ｄにそれぞれ設けられ、外部端子である複数の半田バンプ３１を含む。

ここで、半導体チップ３０は、半導体チップ３０の主面３０ａと反対側の裏面３０ｂが基板２９の主面２９ａと対向するように、ダイボンド材（接着剤）を介して基板２９に搭載している。尚、ダイボンド材については、図示していない。

また、本実施の形態２の半導体チップ３０の主面（デバイス形成領域）３０ａに形成される能動素子は、例えば他の半導体装置（又は半導体チップ）を制御する回路を有する。簡略すれば、本実施の形態２の半導体チップ３０はマイコンチップ（コントローラチップ）である。しかしながら、マイコンチップに限らず、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）でもよい。

次に、本実施の形態２の半導体装置（ＢＧＡ２８）の組み立てについて、説明する。

まず、図２１のステップＳ１０１に示すように、複数のデバイス形成領域が設けられた主面を有する半導体ウェハを準備する。そして、この主面と反対側の裏面にテープ（ダイシングテープ８）を貼り付ける。また、半導体ウェハの複数のデバイス形成領域のそれぞれに不良品が含まれているかどうかを検査する。この不良品のデバイス形成領域を抽出する検査工程により、不良品が含まれていることが判明した場合、良品のデバイス形成領域及び不良品のデバイス形成領域のそれぞれの位置をウェハマップデータ（座標データ、位置情報）として検出しておく。

次に、図２１のステップＳ１０２のダイシングを行う。このダイシング工程は、半導体ウェハの主面において、半導体ウェハの主面に設けられた複数のデバイス形成領域のうち、互いに隣接する領域（ダイシングエリア）に沿って、ダイシングブレードを高速回転させながら走らせることで、半導体ウェハを分割し、複数の半導体チップ３０を取得する。ここで、半導体ウェハの裏面にはテープが貼り付けられているため、ダイシング工程により分割された半導体チップ３０が飛散するのを抑制できる。

次に、図２１のステップＳ１０３のエキスパンド工程を行う。このエキスパンド工程は、図示しないが、半導体ウェハの裏面に貼り付けられたテープを周囲に引き伸ばすものである。先のダイシング工程において、ダイシングブレードを走らせた領域は、ダイシングブレードの幅の分だけ、隣接する半導体チップ３０の間に距離が生まれる。しかしながら、1枚の半導体ウェハから取得できる半導体チップ３０の数を向上させるため、近年では、使用するダイシングブレードの幅も薄くなってきている。そのため、ダイシングブレードの幅に相当する間隔だけでは、次のピックアップ工程において、ピックアップしたい半導体チップ３０が隣接する他の半導体チップと接触し、破損する可能性がある。そこで、本実施の形態２のように、テープを引き伸ばすことで、互いに隣接する半導体チップの間の距離をより広げることができるため、後のピックアップ工程において、ピックアップしたい半導体チップ３０が隣接する他の半導体チップと接触するのを抑制できる。

次に、図２１のステップＳ１０４のピックアップ工程を行う。このピックアップ工程は、半導体ウェハの裏面側からテープを介して、例えば複数のニードルを上方（主面側）に向かって突き上げることで、所望の半導体チップ３０をピックアップする。ここで、所望の半導体チップ３０とは、良品のデバイス形成領域を備えた半導体チップ３０であり、この半導体チップ３０の位置は、先に検出したウェハマップデータにより、特定される。また、先に説明したように、テープを周囲に引き伸ばした状態で行うため、ピックアップしたい半導体チップ３０と、これに隣接する他の半導体チップとの間の距離は広げられている。これにより、ピックアップしたい半導体チップ３０だけでなく、ピックアップの対象ではない隣の半導体チップも謝ってピックアップする問題や、ピックアップしたい半導体チップ３０が隣接する他の半導体チップと接触するのを抑制できる。

次に、図２１のステップＳ１０５のダイボンディング工程を行う。このダイボンディング工程は、予め基板（配線基板）２９を準備しておき、先の工程でピックアップした半導体チップ３０をこの基板２９の主面２９ａ上に搭載する。ここで、図示しないが、基板２９の主面２９ａ上において、半導体チップ３０を搭載する領域には、予めダイボンド材（接着剤）が供給されており、このダイボンド材を介して半導体チップ３０を基板２９の主面２９ａ上に搭載する。また、本実施の形態２のダイボンド材は、例えばペースト状の熱硬化性タイプのものを使用しているが、これに限定されるものではなく、フィルムタイプの接着剤としてＤＡＦ（Die Attach Film）を使用してもよい。

次に、先のステップＳ１０１の半導体ウェハを準備する段階で行った検査（不良品の抽出検査）により、複数のデバイス形成領域に不良品が含まれていることが判明していた場合、図２１のステップＳ１０６の抜け殻チェックを行う。この抜け殻チェックの詳細な手順については、前記実施の形態１の図４を用いて説明した内容と同様であるため、簡略して説明すれば、先に検出したウェハマップデータ１２と良品のデバイス形成領域を備えた半導体チップ３０がピックアップされた半導体ウェハとを比較し、不良品のデバイス形成領域を備えた半導体チップがピックアップされたか否かを確認する工程である。ステップＳ１０２のダイシング工程では、上記したように高速回転したダイシングブレードを用いて行うため、この振動により、切断応力が発生する。この結果、分割された半導体ウェハの切断面は、綺麗なストレート形状とはならず、蛇行した形状となり、半導体ウェハの製造段工程において取得しておいたウェハマップデータ１２とダイシング工程が施された後の半導体ウェハを比べると、微妙な位置ずれ（誤差）が生じてしまう。

また、ステップＳ１０３のエキスパンド工程において、使用するダイシングテープ８は常に同じ状態（厚さ、大きさなど）ではないため、ダイシングテープ８の伸張率が一定ではない。そのため、エキスパンド工程でもウェハマップデータ１２との位置ずれ（誤差）が生じる。これにより、ピックアップの対象ではない不良品を誤ってピックアップする恐れがある。しかしながら、本実施の形態２では、前記実施の形態１と同様に、ダイボンディング工程の後、後のワイヤボンディング工程に移る前に、この抜け殻チェックを行っているため、不良品を誤ってピックアップしたとしても、早い段階で発見することができる。これにより、製造歩留まりの低下を抑制できる。また、半導体ウェハはロット単位で管理されているが、ダイシング工程により分割された半導体チップ３０が基板（配線基板）２９に搭載され、次工程（ワイヤボンディング工程）に搬送されてしまうと、どのロットのものであるかを特定することが困難となる。しかしながら、本実施の形態２では、前記実施の形態１と同様に、ダイボンディング工程の後、後のワイヤボンディング工程に移る前に、この抜け殻チェックを行っているため、どの製造装置で不良品をピックアップされたのかを特定することができる。そのため、新たな半導体ウェハが不良品をピックアップしてしまった製造装置に搬送されるのを止めることができ、製造歩留まりの低下を抑制できる。

次に、ステップＳ１０７のワイヤボンディング工程を行う。このワイヤボンディング工程では、半導体チップ３０の主面３０ａに形成された複数のパッド（電極）３０ｃと基板（配線基板）２９の複数のボンディングリード（電極）２９ｃを接続部材である複数のワイヤ４により、それぞれ電気的に接続する。ここで、使用するワイヤ４は、例えば金（Ａｕ）またはアルミ（Ａｌ）である。金は、抵抗値が低いため、半導体チップ３０のデバイス形成領域に形成された能動素子からの信号の伝達速度の低下を抑制できる。一方、アルミは、金に比べ、材料費が安い。そのため、金のワイヤ４を使用した半導体装置に比べ、半導体装置の低コスト化が可能である。

次に、ステップＳ１０８の外観検査を行う。この外観検査では、先の工程で形成された接続部材である複数のワイヤ（ボンディングワイヤ）４が、倒れて隣のワイヤ４と接触していないかどうかを確認するものである。

次に、ステップＳ１０９の樹脂モールド工程を行う。この樹脂モールド工程では、図示しないが、モールド金型のキャビティ内に、半導体チップ３０を搭載した基板２９を配置し、例えば熱硬化性のエポキシ系樹脂をキャビティ内に供給し、熱をかけることで、封止体５を形成する。この封止体５は、半導体チップ３０の損傷、またワイヤ４に異物が付着することなどを抑制するために半導体チップ３０の全面を封止するため、封止体５が形成された半導体チップ３０の表面を確認することは困難となる。

次に、ステップＳ１１０の半田バンプ形成工程を行う。この半田バンプ形成工程では、外部端子となる複数の半田バンプ（半田ボール）３１を、基板２９の裏面２９ｂに形成された複数のランド（電極）２９ｄのそれぞれに形成する。

次に、ステップＳ１１１のマーク工程を行う。このマーク工程では、先の工程により形成された封止体５の表面に、製品の型番や製品名などのロゴを付す。

次に、ステップＳ１１２のテスト工程を行う。このテスト工程は、製品出荷前の最終導通テストであるため、半導体チップ３０と半田バンプ３１との間に断線が生じていないかどうかを検査するものである。すなわち、上記した抜け殻チェックとは異なるものであり、搭載されている半導体チップ３０のデバイス形成領域に形成された能動素子が損傷しているかどうかは判別できない。また、テスト工程は、基板２９の裏面２９ｂの中央部に配置されたテスト用電極（半田バンプが形成されていないランド）２９ｅに、例えばプローブ針を接触させることで、半導体チップ３０の導通状態を検査する。このテスト用電極２９ｅは、図示しないが、基板２９の内層に形成された配線層を介して、基板２９の主面２９ａのボンディングリード（電極）２９ｃと繋がっている。また、本実施の形態２では、テスト用電極２９ｅには半田バンプ３１が形成されていないことについて説明したが、これに限定されるものではなく、半田バンプ３１が形成されていても良い。

次に、ステップＳ１１３のスキャナ（最終外観検査）を行う。ここでは、形成された封止体５や基板２９に欠けが生じているかどうかを確認する。また、半田バンプ３１が、複数のランド２９ｄのそれぞれに形成されているかどうかを確認する。

その後、問題のない製品（半導体装置、半導体パッケージ）は、ステップＳ１１４の出荷工程に移る。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態１では、半導体装置として、複数の半導体チップを有するＳＩＰ７を取り上げて説明したが、前記半導体装置は、ＳＩＰ７に限定されるものではなく、１つの半導体チップを有した半導体装置であっても、または複数の半導体チップを有した半導体装置であってもその何れであってもよい。

また、前記実施の形態２では、基板（配線基板）２９の主面２９ａ上に半導体チップ３０を搭載することについて説明したが、これに限定されるものではなく、前記実施の形態１のように、リードフレームのような金属部材（例えば、銅合金）から成る基板を使用し、リードフレームの一部で構成されるタブ（ダイパッド）３ａ上に半導体チップ３０を搭載しても良い。このとき、前記実施の形態１のタブ３ａの外形寸法（サイズ）は、半導体チップ３０の外形寸法（サイズ）よりも大きいもので説明したが、前記実施の形態２のように、搭載する半導体チップ３０が1つの場合は、半導体チップ３０の外形寸法（サイズ）よりも小さいタブ３ａ（小タブ構造）であってもよい。例えば、銅から成るリードフレームと封止体５との密着力は、シリコンから成る半導体チップ３０と封止体５との密着力より低いため、封止体５とリードフレーム（特にタブ）との界面においてクラックが発生しやすい。しかしながら、小タブ構造にすることで、このクラックの発生を抑制できる。

また、前記実施の形態１及び２では、ダイボンディング工程の後であり、このダイボンディング工程の次の工程であるワイヤボンディング工程の前に抜け殻チェックを行うことについて説明したが、これに限定されるものではない。例えば、樹脂モールド工程の前に、この抜け殻チェックを行ってもよい。しかしながら、この場合、ワイヤボンディングが施されてから不良品を発見することになる。そのため、半導体装置の高機能化が進み、例えば金から成るワイヤ４を使用した場合、複数本分の金が使用されるため、製造歩留まりが低下してしまう。

また、前記実施の形態１及び２では、ダイボンディング工程の後であり、このダイボンディング工程の次の工程であるワイヤボンディング工程の前に抜け殻チェックを行うことについて説明したが、これに限定されるものではない。例えば、前記実施形態１及び２のように、不良品のデバイス形成領域をウェハマップデータ１２として検出しておくのではなく、不良品のデバイス形成領域に不良品を認識するためのマークを付す場合である。半導体チップ３０の主面３０ａを上方に向けた状態で、半導体チップ３０を基板（配線基板、リードフレーム）２９に搭載する半導体装置の構成であれば、樹脂モールド工程において半導体チップ３０が樹脂で封止されるまでは、封止体５が形成された後に比べて、半導体チップ３０の主面３０ａを容易に確認できる。そのため、たとえ不良品を誤ってピックアップしたとしても、封止体５が形成されるまでは不良品を特定するためのマークを確認することができるため、樹脂モールド工程ステップＳ１０９の前（ワイヤボンディング工程ステップＳ１０７、又は外観検査ステップＳ１０８工程の後）に抜け殻チェックステップＳ１０６を行っても良い。ここで、マークの一例としては、インクを付着させたものである。しかしながら、前記実施の形態の図８に示すように、半導体チップの主面（デバイス形成領域）に×印の傷をつけ、これを不良を確認するためのマークとしても良い。

また、上記したように、不良品を特定するためのマークを、不良品のデバイス形成領域に付す場合は、樹脂モールド工程ステップＳ１０９の前であれば、ワイヤボンディング工程ステップＳ１０７の前に抜け殻チェックを行わなくても良いと説明したが、図２２に示すように、複数の半導体チップ（第１の半導体チップ１、第２の半導体チップ２）を、それぞれの主面１ａ，２ａを上方に向けて積層し、１つの半導体装置内に搭載するＳＩＰ（System In Package）３２の構成の場合、下段の第１の半導体チップ（第１半導体チップ）１のデバイス形成領域が上段の第２の半導体チップ（第２半導体チップ）ステップ２で覆われてしまう。そのため、積層型のＳＩＰ３２では、図２３のステップＳ１２１〜ステップＳ１３６の組み立てフローに示すように、ダイボンディング工程の後であり、ワイヤボンディング工程の前に、抜け殻チェックを行うことが好ましい。ここで、搭載される複数の半導体チップにおいて、下段の半導体チップ（第1の半導体チップ１）は、例えばＳＤＲＡＭのようなメモリチップであり、上段の半導体チップ（第２の半導体チップ２）は、このメモリチップを制御するマイコンチップである。しかしながら、マイコンチップの外形寸法が、メモリチップの外形寸法よりも大きい場合は、マイコンチップが下段側に配置されても良い。さらには、一方がＳＤＲＡＭのようなメモリチップであり、他方がＦＬＡＳＨのようなメモリチップであってもよい。

また、図２４のＢＧＡ３３に示すように、半導体チップ３０の主面３０ａを基板２９の主面２９ａと対向するように、半導体チップ３０をバンプ電極３４を介して基板（配線基板）２９の主面２９ａ上に搭載した場合、ダイボンディング工程の後は、不良品のデバイス形成領域に付されたマークを確認することが困難となる。そのため、前記実施の形態２のように、半導体ウェハを準備する段階で、複数のデバイス形成領域のうち、不良品のデバイス形成領域に不良品を認識するためのマークを付し、マークが付された位置をウェハマップデータ（座標データ、位置情報）１２として検出しておくことが好ましい。これにより、ワイヤボンディング工程の前に、ウェハマップデータ１２とマークが付されていない半導体チップ３０がピックアップされた半導体ウェハとを比較し、マークが付された半導体チップがピックアップされたか否かを確認することができる。

本発明は、チップピックアップに好適である。

本発明の実施の形態１の半導体装置の組み立て手順の一例を示すフロー図である。 図１に示す半導体装置の組み立てにおけるダイシング及びダイボンディング後の構造の一例を示す斜視図と断面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンディング〜リード切断・成形後の構造の一例を示す断面図である。 図１に示す半導体装置の組み立てのダイボンディング工程におけるピックアップ前とピックアップ後の半導体ウェハの構造の一例を示す斜視図である。 図１に示す半導体装置の組み立てにおける抜け殻チェックの作業手順の一例を示す斜視図である。 図１に示す半導体装置の組み立てにおける第１の変形例の抜け殻チェックの作業手順を示すフロー図である。 図５及び図６に示す抜け殻チェックにおけるウェハマップデータの一例を示す平面図である。 図６に示す抜け殻チェックにおける誤ピックアップ状態の被ウェハ画像のデータの一例を示す平面図である。 図６に示す抜け殻チェックで用いられる抜け殻チェック装置の構成の一例を示す概略構成図である。 図９に示す抜け殻チェック装置のシステム構成の一例を示すブロック図である。 図６に示す抜け殻チェックの詳細の作業手順を示すフロー図である。 図１に示す半導体装置の組み立てにおける第２の変形例の抜け殻チェックの作業手順を示すフロー図である。 図１２に示す抜け殻チェックにおける被ウェハ画像のデータ形成用の画像処理方法の一例を示す平面図である。 図１に示す半導体装置の組み立てにおける第３の変形例の抜け殻チェックの作業手順を示すフロー図である。 図１４に示す抜け殻チェックにおける被ウェハ画像のデータ形成用のスキャン方法の一例を示す平面図である。 図１４に示す抜け殻チェックにおけるウェハマップデータと被ウェハ画像のデータとの比較方法の一例を示す比較説明図である。 本発明の実施の形態１の変形例の半導体装置の表面図である。 図１７に示す半導体装置の断面図である。 本発明の実施の形態２の半導体装置の裏面図である。 図１９に示す半導体装置の断面図である。 本発明の実施の形態２の半導体装置の組み立て手順の一例を示すフロー図である。 変形例の半導体装置の断面図である。 変形例の半導体装置の組み立て手順の一例を示すフロー図である。 変形例の半導体装置の断面図である。

符号の説明

１ 第１の半導体チップ（第１半導体チップ）
１ａ 主面
１ｂ 裏面
１ｃ パッド
２ 第２の半導体チップ（第２半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ パッド
３ａ タブ
３ｂ インナリード
３ｃ アウタリード
４ ワイヤ
５ 封止体（樹脂体）
６ 半導体ウェハ
６ａ ダイシングライン
７ ＳＩＰ（半導体装置）
８ ダイシングテープ
９ ウェハリング
１０ ウェハ抜け殻
１０ａ バーコード
１１ 用紙
１２ ウェハマップデータ
１２ａ 基準チップ
１２ｂ 良品チップ
１２ｃ 不良チップ
１３ 被ウェハ画像のデータ
１３ａ 基準チップ
１３ｂ ピックアップ跡
１３ｃ 残留チップ
１４ 制御部（処理部）
１４ａ 画像処理部
１５ バーコードリーダ
１６ モニタ
１７ キーボード
１８ マウス
１９ 検査ステージ
１９ａ θ合わせハンドル
２０ カメラ（認識手段）
２１ 外乱防止カバー
２２ ウェハ抜け殻
２２ａ 不良チップ
２２ｂ ピックアップ跡
２２ｃ 基準点サーチ用パターン
２２ｄ 第１比較パターン
２２ｅ 第２比較パターン
２２ｆ 第３比較パターン
２３ スキャナ（認識手段）
２４ ウェハ抜け殻
２４ａ 不良チップ
２４ｂ ピックアップ跡
２４ｃ スキャンデータ
２５ サーバー
２６ 抜け殻チェック装置
２７ 工場内ＬＡＮ
２８ ＢＧＡ（半導体装置）
２９ 基板（配線基板）
２９ａ 主面
２９ｂ 裏面
２９ｃ ボンディングリード（第１電極）
２９ｄ ランド（第２電極）
２９ｅ テスト用電極
３０ 半導体チップ
３０ａ 主面（デバイス形成領域）
３０ｂ 裏面
３０ｃ パッド（電極パッド）
３１ 半田バンプ（外部端子）
３２ ＳＩＰ（半導体装置）
３３ ＢＧＡ（半導体装置）
３４ バンプ電極
３５ ＱＦＰ（半導体装置）

Claims (22)

1. 以下の工程を有する半導体装置の製造方法：
   （ａ）複数のデバイス形成領域が設けられた主面を有する半導体ウェハを準備する工程；
   （ｂ）前記半導体ウェハの前記複数のデバイス形成領域のそれぞれを検査する工程；
   ここで、前記（ｂ）工程において、前記複数のデバイス形成領域に不良品が含まれていない場合、
   （ｃ１−１）前記半導体ウェハを分割することで複数の半導体チップを取得する工程；
   （ｃ１−２）前記複数の半導体チップをピックアップする工程；
   を有し、
   ここで、前記（ｂ）工程において、前記複数のデバイス形成領域に不良品が含まれている場合、
   （ｃ２−１）良品のデバイス形成領域及び不良品のデバイス形成領域のそれぞれの位置をウェハマップデータとして検出する工程；
   （ｃ２−２）前記半導体ウェハを分割することで複数の半導体チップを取得する工程；
   （ｃ２−３）前記複数の半導体チップのうち、前記良品のデバイス形成領域を備えた半導体チップをピックアップする工程；
   （ｃ２−４）前記ウェハマップデータと前記良品のデバイス形成領域を備えた前記半導体チップがピックアップされた前記半導体ウェハとを比較し、前記不良品のデバイス形成領域を備えた半導体チップがピックアップされたか否かを確認する工程；
   を有する。
2. 請求項１記載の半導体装置の製造方法において、前記半導体チップは、前記半導体ウェハの前記主面と反対側の裏面に貼りつけられたテープを引き伸ばした状態で、ピックアップされることを特徴とする半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、前記半導体チップは、ダイシングブレードを用いて前記半導体ウェハを分割することで取得されることを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、前記半導体チップをピックアップした後、前記半導体チップを基板の主面上に搭載し、前記半導体チップの前記デバイス形成領域に形成された複数のパッドと前記基板の前記主面に形成された複数の電極とをそれぞれ電気的に接続する工程を有し、
   前記（ｃ２−４）工程は、前記半導体チップの前記デバイス形成領域に形成された前記複数のパッドと前記基板の前記主面に形成された前記複数の電極とをそれぞれ電気的に接続する工程の前に行われることを特徴する半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、前記半導体チップの前記デバイス形成領域に形成された前記複数のパッドと前記基板の前記主面に形成された前記複数の電極とをそれぞれ電気的に接続する工程の後、前記基板の前記主面上に搭載された前記半導体チップを樹脂で封止することで封止体を形成し、前記封止体及び前記基板の外観を検査することを特徴とする半導体装置の製造方法。
6. 以下の工程を有する半導体装置の製造方法：
   （ａ）複数の第1デバイス形成領域が設けられた主面を有する第1半導体ウェハを準備する工程；
   （ｂ）前記第1半導体ウェハの前記複数の第1デバイス形成領域のそれぞれを検査する工程；
   ここで、前記（ｂ）工程において、前記複数の第1デバイス形成領域に不良品が含まれていない場合、
   （ｃ１−１）前記第１半導体ウェハを分割することで複数の第1半導体チップを取得する工程；
   （ｃ１−２）前記複数の第1半導体チップをピックアップし、基板の主面上に搭載する工程；
   を有し、
   ここで、前記（ｂ）工程において、前記複数の第1デバイス形成領域に不良品が含まれている場合、
   （ｃ２−１）良品の第1デバイス形成領域及び不良品の第1デバイス形成領域のそれぞれの位置をウェハマップデータとして検出する工程；
   （ｃ２−２）前記第1半導体ウェハを分割することで複数の第1半導体チップを取得する工程；
   （ｃ２−３）前記複数の第1半導体チップのうち、前記良品の第1デバイス形成領域を備えた第１半導体チップをピックアップし、前記基板の前記主面上に搭載する工程；
   （ｃ２−４）前記ウェハマップデータと前記良品の第1デバイス形成領域を備えた前記第1半導体チップがピックアップされた前記第1半導体ウェハとを比較し、前記不良品の第1デバイス形成領域を備えた第1半導体チップがピックアップされたか否かを確認する工程；
   を有し、
   （ｄ）複数の第２デバイス形成領域が設けられた主面を有する第２半導体ウェハを準備する工程；
   （ｅ）前記第２半導体ウェハの前記複数の第２デバイス形成領域のそれぞれを検査する工程；
   ここで、前記（ｅ）工程において、前記複数の第２デバイス形成領域に不良品が含まれていない場合、
   （ｆ１−１）前記第２半導体ウェハを分割することで複数の第２半導体チップを取得する工程；
   （ｆ１−２）前記複数の第２半導体チップをピックアップし、前記基板の前記主面上に搭載する工程；
   を有し、
   ここで、前記（ｅ）工程において、前記複数の第２デバイス形成領域に不良品が含まれている場合、
   （ｆ２−１）良品の第２デバイス形成領域及び不良品の第２デバイス形成領域のそれぞれの位置をウェハマップデータとして検出する工程；
   （ｆ２−２）前記第２半導体ウェハを分割することで複数の第２半導体チップを取得する工程；
   （ｆ２−３）前記複数の第２半導体チップのうち、前記良品の第２デバイス形成領域を備えた第２半導体チップをピックアップし、前記基板の前記主面上に搭載する工程；
   （ｆ２−４）前記ウェハマップデータと前記良品の第２デバイス形成領域を備えた前記第２半導体チップがピックアップされた前記第２半導体ウェハとを比較し、前記不良品の第２デバイス形成領域を備えた第２半導体チップがピックアップされたか否かを確認する工程；
   を有し、
   （ｇ）前記第1半導体チップの前記第1デバイス形成領域に形成された複数のパッドと前記基板の主面に形成された複数の第1電極とをそれぞれ電気的に接続する工程；
   （ｈ）前記第２半導体チップの前記第２デバイス形成領域に形成された複数のパッドと前記基板の主面に形成された複数の第２電極とをそれぞれ電気的に接続する工程。
7. 請求項６記載の半導体装置の製造方法において、前記第1半導体チップは、前記第1半導体ウェハの前記主面と反対側の裏面に貼りつけられたテープを引き伸ばした状態で、ピックアップされ、
   前記第２半導体チップは、前記第２半導体ウェハの前記主面と反対側の裏面に貼りつけられたテープを引き伸ばした状態で、ピックアップされることを特徴とする半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、前記複数の第1及び第２半導体チップは、ダイシングブレードを用いて前記第1及び第２半導体ウェハを分割することでそれぞれ取得されることを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、前記（ｈ）工程の後、前記基板の前記主面上に搭載された前記第1及び第２半導体チップを樹脂で封止することで封止体を形成し、前記第1半導体チップと前記第2半導体チップとの導通状態を前記基板の前記主面とは反対側の裏面に形成されたテスト用電極を介して検査することを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、さらに前記封止体及び前記基板のそれぞれの外観を検査することを特徴とする半導体装置の製造方法。
11. 以下の工程を有する半導体装置の製造方法：
    （ａ）複数のデバイス形成領域が設けられた主面を有する半導体ウェハを準備する工程；
    （ｂ）前記半導体ウェハの前記複数のデバイス形成領域のそれぞれを検査する工程；
    ここで、前記（ｂ）工程において、前記複数のデバイス形成領域に不良品が含まれていない場合、
    （ｃ１−１）前記半導体ウェハを分割することで複数の半導体チップを取得する工程；
    （ｃ１−２）前記複数の半導体チップをピックアップし、前記半導体チップの前記デバイス形成領域と反対側の裏面が基板の主面と対向するように、前記基板の前記主面上に前記半導体チップを搭載する工程；
    を有し、
    ここで、前記（ｂ）工程において、前記複数のデバイス形成領域に不良品が含まれている場合、
    （ｃ２−１）前記複数のデバイス形成領域のうち、不良品のデバイス形成領域に不良品を認識するためのマークを付す工程；
    （ｃ２−２）前記半導体ウェハを分割することで複数の半導体チップを取得する工程；
    （ｃ２−３）前記複数の半導体チップのうち、前記マークが付されていない半導体チップをピックアップし、前記半導体チップの前記デバイス形成領域と反対側の裏面が前記基板の前記主面と対向するように、前記基板の前記主面上に前記半導体チップを搭載する工程；
    （ｃ２−４）前記基板の前記主面上に搭載された前記半導体チップの前記デバイス形成領域に前記マークが付されているか否かを確認する工程；
    を有する。
12. 請求項１１記載の半導体装置の製造方法において、前記（ｃ２−４）工程は、前記基板の前記主面上に搭載された前記半導体チップを樹脂で封止する前に行われることを特徴とする半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、前記半導体チップは、前記半導体ウェハの前記主面と反対側の裏面に貼りつけられたテープを引き伸ばした状態で、ピックアップされることを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、前記複数の半導体チップは、ダイシングブレードを用いて前記半導体ウェハを分割することでそれぞれ取得されることを特徴とする半導体装置の製造方法。
15. 以下の工程を有する半導体装置の製造方法：
    （ａ）複数の第1デバイス形成領域が設けられた主面を有する第1半導体ウェハを準備する工程；
    （ｂ）前記第1半導体ウェハの前記複数の第1デバイス形成領域のそれぞれを検査する工程；
    ここで、前記（ｂ）工程において、前記複数の第1デバイス形成領域に不良品が含まれていない場合、
    （ｃ１−１）前記第１半導体ウェハを分割することで複数の第1半導体チップを取得する工程；
    （ｃ１−２）前記複数の第1半導体チップをピックアップし、前記第1半導体チップの前記第1デバイス形成領域と反対側の裏面が基板の主面と対向するように、前記基板の前記主面上に前記第1半導体チップを搭載する工程；
    を有し、
    ここで、前記（ｂ）工程において、前記複数の第1デバイス形成領域に不良品が含まれている場合、
    （ｃ２−１）前記複数の第1デバイス形成領域のうち、不良品の第1デバイス形成領域に不良品を認識するためのマークを付す工程；
    （ｃ２−２）前記第1半導体ウェハを分割することで複数の第1半導体チップを取得する工程；
    （ｃ２−３）前記複数の第1半導体チップのうち、前記マークが付されていない第1半導体チップをピックアップし、前記第1半導体チップの前記第1デバイス形成領域と反対側の裏面が前記基板の前記主面と対向するように、前記基板の前記主面上に前記第1半導体チップを搭載する工程；
    （ｃ２−４）前記基板の前記主面上に搭載された前記第1半導体チップの前記第1デバイス形成領域に前記マークが付されているか否かを確認する工程；
    を有し、
    （ｄ）複数の第２デバイス形成領域が設けられた主面を有する第２半導体ウェハを準備する工程；
    （ｅ）前記第２半導体ウェハの前記複数の第２デバイス形成領域のそれぞれを検査する工程；
    ここで、前記（ｅ）工程において、前記複数の第２デバイス形成領域に不良品が含まれていない場合、
    （ｆ１−１）前記第２半導体ウェハを分割することで複数の第２半導体チップを取得する工程；
    （ｆ１−２）前記複数の第２半導体チップをピックアップし、前記第２半導体チップの前記第２デバイス形成領域と反対側の裏面が前記第1半導体チップの前記第1デバイス形成領域と対向するように、前記第1半導体チップの前記第1デバイス形成領域上に前記第２半導体チップを搭載する工程；
    を有し、
    ここで、前記（ｅ）工程において、前記複数の第２デバイス形成領域に不良品が含まれている場合、
    （ｆ２−１）前記複数の第２デバイス形成領域のうち、不良品の第２デバイス形成領域に不良品を認識するための前記マークを付す工程；
    （ｆ２−２）前記第２半導体ウェハを分割することで複数の第２半導体チップを取得する工程；
    （ｆ２−３）前記複数の第２半導体チップのうち、前記マークが付されていない第２半導体チップをピックアップし、前記第２半導体チップの前記第２デバイス形成領域と反対側の裏面が前記第1半導体チップの前記第1デバイス形成領域と対向するように、前記第1半導体チップの前記第1デバイス形成領域上に前記第２半導体チップを搭載する工程；
    （ｆ２−４）前記第1半導体チップの前記第1デバイス形成領域上に搭載された前記第２半導体チップの前記第２デバイス形成領域に前記マークが付されているか否かを確認する工程；
    を有する。
16. 請求項１５記載の半導体装置の製造方法において、前記（ｆ２−４）工程は、前記基板の前記主面上に搭載された前記第１及び第２半導体チップを樹脂で封止する前に行われることを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、前記第1半導体チップは、前記第1半導体ウェハの前記主面と反対側の裏面に貼りつけられたテープを引き伸ばした状態で、ピックアップされ、
    前記第２半導体チップは、前記第２半導体ウェハの前記主面と反対側の裏面に貼りつけられたテープを引き伸ばした状態で、ピックアップされることを特徴とする半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、前記第1及び第２半導体チップは、ダイシングブレードを用いて前記第1及び第２半導体ウェハを分割することでそれぞれ取得されることを特徴とする半導体装置の製造方法。
19. 以下の工程を有する半導体装置の製造方法：
    （ａ）複数のデバイス形成領域が設けられた主面を有する半導体ウェハを準備する工程；
    （ｂ）前記半導体ウェハの前記複数のデバイス形成領域のそれぞれを検査する工程；
    ここで、前記（ｂ）工程において、前記複数のデバイス形成領域に不良品が含まれていない場合、
    （ｃ１−１）前記半導体ウェハを分割することで複数の半導体チップを取得する工程；
    （ｃ１−２）前記複数の半導体チップをピックアップし、前記半導体チップの前記デバイス形成領域が基板の主面と対向するように、前記基板の前記主面上に前記半導体チップを搭載する工程；
    を有し、
    ここで、前記（ｂ）工程において、前記複数のデバイス形成領域に不良品が含まれている場合、
    （ｃ２−１）良品のデバイス形成領域及び不良品のデバイス形成領域のそれぞれの位置をウェハマップデータとして検出する工程；
    （ｃ２−２）前記半導体ウェハを分割することで複数の半導体チップを取得する工程；
    （ｃ２−３）前記複数の半導体チップのうち、前記良品のデバイス形成領域を備えた半導体チップをピックアップし、前記半導体チップの前記デバイス形成領域が前記基板の前記主面と対向するように、前記基板の前記主面上に前記半導体チップを搭載する工程；
    （ｃ２−４）前記ウェハマップデータと前記良品のデバイス形成領域を備えた前記半導体チップがピックアップされた前記半導体ウェハとを比較し、前記不良品のデバイス形成領域を備えた半導体チップがピックアップされたか否かを確認する工程；
    を有する。
20. 請求項１９記載の半導体装置の製造方法において、前記（ｃ２−１）工程では、前記複数のデバイス形成領域のうち、前記不良品のデバイス形成領域に不良品を認識するためのマークを付し、前記マークが付された位置を前記ウェハマップデータとして検出し、
    前記（ｃ２−４）工程では、前記ウェハマップデータと前記マークが付されていない半導体チップがピックアップされた前記半導体ウェハとを比較し、前記マークが付された半導体チップがピックアップされたか否かを確認することを特徴とする半導体装置の製造方法。
21. 請求項２０記載の半導体装置の製造方法において、前記半導体チップは、前記半導体ウェハの前記主面と反対側の裏面に貼りつけられたテープを引き伸ばした状態で、ピックアップされることを特徴とする半導体装置の製造方法。
22. 請求項２１記載の半導体装置の製造方法において、前記複数の半導体チップは、ダイシングブレードを用いて前記半導体ウェハを分割することでそれぞれ取得されることを特徴とする半導体装置の製造方法。