KR100378093B1 - 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법 - Google Patents

반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법 Download PDF

Info

Publication number
KR100378093B1
KR100378093B1 KR10-1999-0037926A KR19990037926A KR100378093B1 KR 100378093 B1 KR100378093 B1 KR 100378093B1 KR 19990037926 A KR19990037926 A KR 19990037926A KR 100378093 B1 KR100378093 B1 KR 100378093B1
Authority
KR
South Korea
Prior art keywords
circuit board
defective
metal pad
semiconductor package
detecting
Prior art date
Application number
KR10-1999-0037926A
Other languages
English (en)
Other versions
KR20010026563A (ko
Inventor
김성진
이상호
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR10-1999-0037926A priority Critical patent/KR100378093B1/ko
Publication of KR20010026563A publication Critical patent/KR20010026563A/ko
Application granted granted Critical
Publication of KR100378093B1 publication Critical patent/KR100378093B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Abstract

이 발명은 반도체패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지 방법에 관한 것으로, 스트립상(strip form)의 반도체패키지용 회로기판중 임의의 유닛(unit)에 불량이 발생했을 때 이 유닛에 더 이상의 제조 공정을 실시하지 않도록 하거나 또는 제조 공정 완료후 용이하게 구별하여 별도로 수집할 수 있도록, 수지층을 기본층으로 일면에 칩 탑재부가 형성되고, 상기 칩 탑재부의 외주연으로는 다수의 도전성 회로패턴이 방사상으로 형성되며, 상기 회로패턴을 외부 환경으로부터 보호하기 위해 커버코트가 코팅되어 이루어진 반도체패키지용 회로기판에 있어서, 반도체패키지의 제조 공정중 봉지재가 봉지되는 영역의 외측부로서, 상기 회로기판의 둘레에는 영상이나 전기적으로 감지되는 불량 감지부를 더 형성하여 이루어진 것을 특징으로 함.

Description

반도체패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지 방법{circuit board for semiconductor package and sensing method of bad circuit board}
본 발명은 반도체패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지 방법에 관한 것으로, 더욱 상세하게 설명하면 스트립상(strip form)의 반도체패키지용 회로기판중 임의의 유닛(unit)에 불량이 발생했을 때 이 유닛에 더 이상의 제조 공정을 실시하지 않도록 하거나 또는 제조 공정 완료후 용이하게 구별하여 별도로 수집할 수 있는 반도체패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지 방법에 관한 것이다.
반도체 패키지용 회로기판은 주로 BGA(ball grid array) 반도체패키지, PGA(pin grid array) 반도체패키지, CABGA(chip array ball grid array) 반도체패키지 및 TABGA(tape array ball grid array) 반도체패키지 등에서 반도체칩을 탑재하여 지지하는 역할을 하고, 또한 일면에는 볼 또는 핀 등의 입출력 수단이 부착되어 메인보드에 전기적 신호를 전달하는 반도체패키지의 한 구성 요소이다.
이러한 반도체 패키지용 회로기판의 제조 공정을 간단히 설명하면 주로 에폭시 수지 형태로서 얇은 수지층 또는 필름을 만들고, 상기 수지층 양표면에는 구리박막을 입힌 후, 포토마스킹(photo masking)과 에칭(etching) 등의 공법으로 칩 탑재부 및 미세하고 복잡한 도전성 회로패턴 등을 형성하고, 그 회로패턴의 소정 부분을 제외한 대부분의 표면에는 보호막으로서 커버코트 등을 코팅하며, 마지막으로, 상기 회로기판의 이상 유무 즉, 도전성 회로패턴의 쇼트, 외형상의 비정상적인 형태 등을 검사하고 불량인 것으로 확인 된 회로기판에는 잉크 등으로 표시하게 된다.
이때 상기 회로기판은 보통 다수의 회로기판 유닛이 모인 스트립 단위로 취급되기 때문에 어느 한 유닛에 불량이 발생되면 상기와 같이 표시를 하여 그 불량을 감지할 수 있도록 하고 반도체 패키지의 제조 공정 라인에는 상기 불량 회로기판 유닛을 포함하는 회로기판 스트립이 그대로 투입되어 작업된다.
도1a 및 도1b는 이러한 종래 반도체 패키지용 회로기판의 스트립(100)의 일례를 나타낸 평면도 및 저면도로서 이것의 구조를 간단히 설명하면 다음과 같다.
우선 다수의 회로기판 유닛(2)이 일렬 또는 그 이상의 열로 다수 형성되어 하나의 회로기판 스트립(100)을 구성하고 있으며, 상기 각각의 회로기판 유닛(2)에 대한 평면적인 구조는 다음과 같다.
중앙부에는 대략 사각형 모양의 칩탑재부(8)가 형성되어 있고, 상기 칩탑재부(8)의 외주연에는 방사상으로 그리고 고밀도로 도전성 회로패턴(10)이 형성되어 있으며, 상기 회로패턴(10) 각각에는 저면의 일정 영역(볼랜드(14))에 전기적으로 연결되도록 하는 도전성 비아홀(12)이 형성되어 있다. 또한, 상기 회로기판 유닛(2)의 가장자리에서 상기 칩탑재부(8)를 향하여는 골드게이트(40) 등이 형성되어 차후 봉지 공정에서 봉지재가 용이하게 흐를 수 있도록 되어 있고, 상기 회로기판 유닛(2)의 가장자리에는 장비에 용이하게 로딩될 수 있도록 로딩홀(16) 등이 형성되어 있다.
한편, 상기 칩탑재부(8) 근처의 회로패턴(10) 단부에는 차후에 칩 탑재부(8)에 탑재된 반도체칩과 와이어 본딩을 용이하게 하기 위해 금(Au) 또는 은(Ag)이 도금되어 있고, 마찬가지로 볼랜드(14)에도 차후 솔더볼이 용이하게 융착되도록 니켈(Ni) 및 금(Au) 등이 도금되어 있고, 상기한 회로기판 유닛(2)은 보통 4개 내지 8개가 하나의 회로기판 스트립(100)을 이루고 있다. 또한, 상기 골드게이트(40)와 회로패턴의 도금된 영역 및 볼랜드 등을 제외한 면 전체는 커버코트(6)로 코팅되어 있다.
도면중 미설명 부호 18은 반도체 패키지 제조 단계의 마지막 단계에서 각각의 반도체 패키지로 용이하게 절단되도록 하는 싱귤레이션 홀이고, 36은 봉지 공정에서 봉지재로 봉지되는 영역을 도시한 것이다.
또한 도1c에 도시된 바와 같이 상기와 같은 회로기판 스트립(100)에서 소정 유닛(2)에 불량이 발생했을 경우에는 상기 불량 회로기판 유닛(2)에 대략 통상 "X"자 모양(부호 44로 도시됨)이나 원형(도시되지 않음)으로 잉크(30)를 이용하여 표시를 하게 되며, 이는 반도체칩이 탑재되기 전 또는 봉지가 완료된 후 실시한다.
한편, 상기와 같이 불량이 발생된 회로기판 유닛(2)을 포함하는 회로기판 스트립(100)은 그 불량 회로기판 유닛(2)의 존부에 상관없이 반도체패키지 제조 공정에 투입되며, 차후 제조 공정의 마지막 단계에서 상기 불량 유닛(2)은 선별되어 제거된다.
이러한 구조의 회로기판 스트립을 이용하여 통상적인 반도체 패키지가 제조되는 과정을 간단히 설명하면 먼저 다수의 회로기판 유닛으로 이루어진 회로기판 스트립에 반도체칩이 에폭시 등의 접착제에 의해 칩 탑재부에 접착되는 반도체 칩 탑재 공정과, 상기 반도체칩과 회로기판 유닛에 형성된 회로패턴을 도전성 와이어로 본딩하는 와이어 본딩(Wire Bonding) 공정과, 상기 반도체칩과 도전성 와이어 등을 외부 환경으로부터 보호하기 위해 몰드 금형에 상기 반도체칩이 접착된 회로기판 스트립을 넣고 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 액상 봉지재(Glob Top)를 이용하여 봉지하는 봉지 공정과, 상기 회로기판의 저면에 형성된 볼랜드에 메인 보드로의 신호 입출 단자인 솔더 볼(Solder Ball) 또는 핀을 융착 시키는 입출력 단자 형성 공정과, 상기 회로기판 스트립에서 각각의 반도체 패키지 유닛으로 절단하는 싱귤레이션(Singulation) 공정 등으로 이루어져 있다.
그러나 상기와 같이 불량 회로기판 유닛을 포함하는 회로기판 스트립으로 반도체패키지를 제조할 때에, 그 불량 유닛을 감지하기 위해 잉크를 이용하여 표시를 함으로써 제조 공정중 다음과 같은 몇가지 문제점이 있다.
첫째, 회로기판 스트립중에서 소정 유닛에 불량이 발생했을 경우 도1c에서와같이 잉크로 마킹 표식을 하게 되면, 그 유닛에는 반도체칩 탑재 공정이나 와이어 본딩 공정을 생략할 수 있으나, 봉지 공정은 몰드 금형이 회로기판의 스트립에 대응하도록 제작되어 있기 때문에 불량 유닛에도 그대로 봉지재가 투입된다. 한편, 상기 마킹 표식은 봉지되는 영역 내측에 형성되어 있기 때문에 봉지로 인하여 그 마킹 표식이 제거됨으로써, 결국 싱귤레이션 후 어떤 반도체패키지가 불량 반도체패키지인지를 감지하기 어렵게 되는 문제가 있다. 이러한 문제는 특히 매트릭스형(matrix) 회로기판을 이용한 CABGA 반도체패키지의 봉지시에 더욱 문제가 되며 상기 CABGA 반도체패키지의 봉지 방법은 출원번호 1997년 특허출원 제64127호에 상세하게 기재되어 있다.
둘째, 봉지 공정시 상기 회로기판에는 고온, 고압이 작용하기 때문에 상기 마킹 표식으로 사용된 잉크가 녹아서, 몰드 금형에 묻어 오염을 유발하거나, 다음 회로기판 스트립의 작업시 금형에 잔류된 잉크가 옮겨져 불량을 발생시키는 문제가 있다.
셋째, 마킹 표식 부분을 봉지 영역 외측에 형성한 경우에도 이 표식 부분이 몰드 금형에 클램핑되면 잉크 두께로 인해 틈이 발생함으로써 몰드 찌꺼기가 상기 회로기판 스트립에 과도하게 남게되어 완성된 반도체 패키지의 품질을 저하시킨다.
넷째, 잉크로 표시된 불량 회로기판 유닛을 포함하는 회로기판 스트립은 통상 한묶음으로 적재되어 이동하게 되는데, 이때 상기 회로기판 스트립끼리 서로 부딪혀 문질러지기 때문에 잉크가 접촉되어 상, 하에 쌓여 있는 회로기판 스트립을 오염시키게 되는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 스트립상의 반도체패키지용 회로기판중 임의의 유닛에 불량이 발생했을 경우 이 유닛에 더 이상의 반도체패키지 제조 공정을 실시하지 않도록 하거나 또는 제조 공정 완료후 용이하게 구별하여 별도로 수집할 수 있는 반도체패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지 방법을 제공하는데 있다.
도1a 및 도1b는 통상적인 반도체패키지용 회로기판을 도시한 평면도 및 저면도이고, 도1c는 불량 회로기판의 표시 상태를 도시한 평면도이다.
도2a 내지 도2c는 본 발명에 의한 반도체패키지용 회로기판 및 불량 회로기판의 감지 방법에 대한 제1실시예를 도시한 평면도이다.
도3a 내지 도3c는 본 발명에 의한 반도체패키지용 회로기판 및 불량 회로기판의 감지 방법에 대한 제2실시예를 도시한 평면도 및 요부 단면도이다.
도4a 내지 도4e는 본 발명에 의한 반도체패키지용 회로기판 및 불량 회로기판의 감지 방법에 대한 제3실시예를 도시한 평면도 및 요부 단면도이다.
도5a 내지 도5c는 본 발명에 의한 반도체패키지용 회로기판 및 불량 회로기판의 감지 방법에 대한 제4실시예를 도시한 평면도 및 요부 단면도이다.
- 도면중 주요 부호에 대한 설명 -
100; 회로기판 스트립(strip)
2; 회로기판 유닛(unit)
4; 수지층 6; 커버코트(cover coat)
8; 칩 탑재부 10; 회로패턴
12; 도전성 비아홀(via hole) 14; 볼랜드(ball land)
16; 로딩홀(loading hole)
18; 싱귤레이션 홀(singulation hole)
21,22,23,24; 메탈패드(metal pad) 26; 불량 감지용 회로패턴
21a,23a,26a; 개구부 30; 잉크
32; 관통공 34; 홀
36; 봉지될 영역 38; 프로버(prober)
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 회로기판은 수지층을 기본층으로 일면에 칩 탑재부가 형성되고, 상기 칩 탑재부의 외주연으로는 다수의 도전성 회로패턴이 방사상으로 형성되며, 상기 회로패턴을 외부 환경으로부터 보호하기 위해 커버코트가 코팅되어 이루어진 반도체패키지용 회로기판에 있어서, 반도체패키지의 제조 공정중 봉지재가 봉지되는 영역의 외측부로서, 상기 회로기판의 둘레에는 영상이나 전기적으로 감지되는 불량 감지부를 더 형성하여 이루어진 것을 특징으로 한다.
상기 불량 감지부는 수지층 일면에 메탈 패드가 형성되고, 상기 메탈패드에 연결되어서는 칩 탑재부쪽으로 불량 감지용 회로패턴이 연장되어 있되, 상기 메탈패드와 상기 회로패턴중 일정영역은 커버코트로 코팅되지 않은 개구부가 형성되어 이루어진 것을 구비할 수 있다.
상기 불량 감지부는 수지층을 관통하여 관통공이 형성되고, 상기 관통공은 커버코트로 코팅되어 이루어진 것을 구비할 수도 있다. 여기서, 상기 관통공의 외주연인 수지층에는 원형링 형태의 메탈패드가 더 형성될 수도 있다.
상기 불량 감지부는 수지층 일면에 반원형의 메탈패드가 형성되고, 상기 메탈패드에 연결되어서는 칩탑재부쪽으로 불량 감지용 회로패턴이 연장되어 있되, 상기 반원형의 메탈패드에는 커버코트로 코팅되지 않은 개구부가 형성되어 이루어진 것을 구비할 수 있다.
상기 불량 감지부는 수지층에 관통공이 형성되고, 상기 관통공 일면에는 그것을 막도록 메탈패드가 형성되어 있되, 상기 메탈패드에는 펀칭(punching)시 쉽게 떨어져 나갈 수 있도록 다수의 작은 홀이 형성되어 이루어진 것을 구비할 수 있다.
한편, 상기한 목적을 달성하기 위해 본 발명에 의한 불량 회로기판의 감지 방법은 회로기판이 불량으로 판정된 경우에는 반도체칩 탑재 공정이나 와이어 본딩 공정 등을 스킵(skip)하고, 또한 봉지 공정후에는 봉지재의 상면에 불량임을 표시하기 위한 불량 회로기판의 감지 방법에 있어서, 회로기판에서 봉지재가 봉지되는 영역의 외측에 불량 감지부를 형성하는 단계와; 상기 회로기판이 불량으로 판정된 경우 상기 불량 감지부에 소정의 외력을 가하여 불량 감지부가 변형되도록 하는 단계와; 반도체패키지의 제조 공정중 상기 불량 감지부의 변형 상태를 영상이나 전기적 방법에 의해 감지하는 단계로 이루어진 것을 특징으로 한다.
상기 불량 감지부는 회로기판의 일면에 메탈 패드를 형성하고, 상기 메탈패드에 연결되어서는 불량 감지용 회로패턴을 연장하여 형성하되, 상기 메탈패드와 상기 회로패턴중 일정영역은 커버코트로 코팅하지 않고 개구부를 형성하여, 불량 회로기판으로 판단될 경우에 상기 개구부내의 회로패턴을 절단함으로써 전기적으로불량 회로기판임을 감지하도록 할 수 있다.
상기 불량 감지부는 회로기판의 일면에 메탈 패드를 형성하여, 불량 회로기판으로 판단될 경우에 상기 메탈패드에 빛을 반사하지 않는 잉크를 도포함으로써 영상에 의해 불량 회로기판임을 감지하도록 할 수도 있다.
상기 불량 감지부는 회로기판을 관통하여 일정 구경의 관통공을 형성하고, 상기 관통공은 커버코트로 코팅하여, 불량 회로기판으로 판정될 경우 상기 관통공에 코팅된 커버코트를 펀칭함으로써 영상에 의해 불량 회로기판임을 감지하도록 할 수도 있다.
상기 불량 감지부는 회로기판의 둘레 일면에 반원형의 메탈패드를 형성하고, 상기 메탈패드에 연결되어서는 불량 감지용 회로패턴을 연장하여 형성하되, 상기 반원형의 메탈패드에는 커버코트로 코팅되지 않은 개구부를 형성하여, 불량 회로기판으로 판정될 경우에 상기 반원형의 메탈패드를 펀칭함으로써 상기 불량 감지용 회로패턴에 전류가 흐르지 않도록 하여 불량 회로기판임을 감지하도록 할 수도 있다.
상기 불량 감지부는 회로기판의 둘레 일면에 관통공을 형성하고, 상기 관통공 상부에는 메탈패드를 형성하되, 상기 메탈패드에는 펀칭시 쉽게 떨어져 제거될 수 있도록 다수의 작은 홀을 형성하여, 불량 회로기판으로 판단될 경우에 상기 메탈패드를 펀칭함으로써 영상에 의해 불량 회로기판임을 감지하도록 할 수도 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지 방법에 의하면, 반도체패키지의 제조 공정중 회로기판의 불량 상태를 영상이나 전기적으로 언제든지 쉽게 감지할 수 있음으로써 반도체칩 탑재 공정이나, 와이어 본딩 공정 등을 생략할 수 있고, 또한 봉지 공정이 완료된 후에는 그 봉지재 상면에도 불량표식을 할 수 있음으로써, 스트립 단위의 회로기판에서 유닛 단위의 회로기판으로 싱귤레이션 후 어떤 반도체패키지가 불량 반도체패키지인지를 쉽게 분별할 수 있는 장점이 있다.
또한, 종래와 같이 몰드 금형내에 잉크 등이 위치하지 않게 됨으로써 몰드 금형에 오염을 유발하지 않게 되고, 또한 다음 회로기판의 봉지시에도 금형에 잔류되는 잉크가 없음으로써 봉지 공정중 불량률이 저하된다.
더불어, 불량 표식을 종래와 같이 잉크로 반듯이 할 필요가 없음으로써, 회로기판을 몰드 금형에 클램핑시 틈이 발생하지 않음으로써 몰드 찌꺼기가 회로기판에 과도하게 흘러나오는 단점을 보완할 수 있다.
마지막으로, 불량이 표시된 회로기판을 한묶음으로 적재하여 이동시에도, 잉크를 사용하지 않을 수 있음으로써 회로기판 상호간의 오염 문제를 제거할 수 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하며, 본 발명의 핵심을 흐리지 않도록 종래 기술과 중복된 내용은 그 설명을 생략한다. 또한, 본 발명에 의한 반도체패키지용 회로기판의 구조와 이것을 이용한 불량 회로기판의 감지 방법을 동시에 설명하기로 한다.
도2a 내지 도2c는 본 발명에 의한 반도체패키지용 회로기판 및 불량 회로기판의 감지 방법에 대한 제1실시예를 도시한 평면도이다.
도시된 바와 같이 우선 회로기판 유닛(2)은 다수개가 1열을 이루어 회로기판 스트립(100)을 형성하고 있으며, 각각의 유닛(2)에는 불량감지부가 형성되어 있다.(도면에서는 하나의 유닛(2)에만 도시되어 있으나, 스트립(100)을 이루는 모든 유닛에 형성되어 있으며, 이러한 구조는 제2실시예 내지 제4실시예에도 그대로 적용된다.)
상기 불량감지부의 형성 위치는 반도체패키지의 제조 공정중 봉지재가 봉지될 영역(36)의 외측부로서, 회로기판의 둘레 일측면에 형성되어 있다.
즉, 도2b에 도시된 바와 같이 수지층(도시되지 않음)의 일면에 원형의 메탈패드(21)가 형성되어 있고, 상기 메탈패드(21)에 연결되어서는 도전성 비아홀(12)이 형성되어 있다. 이 도전성 비아홀(12)은 타면에 구비된 볼랜드(도시되지 않음)와 전기적으로 연결되거나 또는 칩탑재부(8)와 전기적으로 연결될 수 있으며, 그 형성을 생략할 수도 있다. 상기 도전성 비아홀(12)에 연결되어서는 불량 감지용 회로패턴(26)이 칩탑재부(8)를 향하여 형성되어 있으며, 이것의 단부는 칩탑재부(8)에 연결되도록 형성함이 바람직하다.
한편, 상기 메탈패드(21)는 커버코트(6)로 코팅하지 않아 소정의 개구부(21a)를 형성하고 있으며, 상기 불량 감지용 회로패턴(26)의 일정 영역도 커버코트(6)로 코팅되지 않은 개구부(26a)를 형성함이 바람직하다. 따라서, 상기 메탈패드(21) 및 개구부(26a)내의 회로패턴(26)은 외부로 직접 노출된다.
이와 같은 구조의 회로기판 스트립(100)은 하나의 회로기판 유닛(2)이 불량으로 판단될 경우 상기 개구부(26a)내의 회로패턴(26)을 트위져(tweezer)나 툴(tool)로 끊음으로써, 차후 전기 시험시 상기 메탈패드(21)에 연결된 회로패턴(26)으로는 전기가 통하지 않게 되어 어떤 회로기판 유닛이 불량인지를 감지하게 되는 것이다.
이와 같이 불량으로 감지된 경우에는 반도체패키지 제조 공정상에서 그 불량 회로기판 유닛에의 반도체칩 탑재 공정이나 와이어 본딩 공정 등을 스킵(skip)하고, 또한 봉지 공정후에는 봉지재의 상면에 불량임을 표시할 수 있음으로써, 싱귤레이션 공정후 불량 반도체패키지를 별도로 용이하게 수집할 수 있게 된다.
한편, 도2c에서와 같이 회로기판 유닛(2)이 불량으로 판정된 경우에 상기 메탈패드(21)에 빛을 반사하지 않는 검은색 계통의 잉크(30)를 도포함으로써 불량 상태를 영상이나 시각적으로도 감지할 수도 있다. 또한, 전기 시험시에는 프로버가 접촉하는 메탈패드(21)에 잉크(30)가 도포됨으로써 전기가 통하지 않아 불량 회로기판임을 감지할 수도 있다.
도3a 내지 도3c는 본 발명에 의한 반도체패키지용 회로기판 및 불량 회로기판의 감지 방법에 대한 제2실시예를 도시한 평면도 및 요부 단면도이다.
도시된 바와 같이, 불량 감지부는 수지층(4)을 관통하는 관통공(32)을 형성하고, 상기 관통공(32)은 커버코트(6)로 코팅하여 구비할 수도 있다. 더불어, 상기 관통공(32)의 상, 하면 외주연에는 원형링 모양의 메탈패드(22)가 형성될 수도 있는데, 이때는 제1실시예에 사용된 원형의 메탈패드(21)를 그대로 관통시켜 제작한 경우이다.
상기와 같은 불량 감지부는, 회로기판 유닛이 불량으로 판정되었을 경우 상기 관통공(32)에 코팅된 커버코트(6)를 펀칭하여 제거함으로써, 소정 크기의 관통공(32)을 형성하여 영상 또는 시각적으로 불량 회로기판임을 감지할 수 있도록 한다.
도4a 내지 도4d는 본 발명에 의한 반도체패키지용 회로기판 및 불량 회로기판의 감지 방법에 대한 제3실시예를 도시한 평면도 및 요부 단면도이다.
도시된 바와 같이 수지층(4)의 둘레 일측면에는 반원형의 메탈패드(23)가 형성되어 있고, 상기 메탈패드(23)에 연결되어서는 칩탑재부(8)쪽으로 불량 감지용 회로패턴(26)이 연장되어 형성되어 있다. 이 불량 감지용 회로패턴(26)은 칩탑재부(8)와 연결되도록 형성함이 바람직하다. 또한, 상기 반원형의 메탈패드(23)에는 커버코트(6)가 코팅되지 않도록 하여 소정 개구부(23a)가 형성되도록 한다.
상기와 같은 구조의 회로기판 스트립(100)은 소정 유닛(2)이 불량으로 판정될 경우 상기 반원형의 메탈패드(23)를 펀칭하여 제거하게 된다. 따라서 전기 검사시 프로버(38)와 상기 메탈패드(23)가 상호 접촉되지 않음으로써 어떤 회로기판 유닛이 불량인지를 감지할 수 있게 된다.
즉, 도4c 및 도4d에서와 같이 회로기판 유닛이 불량이 아닌 경우에는 프로버(38)와 메탈패드(23)가 접촉되어 소정의 전류가 상기 메탈패드(23) 및 이것에 연결된 회로패턴(26)을 통하여 통전되지만, 회로기판 유닛이 불량으로 판정되어 메탈패드(23)가 제거된 경우에는 프로버(38)와 불량 감지용 회로패턴(10)이 일정 이격되는 상태이므로 소정의 전류가 흐르지 않음으로써 회로기판 유닛이 불량임을 감지할 수 있게 된다.
도5a 내지 도5c는 본 발명에 의한 반도체패키지용 회로기판 및 불량 회로기판의 감지 방법에 대한 제4실시예를 도시한 평면도 및 요부 단면도이다.
도시된 바와 같이 불량 감지부는 수지층(4)에 관통공(32)이 형성되고, 상기 관통공(32)의 상면에는 그것을 막도록 메탈패드(24)가 형성되어 있다. 상기 메탈패드(24)에는 펀칭시 쉽게 제거되도록 다수의 작은 홀(34)이 형성되어 있다.
상기와 같은 구조의 회로기판 스트립(100)에서 소정 유닛(2)에 불량이 발생했을 경우 상기 메탈패드(24)를 펀칭에 의해 제거함으로써 관통되도록 한다. 따라서, 영상 또는 시각적으로 상기 회로기판 유닛의 불량 여부를 감지할 수 있게 된다.한편, 상기의 설명에서는 주로 다수의 유닛이 로우(row) 형태로 연결된 스트립형 회로기판에 대해 언급했지만, 상기 불량 유닛을 감지하기 위한 불량 감지부는 는 매트릭스형 회로기판에도 그대로 적용할 수 있다.우선, 상기 매트릭스형 회로기판은 주지된 바와 같이 다수의 유닛이 칼럼(column)과 로우(row) 형태로 하나의 대(大)유닛을 구성하고 있으며, 이 대유닛은 또한 로우 형태로 다수가 연결되어 대(大)스트립을 이루고 있다.여기서 봉지 공정은 상기 대유닛별로 진행되며, 따라서 상기 대유닛 내측의 칼럼과 로우 형태로 배열된 유닛 모두가 하나의 공통된 봉지부를 갖게 된다. 그러므로, 봉지 공정전이나 후에 불량 유닛을 감지하는 것은 상기 스트립 형태의 회로기판보다 더 까다롭고 복잡하다 할 수 있다.본 발명은 이러한 점에 착안하여 상기 매트릭스형 회로기판의 대유닛중 칼럼 형태를 하는 유닛들의 일측(봉지 영역 외측)에, 상기 각 유닛 갯수와 대응되는 갯수로 불량 감지부를 형성한 것이 특징이다.또한, 상기 불량 감지부는 불량 감지용 회로패턴을 통해서 칼럼 형태의 각 유닛에 연결됨은 당연하다.여기서, 상기 불량 감지부는 전술한 바와 같이 커버코트를 통해 외측으로 오픈된 메탈패드일 수 있다.이러한 구성에 의해 불량 회로기판 유닛을 감지하는 방법은 전술한 스트립형 회로기판과 유사하다. 즉, 불량 유닛이 발견되었을 때 그것과 대응하는 불량 감지부 즉, 메탈패드에 잉크를 도포하거나 또는 펀칭을 하여 영상 또는 전기적 센싱 수단에 의해 어떠한 유닛이 불량인지를 감지하게 되는 것이다.계속해서, 상기 스트립형 회로기판과 마찬가지로, 상기 매트릭스형 회로기판의 불량 감지부는 메탈 패드가 형성되고, 상기 메탈패드에 연결되어서는 유닛쪽으로 불량 감지용 회로패턴이 연장되어 있되, 상기 메탈패드와 상기 회로패턴중 일정영역은 커버코트로 코팅되지 않은 개구부가 형성될 수 있다.또한, 상기 불량 감지부는 수지층을 관통하여 관통공이 형성되고, 상기 관통공은 커버코트로 코팅되어 이루어질 수도 있다.더불어, 상기 관통공의 외주연인 수지층에는 원형링 형태의 메탈패드가 형성될 수도 있다.또한, 상기 불량 감지부는 수지층 일면에 반원형의 메탈패드가 형성되고, 상기 메탈패드에 연결되어서는 각 유닛쪽으로 불량 감지용 회로패턴이 연장되어 있되, 상기 반원형의 메탈패드에는 커버코트로 코팅되지 않은 개구부가 형성될 수도 있다.마지막으로, 상기 불량 감지부는 수지층에 관통공이 형성되고, 상기 관통공 일면에는 그것을 막도록 메탈패드가 형성되어 있되, 상기 메탈패드에는 펀칭(punching)시 쉽게 떨어져 나갈 수 있도록 다수의 작은 홀이 형성될 수도 있다.이와 같이 상기한 매트릭스형 회로기판의 불량감지부는 스트립형 회로기판의 불량감지부와 동일한 형태로 형성 가능하며, 그 불량 감지 방법 역시 동일하다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러 가지로 변형된 실시예도 가능할 것이다. 예를 들면, 상기의 실시예에서는 하나의 스트립을 갖는 회로기판을 주로 설명하였으나, 상기와 같은 구조 및 감지방법은 매트릭스형 회로기판에 그대로 적용 가능하며, 또한 그 효과 역시 더욱 유용하게 나타날 것이다.
따라서 본 발명에 의한 반도체패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지 방법에 의하면, 반도체패키지의 제조 공정중 회로기판의 불량 상태를영상이나 전기적으로 언제든지 쉽게 감지할 수 있음으로써 반도체칩 탑재 공정이나, 와이어 본딩 공정 등을 생략할 수 있고, 또한 봉지 공정이 완료된 후에는 그 봉지재 상면에도 불량표식을 할 수 있음으로써, 봉지 공정 완료후 어떤 회로기판 유닛이 불량인지를 쉽게 분별할 수 있는 효과가 있다.
또한, 종래와 같이 몰드 금형내에 잉크 등이 위치하지 않게 됨으로써 몰드 금형에 오염을 유발하지 않게 되고, 또한 다음 회로기판의 봉지시에도 금형에 잔류되는 잉크가 없음으로써 봉지 공정중 잉크에 의한 불량을 제거할 수 있는 효과가 있다.
더불어, 불량 표식을 종래와 같이 잉크로 반듯이 할 필요가 없어 회로기판을 몰드 금형에 클램핑시 틈이 발생하지 않게 되고, 따라서 봉지재 찌꺼기가 회로기판의 봉지 영역 외측으로 과도하게 흘러나오는 단점도 보완할 수 있는 효과가 있다.
또한, 불량이 표시된 회로기판 스트립을 한묶음으로 적재하여 이동시에도 잉크를 사용하지 않아도 되어, 종래와 같은 회로기판 상호간의 오염 문제를 제거할 수 있는 효과도 있다.

Claims (16)

  1. (삭제)
  2. (삭제)
  3. (삭제)
  4. (정정) 수지층을 기본층으로 일면에 칩 탑재부가 형성되고, 상기 칩 탑재부의 외주연으로는 다수의 도전성 회로패턴이 방사상으로 형성되며, 상기 회로패턴을 외부 환경으로부터 보호하기 위해 커버코트가 코팅되어 이루어진 반도체패키지용 회로기판에 있어서,
    반도체패키지의 제조 공정중 봉지재가 봉지되는 영역의 외측부로서, 상기 회로기판의 둘레에는 영상이나 전기적으로 감지되는 불량 감지부가 형성되어 있되, 상기 불량 감지부는 수지층 일면에 평면상 원형 또는 반원형의 메탈 메탈 패드가 형성되고, 상기 메탈패드에 연결되어서는 칩 탑재부쪽으로 불량 감지용 회로패턴이 연장되어 이루어진 것을 특징으로 하는 반도체패키지용 회로기판.
  5. (정정) 수지층을 기본층으로 일면에 칩 탑재부가 형성되고, 상기 칩 탑재부의 외주연으로는 다수의 도전성 회로패턴이 방사상으로 형성되며, 상기 회로패턴을 외부 환경으로부터 보호하기 위해 커버코트가 코팅되어 이루어진 반도체패키지용 회로기판에 있어서,
    반도체패키지의 제조 공정중 봉지재가 봉지되는 영역의 외측부로서, 상기 회로기판의 둘레에는 영상이나 전기적으로 감지되는 불량 감지부가 형성되어 있되, 상기 불량 감지부는 수지층을 관통하여 관통공이 형성되고, 상기 관통공은 커버코트로 코팅되어 이루어진 것을 특징을 하는 반도체패키지용 회로기판.
  6. 제5항에 있어서, 상기 관통공의 외주연인 수지층에는 원형링 형태의 메탈패드가 형성된 것을 특징으로 하는 반도체패키지용 회로기판.
  7. (정정) 제4항에 있어서, 상기 메탈패드와 상기 회로패턴중 일정영역은 커버코트로 코팅되지 않은 개구부가 형성된 것을 특징으로 하는 반도체패키지용 회로기판.
  8. (정정) 제5항에 있어서, 상기 관통공은 일면에 그것을 막도록 메탈패드가 형성되어 있되, 상기 메탈패드에는 펀칭(punching)시 쉽게 떨어져 나갈 수 있도록 다수의 작은 홀이 형성되어 이루어진 것을 특징으로 하는 반도체패키지용 회로기판.
  9. (삭제)
  10. (삭제)
  11. (삭제)
  12. (정정) 회로기판이 불량으로 판정된 경우에는 반도체칩 탑재 공정이나 와이어 본딩 공정 등을 스킵(skip)하고, 또한 봉지 공정후에는 봉지재의 상면에 불량임을 표시하기 위한 불량 회로기판의 감지 방법에 있어서,
    상기 회로기판의 일면에 메탈 패드를 형성하고, 상기 메탈패드에 연결되어서는 불량 감지용 회로패턴을 연장하여 형성하되, 상기 메탈패드와 상기 회로패턴중 일정영역은 커버코트로 코팅하지 않고 개구부를 형성하여, 불량 회로기판으로 판단될 경우에 상기 개구부내의 회로패턴을 절단함으로써 전기적으로 불량 회로기판임을 감지하도록 한 것을 특징으로 하는 불량 회로기판의 감지 방법.
  13. (정정) 회로기판이 불량으로 판정된 경우에는 반도체칩 탑재 공정이나 와이어 본딩 공정 등을 스킵(skip)하고, 또한 봉지 공정후에는 봉지재의 상면에 불량임을 표시하기 위한 불량 회로기판의 감지 방법에 있어서,
    상기 회로기판의 일면에 메탈 패드를 형성하여, 불량 회로기판으로 판단될 경우에 상기 메탈패드에 빛을 반사하지 않는 잉크를 도포함으로써 영상에 의해 불량 회로기판임을 감지하도록 한 것을 특징으로 하는 불량 회로기판의 감지 방법.
  14. (정정) 회로기판이 불량으로 판정된 경우에는 반도체칩 탑재 공정이나 와이어 본딩 공정 등을 스킵(skip)하고, 또한 봉지 공정후에는 봉지재의 상면에 불량임을 표시하기 위한 불량 회로기판의 감지 방법에 있어서,
    상기 회로기판을 관통하여 일정 구경의 관통공을 형성하고, 상기 관통공은 커버코트로 코팅하여, 불량 회로기판으로 판정될 경우 상기 관통공에 코팅된 커버코트를 펀칭함으로써 영상에 의해 불량 회로기판임을 감지하도록 한 것을 특징으로 하는 불량 회로기판의 감지 방법.
  15. (정정) 회로기판이 불량으로 판정된 경우에는 반도체칩 탑재 공정이나 와이어 본딩 공정 등을 스킵(skip)하고, 또한 봉지 공정후에는 봉지재의 상면에 불량임을 표시하기 위한 불량 회로기판의 감지 방법에 있어서,
    상기 회로기판의 둘레 일면에 반원형의 메탈패드를 형성하고, 상기 메탈패드에 연결되어서는 불량 감지용 회로패턴을 연장하여 형성하되, 상기 반원형의 메탈패드에는 커버코트로 코팅되지 않은 개구부를 형성하여, 불량 회로기판으로 판정될 경우에 상기 반원형의 메탈패드를 펀칭함으로써 상기 불량 감지용 회로패턴에 전류가 흐르지 않도록 하여 불량 회로기판임을 감지하도록 한 것을 특징으로 하는 불량 회로기판의 감지 방법.
  16. (정정) 회로기판이 불량으로 판정된 경우에는 반도체칩 탑재 공정이나 와이어 본딩 공정 등을 스킵(skip)하고, 또한 봉지 공정후에는 봉지재의 상면에 불량임을 표시하기 위한 불량 회로기판의 감지 방법에 있어서,
    상기 회로기판의 둘레 일면에 관통공을 형성하고, 상기 관통공 상부에는 메탈패드를 형성하되, 상기 메탈패드에는 펀칭시 쉽게 떨어져 제거될 수 있도록 다수의 작은 홀을 형성하여, 불량 회로기판으로 판단될 경우에 상기 메탈패드를 펀칭함으로써 영상에 의해 불량 회로기판임을 감지하도록 한 것을 특징으로 하는 불량 회로기판의 감지 방법.
KR10-1999-0037926A 1999-09-07 1999-09-07 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법 KR100378093B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0037926A KR100378093B1 (ko) 1999-09-07 1999-09-07 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0037926A KR100378093B1 (ko) 1999-09-07 1999-09-07 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법

Publications (2)

Publication Number Publication Date
KR20010026563A KR20010026563A (ko) 2001-04-06
KR100378093B1 true KR100378093B1 (ko) 2003-03-29

Family

ID=19610425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0037926A KR100378093B1 (ko) 1999-09-07 1999-09-07 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법

Country Status (1)

Country Link
KR (1) KR100378093B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704815B2 (en) 2015-06-16 2017-07-11 Samsung Electronics Co., Ltd. Package substrate and semiconductor package including the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020088269A (ko) * 2001-05-21 2002-11-27 삼성전자 주식회사 리젝트 유니트를 스킵하는 볼 그리드 어레이 패키지용와이어 본딩 방법
JP7040870B2 (ja) * 2017-07-28 2022-03-23 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置、及び基板処理装置の部品検査方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851130A (ja) * 1994-08-08 1996-02-20 Toshiba Corp 半導体装置
KR19980022345A (ko) * 1996-09-21 1998-07-06 황인길 전기테스트가 가능한 bga 반도체패키지용 회로기판
KR19980044240A (ko) * 1996-12-06 1998-09-05 황인길 BGA(Ball Grid Array; 볼 그리드 어레이)반도체 패키지
JPH10247656A (ja) * 1996-10-19 1998-09-14 Anam Ind Co Inc 不良印刷回路基板ユニットを具備する半導体パッケージ用印刷回路基板ストリップの再生方法及びこれを用いる半導体パッケージの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851130A (ja) * 1994-08-08 1996-02-20 Toshiba Corp 半導体装置
KR19980022345A (ko) * 1996-09-21 1998-07-06 황인길 전기테스트가 가능한 bga 반도체패키지용 회로기판
JPH10247656A (ja) * 1996-10-19 1998-09-14 Anam Ind Co Inc 不良印刷回路基板ユニットを具備する半導体パッケージ用印刷回路基板ストリップの再生方法及びこれを用いる半導体パッケージの製造方法
KR19980044240A (ko) * 1996-12-06 1998-09-05 황인길 BGA(Ball Grid Array; 볼 그리드 어레이)반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704815B2 (en) 2015-06-16 2017-07-11 Samsung Electronics Co., Ltd. Package substrate and semiconductor package including the same

Also Published As

Publication number Publication date
KR20010026563A (ko) 2001-04-06

Similar Documents

Publication Publication Date Title
KR100662690B1 (ko) 반도체 장치의 제조 방법
JP3827497B2 (ja) 半導体装置の製造方法
US6600171B1 (en) Semiconductor component and system for fabricating contacts on semiconductor components
KR100236633B1 (ko) 인쇄회로기판 스트립 구조와 이를 이용한 반도체 패키지 제조방법
JP2005322921A (ja) バンプテストのためのフリップチップ半導体パッケージ及びその製造方法
US20020148897A1 (en) Descriptor for identifying a defective die site and methods of formation
US6159826A (en) Semiconductor wafer and fabrication method of a semiconductor chip
KR100216840B1 (ko) 반도체 패키지용 인쇄회로기판 스트립
US6756606B2 (en) Apparatus and method for marking defective sections of laminate substrates
KR100616052B1 (ko) 반도체 장치의 제조 방법
US6403401B1 (en) Heat spreader hole pin 1 identifier
US20030197289A1 (en) Design of interconnection pads with separated probing and wire bonding regions
US5675179A (en) Universal test die and method for fine pad pitch designs
KR100378093B1 (ko) 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법
KR100542667B1 (ko) 반도체패키지용 회로기판 및 캐리어프레임과 이를 이용한불량 회로기판의 감지 방법
JPH0737929A (ja) 半導体集積回路装置
JP4025490B2 (ja) 半導体装置の製造方法
JP3854819B2 (ja) 半導体装置の製造方法
KR100300497B1 (ko) 몰딩후 불량 반도체 패키지 검출 방법
JP4948035B2 (ja) 樹脂封止型半導体装置の製造方法
JP5592526B2 (ja) 樹脂封止型半導体装置の製造方法
JP5308464B2 (ja) 半導体装置の製造方法
JPH09330961A (ja) 半導体装置及びその製造方法
KR100379084B1 (ko) 반도체패키지제조방법
KR100377468B1 (ko) 볼 그리드 어레이 반도체 패키지의 와이어 본딩용 클램프및 이를 이용한 와이어 본딩 검사 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130307

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140311

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150312

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160317

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170313

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180309

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190307

Year of fee payment: 17

EXPY Expiration of term