KR19980022345A - 전기테스트가 가능한 bga 반도체패키지용 회로기판 - Google Patents

Abstract

본 발명은 전기테스트가 가능한 BGA 반도체패키지용 회로기판에 대한 것으로, 더욱 상세하게 인쇄회로기판(PCB)에 인쇄된 회로패턴의 인쇄상태를 완성품이 제조 전에 간단히 체크해 볼 수 있는 전기테스트가 가능한 BGA 반도체패키지용 회로기판에 관한 것이다.

종래에는 BGA 반도체패키지의 완성 전 단계에서 최근의 이상유무를 체크할 수 있는 수단이 강구되어 있지 않았기 때문에 제품의 불량율을 증가시키는 일요인이 되어 왔었는 바, 본 발명에서는 이러한 문제점을 감안하여 인쇄회로기판(PCB)의 표면에 간단한 장비를 통해 전기테스트를 실시할 수 있는 전기테스트용 패드(ETP)를 인쇄 디자인하여 완제품 이전에 발생된 자재의 불량을 사전 제거토록 함으로써 시간 및 자재의 낭비를 줄여 제조원가를 절감하고 나아가 고신뢰성의 BGA 반도체패키지를 제공토록 한 것이다.

Description

전기테스트가 가능한 BGA 반도체패키지용 회로기판

본 발명은 전기테스트가 가능한 BGA 반도체패키지용 회로기판에 대한 것으로, 더욱 상세하게는 인쇄회로기판(PCB)에 인쇄된 회로패턴의 인쇄상태를 완성품의 제조 전에 간단히 체크해 볼 수 있는 전기테스트가 가능한 BGA 반도체패키지용 회로기판에 관한 것이다.

일반적으로 반도체패키지 또는 어셈블리업계에서는 사방 옆면으로 리드(Lead)를 설치할 수 있는 납작한 형상의 반도체패키지인 QFP(Quad Flat Package) 제조기술이 널리 알려져 있다.

그러나, 최근 전자기기의 소형화, 박형화, 다기능화에 따라 많은 양의 정보를 빠른 시간에 처리할 수 있는 고집적화된 반도체칩이 요구되고 그에 따라 많은 수의 입출력을 갖는 소형의 반도체패키지를 제조하는데 많은 노력을 쏟고 있다. 그렇지만 위의 QFP 기술에 의해서는 반도체패키지의 크기를 증대시키지 않는 한 많은 입출력(I/O수) 단자를 형성하는데에는 무리가 따르지 않을 수 없었다. 그래서, 리드피치(Lead Pitch) 0.3mm 이하의 가공기술을 극복하지 못한 채 연구만을 거듭하던 중 리드 대신 볼(Ball)을 이용하는 BGA 기술이 출현하여 하나의 패키지를 통해 무수히 많은 출력단자를 실장토록 하는데 성공을 거두었다.

여기서, 수년전부터 반도체 시장에 투입되어 많은 화제를 일으켜 오고 있는 BGA 반도체패키지의 기술에 대해 간략히 언급해 보면, 일반적인 BGA 반도체패키지는 도 1에서 도시한 바와 같은 일반 BGA 반도체패키지(일명 플라스틱 BGA 반도체패키지라고도 함 : PBGA)로써 그 구조를 보면 다수의 회로패턴(CP)이 실장된 인쇄회로기판(PCB) 위에 반도체칩(IC)을 붙이고 이 반도체칩(IC)의 본드패드와 인쇄회로기판(PCB)의 회로패턴(CP)을 와이어(W)로 본딩한 후, 반도체칩(IC)과 와이어(W) 결선된 상태를 콤파운드수지로 몰드 성형하고 인쇄회로기판(PCB) 하면에 솔더볼(SB)을 심어 입출력(I/O) 단자수를 증설할 수 있도록 한 구조를 하고 있다.

그런데, 이 BGA 반도체패키지를 구성하는 인쇄회로기판(PCB)은 도 2의 예시에서 보는 바와 같이 사방으로 무수히 많은 회로패턴이 다층으로 인쇄된 구조를 하고 있는 바, 이 회로패턴(CP)을 통해 전기신호가 흐르게 되므로 회로패턴의 인쇄배열상태는 중요한 의미를 가지며 동시에 반도체패키지를 완성하기 전에 회로의 연결상태 등을 미리 체크해 보도록 하는 시스템이 요구된다.

그러나, 종래에는 인쇄회로기판의 전기테스트를 함에 있어서 전도성 고무판을 회로패턴이 인쇄된 인쇄회로기판에 접촉시켜 회로의 이상유무를 체크하는 방법을 사용하거나 또는 국내 공개실용신안공보 1058호에 기재된 공개번호 96-6346의 반도체장치용 테스트 소켓에서 보는 바와 같이 완성된 BGA 반도체패키지의 전기테스트를 실행할 수 있는 소켓형의 테스트장비에 의존할 수 밖에 없었다.

상술한 바와 같이, 종래에는 BGA 반도체패키지의 완성 전 단계에서 회로의 이상유무를 체크할 수 있는 수단이 강구되어 있지 않았기 때문에 시간 및 자재의 낭비를 초래하고, 제품의 신뢰성을 저하시키는 일요인이 되어 왔으며, 전도성 고무판을 이용하는 경우에 있어서도 근본적으로 전도성 고무판의 가격이 고가인 문제점은 차제하고도 인쇄회로기판(PCB)에 인쇄된 회로패턴과 동일하게 디자인을 설계한다는 자체가 어려워 테스트 결과에 대한 만족할만한 신뢰성을 가질 수가 없었다.

이에, 본 발명에서는 BGA 반도체패키지를 구성하는 인쇄회로기판에 전기테스트용 패드를 인쇄하여 완제품 이전에 발생된 자재의 불량을 사전 제거토록 함으로써 시간 및 자재의 낭비를 줄여 제조원가를 절감하고 나아가 고신뢰성의 BGA 반도체패키지를 제공토록 함이 그 목적이 있는 것이다.

도 1은 일반 플라스틱 BGA 반도체패키지의 구성도.

도 2는 종래 BGA 반도체패키지를 구성하는 인쇄회로기판 표면도(간략도).

도 3은 본 발명의 인쇄회로기판 표면구성도(간략도).

도 4는 도 3의 A 부분 상세도.

도 5는 본 발명의 다른 실시예.

도 6은 도 5의 B 부분 상세도.

* 도면의 주요부분에 대한 부호의 설명

PCB : 인쇄회로기판 CP : 회로패턴

SB : 솔더볼 IC : 반도체칩

ETP : 전기테스트용 패드 PZ : 패키지영역

상기와 같은 목적을 달성하기 위한 일 발명의 전기테스트가 가능한 BGA 반도체패키지용 회로기판은 다음과 같은 구조적인 특징을 제공한다.

BGA 반도체패키지의 구성 자재로써 표면 사방으로 회로패턴(CP)을 구비한 인쇄회로기판(PCB)을 구성함에 있어서, 상기 인쇄회로기판(PCB)에 각각의 회로패턴(CP)과 연결되는 전기테스트용 패드(ETP)를 일정 패턴으로 인쇄디자인하여 완제품을 구성하기 전 상태에서 인쇄회로기판(PCB)에 인쇄된 회로패턴(CP)의 불량확인이 가능토록 한 것이다.

따라서, 본 발명에 의하면 완제품 이전의 불량을 최소화시켜 제조원가를 절감하고, 제품의 신뢰성을 높일 수 있게 되는 것이다.

〈실시예〉

이하, 본 발명을 첨부된 비한정의 예시도면을 통해 보다 상세히 설명하면 다음과 같다.

도 3은 본 발명의 인쇄회로기판 구성을 보여 주는 표면도이고, 도 4는 도 3의 A부분을 확대 도시한 상세도로써, 도면에 표시된 부호중 반도체패키지를 구성하는 일반 요소는 설명의 편의를 위해 종래 기술과 동일한 부호를 사용하였다.

여기서, PCB 는 여러형태의 회로패턴이 다응 인쇄된 인쇄회로기판을 나타내며, IC 는 상기 인쇄회로기판(PCB)의 중앙 상면에 부착되는 반도체칩을 표시하고, CP 는 상기 인쇄회로기판(PCB)에 인쇄되는 회로패턴을 가리키며, SB 는 상기 인쇄회로기판(PCB)의 하면에 설치되는 솔더볼(단자)을 표시하고, PZ 는 패키지영역이고, ETP 는 상기 인쇄회로기판(PCB)의 표면에 인쇄되는 전기테스트용 패드이다.

도시한 바와 같이, 본 발명의 회로기판에는 전기적인 테스트가 가능하도록 그 표면에 전기테스트용 패드(ETP)가 일정한 패턴으로 인쇄디자인된 구성을 하고 있다.

상기 전기테스트용 패드(ETP)는 패키지영역(PZ) 밖에 형성되는데 그 전체적인 패턴모양은 사각모양을 이루게 되며, 각각의 전기테스트용 패드(ETP)는 지그재그형태로 서로 이어지지 못하도록 미세한 간격을 두고 인쇄디자인된 형태를 취하고 있다.

상기 전기테스트용 패드(ETP)의 낱개모양은 특정 형상에 구애받지 않으나 사각형·원형 등으로 구성하는 것이 바람직하다. 상기 전기테스트패드(ETP)는 코팅이 않된 상태로 외부에 노출되는 구성을 하고 있다.

이 전기테스트용 패드(ETP)는 인쇄회로기판(PCB)에 인쇄되어 있는 회로패턴(CP)들과 연결되는 구성을 하고 있기 때문에 별도의 간단한 테스트장비를 이용해 일정한 디자인으로 인쇄되어 있는 전기테스트용 패드(ETP)를 접지시켜 보면 간단하게 회로패턴(CP)의 이상(단선 또는 쇼트) 유무를 확인할 수 있게 되는 것이다.

한편, 전기테스트과정을 거친 양호한 자재는 반도체칩(IC)을 실장하고 콤파운드수지로 몰드성형하는 소정의 제조과정을 거쳐 완성되어지는데 최종 인쇄회로기판(PCB)의 절단작업과정에서 인쇄회로기판(PCB)의 외곽 부위 표면에 인쇄되어 있던 전기테스트용 패드(ETP)는 절단되어 없어지게 된다.

이와 같이 본 발명에 의하면, BGA 반도체패키지를 구성하는 인쇄회로기판(PCB)의 표면에 각각의 회로패턴(CP)과 연결되는 전기테스트용 패드(ETP)를 구비하고 있는 관계로 제품의 완성 전에 인쇄회로기판(PCB)에 인쇄되어 있는 회로패턴(CP)의 이상여부를 가려낼 수 있어 사전에 자재의 불량으로 인한 완제품의 불량요인을 제거할 수 있기 때문에 시간 및 자재의 낭비를 줄여 제조원가를 절감하며, 나아가 완성 제품의 신뢰성을 보다 높일 수 있게 되는 등 일석이조의 효과를 거둘 수 있게 되는 것이다.

이상에서 설명한 것은 본 발명에 의한 전기테스트가 가능한 BGA 반도체패키지용 회로기판을 설명하기 위한 하나의 실시예에 불과한 것이며, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

1. BGA 반도체패키지의 구성 자재로써 표면 사방으로 회로패턴(CP)을 구비한 인쇄회로기판(PCB)을 구성함에 있어서, 상기 인쇄회로기판(PCB)에 각각의 회로패턴(CP)과 연결되는 전기테스트용 패드(ETP)를 일정패턴으로 인쇄디자인하여 완제품을 구성하기 전 상태에서 인쇄회로기판(PCB)에 인쇄된 회로패턴(CP)의 불량확인이 가능토록 함을 특징으로 하는 전기테스트가 가능한 BGA 반도체패키지용 회로기판.
2. 제1항에 있어서, 상기 전기테스트용 패드(ETP)를 패키지영역(PZ) 밖에 형성함을 특징으로 함을 전기테스트가 가능한 BGA 반도체패키지용 회로기판.
3. 제1항에 있어서, 인쇄회로기판(PCB)의 표면에 형성되는 전기테스트용 패드(ETP)가 코팅되지 않은 상태로 외부로 노출되도록 함을 특징으로 하는 전기테스트가 가능한 BGA 반도체패키지용 회로기판.
4. 제1항에 있어서, 상기 전기테스트용 패턴(ETP)이 지그재그형태로 구성되어 서로 이어지지 못하도록 미세한 간격을 두고 인쇄디자인됨을 특징으로 하는 전기테스트가 가능한 BGA 반도체패키지용 회로기판.
5. 제1항 또는 제2항중 어느 한 항에 있어서, 패키지영역(PZ) 밖으로 형성되는 전기테스트용 패드(ETP)가 인쇄회로기판(PCB)의 절단작업과정에서 제거되도록 함을 특징으로 하는 전기테스트가 가능한 BGA 반도체패키지용 회로기판.
6. 제1항에 있어서, 상기 전기테스트용 패드(ETP)를 패키지영역(PZ) 안으로 형성함을 특징으로 하는 전기테스트가 가능한 BGA 반도체패키지용 회로기판.