KR100752220B1 - 와이어 본딩용 섭스트레이트 - Google Patents

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KR100752220B1
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Abstract

본 발명은 와이어가 본딩된 섭스트레이트 즉, 인쇄회로기판이나 리드프레임을 검사할 때 검사가 용이하고 검사시간을 단축시킬 수 있는 와이어 본딩용 섭스트레이트를 제공한다.
본 발명은 반도체 칩(2)의 접속패드(2a)와 와이어 본딩되기 위한 본드핑거(150)가 배열되어 있는 와이어(16) 본딩용 섭스트레이트에 있어서,
상기 본드핑거(150)에는 일반적인 본드핑거(151)와 구별될 수 있도록 일정간격마다 인스펙트 본드핑거(152)를 구비한 것을 특징으로 하는 와이어 본딩용 섭스트레이트를 제공한다.
섭스트레이트, 반도체, 와이어 본딩, 본드핑거

Description

와이어 본딩용 섭스트레이트{Substrate for Wire Bonding}
도 1 은 종래 와이어 본딩용 섭스트레이트 중 인쇄회로기판을 도시한 평면도.
도 2 는 도 1의 인쇄회로기판에서 본드핑거부의 일부를 도시한 평면도.
도 3 은 본 발명에 의한 와이어 본딩용 섭스트레이트의 바람직한 일실시예로써, 인쇄회로기판의 본드핑거부의 일부를 도시한 평면도.
도 4 와 도 5 는 본 발명에 관련된 인쇄회로기판의 본드핑거의 다른 실시예를 도시한 평면도.
도 6 은 본 발명에 의한 와이어 본딩용 섭스트레이트의 다른 실시예로써, 리드프레임을 도시한 평면도.
** 도면의 주요부분에 대한 부호의 설명 **
2: 반도체 칩 2a: 접속패드
12,22: 칩 패드 14: 그라운드
16: 전도성 와이어 18: 구리회로패턴
100: 인쇄회로기판 200: 리드프레임
150,250: 본드핑거 151,251: 일반적인 본드핑거
152,252: 인스펙트 본드핑거
본 발명은 반도체 칩이 부착되어 패키징되는 섭스트레이트에 관한 것으로써, 보다 상세하게는 인쇄회로기판이나 리드프레임과 같이 와이어가 본딩되는 섭스트레이트에 관한 것이다.
일반적으로 반도체 패키지 공정에서 섭스트레이트는 반도체 칩의 전기신호를 외부로 전달시키기 위한 매개체로써 대개 인쇄회로기판 혹은 리드프레임을 일컫는다.
새로운 반도체 패키지 제조를 위해 인쇄회로기판이 개발되면, 와이어 본더에 투입하기 전에 와이어 본더가 새로운 인쇄회로기판을 와이어 본딩할 수 있도록 와이어 본더 장비를 셋업(setup)해야 한다. 장비를 셋업하기 위해서는 와이어 본딩에 필요한 데이터가 저장된 디스켓을 작성하고 상기 디스켓의 데이터를 와이어 본더가 읽어 본딩공정이 진행된다.
이와 같이 와이어 본딩이 완료된 인쇄회로기판은 통상 양산에 들어가기 전에 와이어가 본드핑거와 제대로 본딩이 되었는가를 검사하는 과정을 거치게 되고, 또한 양산이 진행되더라도 와이어 본더 장비를 새로 작동시킬 때마다 1~2개의 인쇄회로기판을 시험 본딩시켜 본딩이 제대로 되었는가를 검사하게 된다.
도 1 은 종래 일반적인 와이어 본딩용 인쇄회로기판을 도시한 평면도이다.
도면을 참조하면, 인쇄회로기판의 중앙에는 반도체 칩(2)이 부착되는 칩 패 드(12)가 구비되고, 상기 칩 패드(12)의 주변으로는 그라운드(14)와 본드핑거(15)가 각각 배열되어 있다. 상기 본드핑거(15)는 QFP(Quad Flat Package)용 칩에 대응되도록 사방으로 형성되어 있다.
상기 그라운드(12)와 본드핑거(15)는 솔더 마스크가 도포되어 있지 않고 노출된 상태에서 도금되어 있다. 이로 인해 외부와 전기접속이 가능하게 되어 있으며, 상기 본드핑거(15)와 반도체 칩(2)의 접속패드(2a)는 서로 전도성 와이어(16)로 본딩 접속된다.
상기 본드핑거(15)는 솔더 마스크 밑면에 형성되어 있는 구리 회로 패턴(18)과 연결되어 있으며 이와 같은 다수의 구리회로패턴(18)은 각각 인쇄회로기판의 배면으로 접속되어 솔더볼(도시 생략함) 또는 솔더 범프를 매개로 하여 마더보드(도시 생략함) 등에 실장된다.
도 2 는 도 1에서 A를 확대도시한 것으로, 상기 인쇄회로기판에서 본드핑거(15)부분을 확대도시한 평면도이다. 도면에서 보는 바와 같이, 본드핑거(15)는 대략 타원형태이며 서로 쇼트되지 않도록 최소의 간격을 두고 동일한 형태로 연속적으로 배열되어 있다.
앞서 언급한 바와 같이 작업자는 와이어(16)가 본딩된 인쇄회로기판을 육안 또는 마이크로스코프에 의존하여 그 본딩상태를 검사하는 경우가 있는데, 이때 도 2와 같이 본드핑거(15)가 동일한 형태로 일렬로 배열되어 있고 또한 미세한 간격(fine pitch)으로 형성되어 있으면 작업자가 검사하는 과정에서 눈의 피로가 증가하고 정확도가 떨어져 검사시간이 지연되는 문제점이 발생한다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로써, 와이어가 본딩된 섭스트레이트 즉, 인쇄회로기판이나 리드프레임을 검사할 때 검사가 용이하고 검사시간을 단축시킬 수 있는 와이어 본딩용 섭스트레이트를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 칩의 접속패드와 와이어 본딩되기 위한 본드핑거가 배열되어 있는 와이어 본딩용 섭스트레이트에 있어서,
상기 본드핑거에는 일반적인 본드핑거와 구별될 수 있도록 일정간격마다 인스펙트 본드핑거를 구비한 것을 특징으로 하는 와이어 본딩용 섭스트레이트를 제공한다.
본 발명의 구성에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다. 참고로 본 발명의 구성을 설명하기에 앞서, 설명의 중복을 피하기 위해 종래 기술과 일치하는 부분에 대해서는 종래 도면 부호를 그대로 인용하기로 한다.
도 3 은 본 발명에 의한 와이어 본딩용 섭스트레이트에 관한 바람직한 일실시예를 도시한 도면으로써, 인쇄회로기판의 본드핑거 중 일부를 확대도시한 평면도이다.
참고로 본 발명의 섭스트레이트는 인쇄회로기판과 리드프레임을 통칭한다.
도 3을 참조하면, 상기 인쇄회로기판(100)의 본드핑거(150) 배열구조는 반도체 칩(2) 주변 사방의 본드핑거(150) 중 좌측 윗부분을 도시한 구조로, 대략 타원 형의 본드핑거(150)들이 장경(長徑)부를 나란히 하여 연속적으로 배열되어 있다. 상기 본드핑거(150)들은 서로 연결되지 않고 독립적으로 배열되어 있는바, 일반적인 본드핑거(151)와 중간중간에 약간씩 돌출된 인스펙트 본드핑거(152)를 포함하고 있다.
상기 인스펙트 본드핑거(152)는 일반적인 본드핑거(151)와 형태는 동일하나 그 위치가 약간 상이하여 육안으로 볼 경우에도 구별이 가능하도록 형성된다. 상기 실시예에서는 인스펙트 본드핑거(152)가 다른 본드핑거(151)보다 칩(2)쪽으로 근접하게 형성되어 육안검사시 돌출된 특징 때문에 다른 본드핑거(151)와 구별된다.
또한, 본 발명에 관련된 인스펙트 본드핑거(152)는 도면에 도시된 바와 같이 일반적인 본드핑거(151) 4개당 1개 배열되도록 하여 작업자는 본드핑거(150)들의 개별 개수를 일일이 세거나 몇 번째인지 확인하지 않아도 돌출되어 있는 인스펙트 본드핑거(152)만으로 빠르고 정확하게 본드핑거(150)의 위치등을 가늠할 수 있게 된다.
언급한 바와 같이 작업자는 인쇄회로기판의 시제품이 개발되거나 와이어 본더 장비를 초기 셋업시켰을 때 몇 개의 인쇄회로기판에 와이어를 시험본딩하고 본딩된 와이어 상태를 검사하여 이상이 없을 경우 와이어 본더를 양산가동시킬 수 있다.
작업자가 상기 인쇄회로기판을 검사할 때는 주로 본드핑거와 칩의 접속패드간 와이어 본딩이 제대로 되어있는지, 혹은 불량 본딩이 발생했는지 여부를 검사하게 되는바 통상 육안, 또는 마이크로스코프에 의존한다. 도 2에 도시된 것처럼 본 드핑거(15:도 2 참조)가 특징없이 동일한 형태로 일렬배열되어 있을 때는 시각적인 분별력이 떨어지게 된다.
그러나 본 실시예와 같이 균일한 간격마다 일반적인 본드핑거(151)와 구별되는 인스펙트 본드핑거(152)를 형성함으로써 작업자가 와이어 본딩상태를 검사할 때 인스펙트 본드핑거(152)를 기준으로 그 개수, 위치등을 빠르게 판단할 수 있어 검사가 용이하고 검사시간을 단축할 수 있게 된다.
도 4 와 도 5 는 본 발명의 와이어 본딩용 섭스트레이트의 본드핑거(150) 배열구조의 다른 실시예를 도시한 도면으로써 도 4 는 인스펙트 본드핑거(152)를 칩 쪽으로 돌출시켜 다른 본드핑거(151)들과 구별이 되는 동시에 인스펙트 본드핑거(152)의 끝단을 첨예하게 하여 일반적인 본드핑거(151) 사이에 형성함으로써 인스펙트 본드핑거(152)가 점유하는 면적을 작게하고 아울러 본드핑거(150)를 증가배치할 수 있는 효과를 얻을 수 있다.
또한, 도 5 는 일반적인 본드핑거(151)와 형태가 다른 사각형의 인스펙트 본드핑거(152)를 채용하는 동시에 칩과 반대방향으로 돌출시킴으로써 그 구별효과를 나타내었다.
도 6 은 본 발명에 의한 와이어 본딩용 섭스트레이트의 다른 실시예를 도시한 평면도로써, 리드프레임을 도시하였다.
상기 리드프레임(200)은 인쇄회로기판(100)과 달리 중앙부에 칩(2)이 안착되는 칩 패드(22)와, 상기 칩 패드(22)가 리드프레임에 고정될 수 있도록 지지하는 타이바(24)와, 상기 칩 패드(22)와 이격되어 위치하는 리드(250)로 구성되어 있다.
상기 리드(25)는 반도체 칩(2)의 접속패드(2a)와 와이어(16)로 본딩되는 접속부로써 인쇄회로기판(100)의 본드핑거(150)와 그 역할 및 기능이 동일하다. 이하 상기 리드프레임의 리드를 본드핑거(250)라 칭한다.
도면에서 보면, 상기 리드프레임의 본드핑거(250)는 대다수 리드길이가 짧고 길이가 동일하여 단부가 일렬배열된 일반적인 본드핑거(251)와 상기 일반적인 본드핑거(251)보다 리드 길이가 길어 중간중간에 칩 패드(22)쪽으로 돌출된 인스펙트 본드핑거(252)를 구비한다. 이와 같이 특징적인 인스펙트 본드핑거(252)로 인하여 작업자는 와이어 본딩 후 검사시 상기 인스펙트 본드핑거(252)를 기준으로 시각적으로 구분지어 검사할 수 있으므로 보다 편리하고 간편하게 검사작업을 수행할 수 있다.
전도성 와이어를 칩과 본딩하는 본드핑거를 구비한 섭스트레이트의 본드핑거를 배열함에 있어서, 일정 간격마다 구별될 수 있는 인스펙트 본드핑거를 형성함으로써 작업자가 와이어 본딩상태 검사시 시각적으로 피로감을 저감시키고 검사시간을 단축시키는 효과가 있다.

Claims (4)

  1. 반도체 칩의 접속패드와 와이어 본딩되기 위한 본드핑거가 배열되어 있는 와이어 본딩용 섭스트레이트에 있어서,
    상기 본드핑거에는 일반적인 본드핑거와 구별될 수 있도록 일정간격마다 인스펙트 본드핑거를 구비한 것을 특징으로 하는 와이어 본딩용 섭스트레이트.
  2. 제 1 항에 있어서,
    상기 섭스트레이트는 적어도 인쇄회로기판이나 리드프레임을 포함하는 것을 특징으로 하는 와이어 본딩용 섭스트레이트.
  3. 제 1 항에 있어서,
    상기 인스펙트 본드핑거는 일반적인 본드핑거와 단부위치가 상이한 것을 특징으로 하는 와이어 본딩용 섭스트레이트.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 인스펙트 본드핑거는 일반적인 본드핑거와 형태가 상이한 것을 특징으로 하는 와이어 본딩용 섭스트레이트.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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US5650660A (en) * 1995-12-20 1997-07-22 Intel Corp Circuit pattern for a ball grid array integrated circuit package

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