KR100216840B1 - 반도체 패키지용 인쇄회로기판 스트립 - Google Patents
반도체 패키지용 인쇄회로기판 스트립 Download PDFInfo
- Publication number
- KR100216840B1 KR100216840B1 KR1019960062305A KR19960062305A KR100216840B1 KR 100216840 B1 KR100216840 B1 KR 100216840B1 KR 1019960062305 A KR1019960062305 A KR 1019960062305A KR 19960062305 A KR19960062305 A KR 19960062305A KR 100216840 B1 KR100216840 B1 KR 100216840B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit board
- printed circuit
- strip
- board strip
- semiconductor package
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85439—Silver (Ag) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85444—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
본 발명은 반도체 패키지용 인쇄 회로 기판 스트립에 관한 것으로, 반도체칩 안착 영역과, 상기 반도체 칩 안착영역의 주변에 형성된 구리 박막과, 상기 구리 박막에 형성된 전도성 비아 홀과, 상기 전도성 비아 홀의 외측으로 형성된 사각형상의 봉지부와, 상기 봉지부의 외곽에 사각 형상의 싱귤레이션부로 구성된 인쇄회로 기판 유닛이 다수 연결되어서 이루어진 인쇄 회로 기판 스트립에 있어서, 상기 인쇄 회로 기판 스트립 내의 불량이 발생된 인쇄 회로 기판 유닛에는 통공이 형성된 특징으로 하여, 인쇄 회로 기판 스트립의 휨 현상, 인쇄 회로 기판 스트립 자체의 오염, 몰드 금형의 오염 등을 방지하고 불량 인쇄 회로 기판 스트립 중의 인쇄 회로 기판 유닛을 용이하게 확인하여 작업을 진행할 수 있는 반도체 패키지용 인쇄 기판 스트립.
Description
본 발명은 반도체 패키지용 인쇄 회로 기판 스트립에 관한 것으로, 보다 상세하게 설명하면 인쇄 회로 기판 스트립의 휨 현상, 인쇄 회로 기판 스트립 자체의 오염, 몰드 금형의 오염 등을 방지하고 불량 인쇄 회로 기판 스트립 중의 인쇄 회로 기판 유닛을 용이하게 확인하여 작업을 진행할 수 있는 반도체 패키지용 인쇄 회로 기판 스트립에 관한 것이다.
반도체 패키지용 인쇄 회로 기판 스트립은 주로 볼 그리드 어레이 반도체 패키지, 핀 그리드 어레이 반도체 패키지등의 주로 저면에 볼 또는 핀이 배열되어 입/출력 수단으로 이용되는 반도체 패키지의 한 구성 요소로서 이용되는 자제이다.
이러한 반도체 패키지용 인쇄 회로 기판 스트립의 제조 공정을 간단히 설명하면 주로 에폭시 수지, 경화제, 촉매, 용제를 균일하게 혼합하여 섭스트레이트를 만들고 유리 섬유 매트를 합침 시킨 다음에 일정한 온도로 건조시켜 경화 반응이 일부 진행되게 해서 섭스트레이트의 점착성을 증대시킨후에 일정한 크기로 절단해서 정력시키고 이어서 복잡한 배선 형태의 구리 박막과 함께 적절한 가열 가압하에서 압착시키고 마지막으로 상기 인쇄 회로 기판 스트립의 이상 유무 즉, 배선으로 이용되는 구리 박막의 쇼트, 외형상의 비정상적인 형태 등을 검사하고 불량인 것으로 확인 된 것은 흰색 잉크 등을 이용하여 표식함으로서 완성이 된다.
이때 상기 인쇄 회로 기판 스트립은 다수의 인쇄 회로 기판 유닛이 모인 스트립 단위로 취급 되기 때문에 어는 한 유닛에 불량이 발생되면 상기와 같이 마킹을 하여 그 불량을 알수 있도록 하고 반도체 패키지의 제조 공정 라인에는 상기 스트립 단위 그대로 투입되는 것이다.
제1도는 상기한 종래의 반도체 패키지용 인쇄 회로 기판 스트립을 나타낸 평면도로서 이의 구조를 간단히 설명하면 다음과 같다.
우선 인쇄 회로 기판 유닛(110)이 다수 연결되어 하나의 인쇄 회로 기판 스트립(100)을 구성하고 있으며, 상기 각각의 인쇄 회로 기판 유닛(110)은 다음과 같이 이루어져 있다.
중앙부에는 다수의 전도성 비아 홀(140)이 형성된 사각의 반도체 칩 안착 영역(120)이 형성되어 있고, 상기 반도체 칩 안착 영역(120)의 주변에는 방사상으로 그리고 고밀도로 구리 박막(130)( ; -배선 영역)이 형성되어 있으며, 상기 구리 박막(130)의 중간 지점에 형성된 전도성 비아 홀(140)과, 상기 인쇄 회로 가판 유닛(110)의 가장 자리에 형성된 로딩 홀 등을 포함하여 이루어져 있다.
여기서 상기 반도체 칩 안착 영역(120)근처의 구리 박막(130)에는 차후에 반도체 칩과의 와이어 본딩을 용이하게 하기 위해 금(Au) 또는 은(Ag)으로 도금된 도금 영역이 형성되어 있고, 상기한 인쇄 회로 기판 유닛(110)은 보통 48개가 연결되어 하나의 인쇄 회로 기판 스트립(100)을 이루고 있다. 또한 부호 230 은 반도체 패키지 제조 단계의 마지막 단계에서 각각의 반도체 패키지로 절단되어 싱귤레이션 될 영역인 싱귤레이션부(160)를 나타낸 것이다.
또한 도면에서 X로 표시된 인쇄 회로 기판 유닛(110)은 상술했다시피 불량이 발생된 것을 나타내기 위해 잉크로 표식한 것을 나타낸 것이고 이와 같이 불량이 발생된 인쇄 회로 기판 유닛(110)도 양호한 인쇄 회로 기판 유닛(110)과 함께 차후의 반도체 패키지 제조 공정에 투입된다.
이러한 구조의 인쇄 회로 기판 스트립(100)을 이용하여 종래에 반도체 패키지가 제조되는 과정을 간단히 설명하면 먼저 다수의 인쇄 회로 기판 유닛(110)로 이루어진 인쇄 회로 기판 스트립(100)에 반도체 칩이 에폭시 등의 접착제에 의해 반도체 칩 안착 영역(120)에 안착되는 반도체 칩 접착 공정과 상기 반도체 칩과 인쇄 회로 기판 유닛(110)에 형성된 구리 박막(130)을 전도성 금속 세선으로 본딩하는 와이어 본딩(Wire Bonding)공정과, 상기 반도체 칩과 전도성 금속 세선 등을 외부의 환경으로부터 보호하기 위해 몰드 금형에 상기 반도체 칩이 접착된 인쇄 회로 기판 스트립(100)을 넣고 에폭시 몰딩 컴파운드(Epoxy Molding Compound)또는 액상 봉지제(Glob Top)를 이용하여 봉지하는 몰딩(Molding)공정과 상기 자재에서 메인 보드로의 신호 입/출 단자인 솔더 볼(Solder Ball)또는 핀을 융착 시키는 융착 공정과 상기 인쇄 회로 기판 스트립(100)에서 각각의 반도체 패키지 유닛으로 절단하는 싱규레이션(Singulation)공정 등으로 이루어져 있다.
그러나 상기와 같이 불량 인쇄 회로 기판 유닛(110)에 잉크를 이용하여 불량표식을 함으로서 다음과 같은 몇가지 문제점이 발생하였다.
첫째, 인쇄 회로 기판 스트립(100) 제조가 끝나고 반도체 패키지를 제조하기 전까지는 상기 인쇄 회로 기판 스트립(100)은 각 인쇄 회로 기판 스트립(100)단위로 적재하여 진공 표장을 하게 되는데 이 경우 상기 불량 표식을 위해 사용된 잉크자체의 두께로 쌓여진 인쇄 회로 기판 스트립(100)에 틈이 발생하고 또 특정 인쇄 회로 기판 유닛(110)이 계속적인 불량을 갖기 때문에 진공 포장시 사용하는 진공압력으로 인해 인쇄 회로 기판 스트립(100)의 휨이 발생되고 실제 반도체 패키지를 제조하기 위하여 진공 포장을 개방시킨 후라고 이미 발생된 휨이 원래의 위치로 회복 되지 않기 때문에 변형된 인쇄 회로 기판 스트립(100) 사용시 많은 불량이 반도체 패키지의 제조 공정에서 발생된다.
둘째, 잉크로 표식된 불량의 인쇄 회로 기판 유닛(110)을 포함하는 인쇄 회로 기판 스트립(100)을 적재한 후 이동을 하게 되면 상기 인쇄 회로 기판 스트립(100)끼리 서로 부딪혀 문질러지기 때문에 잉크가 접촉되어 위에 쌓여 있는 인쇄 회로 기판 스트립(100)을 오염시켜 향후 불량을 유발시킨다.
셋째, 몰딩 공정시 작업 온도가 175℃정도의 고온과 1000Psi의 고압력이 인쇄 회로 기판 스트립(100)에 작용되기 때문에 잉크가 몰드 금형에 묻어 금형을 오염시켜서 다음 인쇄 회로 기판 스트립(100)의 작업시 다음 자제에도 금형에 묻은 잉크가 옮겨져 불량을 유발 시키는 원인이 된다.
넷째, 몰드 공정시 인쇄 회로 기판 스트립(100)에 묻은 잉크가 계속적으로 몰드 금형에 달라붙어 금형 표면을 오염시킨다.
다섯째, 잉크의 X표식이 충분히 크지 않을 경우 몰드 공정이 완료되어 인쇄 회로 기판 스트립(100)에 봉지 영역이 형성되었을 경우 불량이 반도체 패키지인지 양호한 반도체 패키지인지 구분 하기 힘들다.
여섯째, 잉크 부분에 몰드 금형의 클램핑이 되면 잉크 두께로 인해 틈이 발생함으로서 몰드 찌꺼기가 상기 인쇄 회로 기판 스트립(100)에 심하게 남게되어 반도체 패키지의 품질을 저하 시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 인쇄 회로 기판 스트립의 휨 현상, 인쇄 회로 기판 스트립 자체의 오염, 몰드 금형의 오염 등을 방지하고 불량 인쇄 회로 기판 스트립을 용이하게 인지하여 작업을 진행할 수 있는 반도체 패키지용 인쇄 회로 기판 스트립을 제공하는데 있다.
제1도는 종래의 반도체 패키지용 인쇄 회로 기판의 스트립을 나타낸 평면도이다.
제2(a)도 및 제2(b)도는 본 발명에 의한 반도체 패키지용 인쇄 회로 기판 스트립을 나타낸 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 인쇄 회로 기판 스트립 110 : 인쇄 회로 기판 유닛
120 : 반도체 칩 안착 영역 130 : 구리 박막
140 : 비아 홀 150 : 봉지부
160 : 싱귤레이션부 170 : 통공
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 인쇄 회로 기판 스트립은 중앙부의 반도체 칩 안착 영역과, 상기 반도체 칩 안착 영역의 주변에 방사상으로 회로 패턴이 형성된 구리 박막과, 상기 구리 박막에 형성된 전도성 비아 홀과, 상기 전도성 비아 홀의 외측으로 형성된 사각 형상의 봉지부와, 상기 봉지부의 외곽에 사각 형상의 싱귤레이션부로 구성된 인쇄 회로 기판 유닛이 다수 연결되어서 이루어진 인쇄 회로 기판 스트립에 있어서, 상기 인쇄 회로 기판 스트립내의 불량이 발생된 인쇄 회로 기판 유닛에는 그 불량을 쉽게 파악하기 위해 통공이 형성된 것을 그 특징으로 한다.
여기서, 상기 통공은 상기 봉지부와 싱귤레이션부 사이에 형성시키거나 또는 싱규레이션부 경계면에 형성시킴으로서 본 발명의 목적을 달성할 수도 있다.
이하, 본 발명의 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명에 의한 반도체 패키지용 인쇄 회로 기판 스트립을 용이하게 실시할 수 있을 정도로 첨부된 도면을 참조하여 본 발명의 가장 바람직한 실시예를 상세하게 설명하면 다음과 같다.
제2(a)도 및 제2(b)도는 본 발명에 의한 실시예로서 반도체 패키지용 인쇄 회로 기판 스트립을 나타낸 평면도이다.
도시한 바와 같이 본 발명에 의한 반도체 패키지용 인쇄 회로 기판 스트립(100)은 48개의 개별 인쇄 회로 기판 유닛(110)이 연결되어 하나의 인쇄 회로 기판 스트립(100)을 이루며 그 각각의 인쇄 회로 기판 유닛(110)의 구조는 다음과 같다.
중앙부에는 반도체 칩 안착 영역(120)이 형성되어 있으며, 상기 반도체 칩 안착 영역(120)의 주변으로는 방사상으로 세밀하게 구리 박막(130)로서 회로 패턴(배선 영역)이 형성되어 있다. 상기 반도체 칩 안착 영역(120)에는 반도체 칩에 그라운드 또는 파워 제공을 위해 다수의 전도성 비아 홀(140)이 형성되어 있으며 구리 박막(130)에도 반도체 칩으로부터의 시그널을 메인 보드에 전달시키기 위해 전도성 비아 홀(140)이 다수 형성되어 있다. 또한 상기 구리 박막(130)의 전도성 비아 홀(140)외측으로는 몰딩 컴파운드 또는 액상 봉지제로 봉지되어질 사각 형상의 봉지부(150)가 형성되어 있으며, 상기 봉지부(150) 외측으로는 차후에 낱개의 반도체 패키지로 잘려질 싱귤레이션부(160)가 형성되어 있다. 여기서 상기 봉지부(150)의 각 모서리에는 소정의 각도로 챔퍼(Chamfer)가 형성되어 있어 봉지후의 휨 현상등을 방지할수 있도록 되어 있다.
또한 상기 봉지부(150)의 외측으로는 제2(a)도에서 처럼 상기 인쇄 회로 기판 유닛(110)이 불량으로 판명될 경우 그 불량을 표식하기 위해 통공(170)이 형성되어 있으며, 제2(b)도에 도시된 바와 같이 상기 불량 표식을 봉지부(150)와 싱귤레이션부(160)사이에 형성시킬수도 있다. 또한 상기 싱귤레이션부(160)에 직접 통공(170)을 형성시켜 불량 표식을 하는 것도 가능하며, 상기 봉지부(150)의 챔퍼가 형성된 부분 외측에 통공(170)을 형성시키는 것도 가능하다.
한편, 상기 인쇄 회로 기판 스트립(100)에 형성된 통공(170)의 갯수, 형상 및 크기는 당업자에 의해 임의로 조정이 가능하여 그 위치도 봉지부(150) 경계면 외곽에서부터 싱귤레이션부(160)까지 임의의 영역에 형성하는 것이 가능하다. 그리고 상기 통공(170)을 봉지부(150)내측에 형성한다면 차후의 몰딩 공정에서 몰딩 컴파운드 또는 액상 봉지제에 의해 가려지기 때문에 상기와 같이 봉지부(150)경계면 외곽으로 형성하는 것이 가장 바람직하다.
여기서 상기 인쇄 회로 기판 스트립(100)에 형성된 통공(170)은 일반적인 드릴을 이용하거나 또는 펀치를 이용하여 인쇄 회로 기판 스트립(100)의 검사 단계후 간단히 실시 할수 있고, 잉크를 사용하는 종래 기술에서 처럼 굽는 공정이 필요 없어서 인쇄 회로 기판 스트립(100)의 휨 발생률 및 증가를 사전에 방지할수도 있는 것이다.
본 발명은 비록 이상에서와 같은 실시예들에 한하여만 설명하였지만, 여기에만 한정되지 않으며 본 발명의 범주와 사상에서 벗어남 없이 여러 가지의 변형과 수정이 이루어 질 수 있을 것이다.
따라서 본 발명은 첫째 인쇄 회로 기판 스트립의 제조가 끝나고 반도체 패키지를 제조하기 전까지는 상기 인쇄 회로 기판 스트립은 각 인쇄 회로 기판 스트립단위로 적재하여 진공 표장을 하게 되는 데 이 경우 상기 불량 표식을 위해 인쇄 회로 기판 스트립에 단순히 통공을 형성시킴으로서 쌓여진 인쇄 회로 기판 스트립사이에 틈이 발생하지 않아서 인쇄 회로 기판 스트립의 휨이 발생되지 않아 반도체 패키지 제조 공저에 많은 불량이 감소된다.
둘째, 상기와 같이 통공을 형성시킨 인쇄 회로 기판 스트립은 그 표면이 매끈하기 때문에 적재하여 이동하더라도 상,하의 인쇄 회로 기판 스트립끼리 서로 부딛혀 흠집을 내는 일이 없어 상품성을 향상시킨다.
셋째, 몰딩 공정시 종래에서처럼 잉크가 사용되지 않아 몰드 금형의 오염 유발을 크게 방지할수 있다.
넷째, 불량 표식 기능의 통공이 봉지부 경계면, 봉지부와 싱귤레이션부 사이, 싱귤레이션부 경계면에 형성됨으로서 반도체 패키지의 제조 공정중의 작업자가 용이하게 확인할 수 있다.
다섯째, 인쇄 회로 기판 스트립에 불량 표식을 위한 잉크를 사용하지 않고 통공을 형성함으로서 그 인쇄 회로 기판 스트립의 두께 차이가 제거되고 따라서 몰드 금형에 상기 인쇄 회로 기판의 클램핑이 완벽히 이루어져 몰드 찌꺼기가 상기 인쇄 회로 기판 스트립에 남지 않아 완성된 반도체 패키지의 품질이 향상되는 효과가 있다.
Claims (3)
- 중앙부의 반도체 칩 안착 영역과, 상기 반도체 칩 안착 영역의 주변에 방사상으로 회로 패턴이 형성된 구리 박막과, 상기 구리 박막에 형성된 전도성 비아 홀과, 상기 전도성 비아 홀의 외측으로 형성된 사각 형상의 봉지지부와, 상기 봉지부의 외곽에 사각 형상의 싱귤레이션부로 구성된 인쇄 회로 기판 유닛이 다수 연결되어서 이루어진 인쇄 회로 기판 스트립에 있어서, 상기 인쇄 회로 기판 스트립 내의 불량이 발생된 인쇄 회로 기판 유닛에 통공이 형성된 것을 특징으로 하는 반도체 패키지용 인쇄 회로 기판 스트립.
- 제1항에 있어서, 상기 통공은 상기 봉지부와 싱귤레이션부 사이에 형성된 것을 특징으로 하는 반도체 패키지용 인쇄 회로 기판 스트립.
- 제1항에 있어서, 상기 통공은 상기 싱귤레이션부의 경계면에 형성된 것을 특징으로 하는 반도체 패키지용 인쇄 회로 기판 스트립.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960062305A KR100216840B1 (ko) | 1996-12-06 | 1996-12-06 | 반도체 패키지용 인쇄회로기판 스트립 |
US08/882,687 US6021563A (en) | 1996-12-06 | 1997-06-25 | Marking Bad printed circuit boards for semiconductor packages |
JP9228831A JP2995264B2 (ja) | 1996-12-06 | 1997-08-11 | 半導体パッケージ用印刷回路基板ストリップ及びこの基板ストリップの不良印刷回路基板ユニット表示方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960062305A KR100216840B1 (ko) | 1996-12-06 | 1996-12-06 | 반도체 패키지용 인쇄회로기판 스트립 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980044243A KR19980044243A (ko) | 1998-09-05 |
KR100216840B1 true KR100216840B1 (ko) | 1999-09-01 |
Family
ID=19486131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960062305A KR100216840B1 (ko) | 1996-12-06 | 1996-12-06 | 반도체 패키지용 인쇄회로기판 스트립 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6021563A (ko) |
JP (1) | JP2995264B2 (ko) |
KR (1) | KR100216840B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100886716B1 (ko) | 2007-10-10 | 2009-03-04 | 주식회사 하이닉스반도체 | 스트립 기판 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7169643B1 (en) * | 1998-12-28 | 2007-01-30 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus |
KR100500008B1 (ko) * | 1999-01-25 | 2005-07-14 | 삼성전자주식회사 | 다이 본딩 설비 및 이를 이용한 다이 본딩 방법 |
US6369439B1 (en) * | 1999-08-04 | 2002-04-09 | Advanced Semiconductor Engineering Inc. | Strip of semiconductor package |
KR100400673B1 (ko) * | 1999-09-07 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 인쇄회로기판 |
JP2001338933A (ja) * | 2000-05-29 | 2001-12-07 | Citizen Watch Co Ltd | 半導体パッケージの製造方法 |
US6548764B1 (en) * | 2000-06-07 | 2003-04-15 | Micron Technology, Inc. | Semiconductor packages and methods for making the same |
US6543510B1 (en) | 2000-06-07 | 2003-04-08 | Micron Technology, Inc. | Apparatus and methods for coverlay removal and adhesive application |
GB2363252A (en) * | 2000-06-09 | 2001-12-12 | Cs2 Custom Silicon Configurati | Method of extraction of known ball grid array substrate rejects by applying magnetic material to defective sites |
KR100456817B1 (ko) * | 2000-06-13 | 2004-11-11 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 부재와 이것을 이용한 반도체패키지 제조방법 |
US6606793B1 (en) * | 2000-07-31 | 2003-08-19 | Motorola, Inc. | Printed circuit board comprising embedded capacitor and method of same |
KR100369907B1 (ko) * | 2001-02-12 | 2003-01-30 | 삼성전자 주식회사 | 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조 |
US6808866B2 (en) * | 2002-05-01 | 2004-10-26 | Mektec Corporation | Process for massively producing tape type flexible printed circuits |
KR20030087783A (ko) * | 2002-05-09 | 2003-11-15 | 엘지전자 주식회사 | 불량인쇄회로기판의 표시방법 및 불량인쇄회로기판을포함한 기판유니트의 패키징방법 |
JP2010206027A (ja) * | 2009-03-04 | 2010-09-16 | Renesas Electronics Corp | Tcp型半導体装置 |
CN111465312A (zh) * | 2020-04-14 | 2020-07-28 | 杭州洛微科技有限公司 | 基于周期性阵列排布的光电产品封装生产方法 |
US11729915B1 (en) * | 2022-03-22 | 2023-08-15 | Tactotek Oy | Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3611061A (en) * | 1971-07-07 | 1971-10-05 | Motorola Inc | Multiple lead integrated circuit device and frame member for the fabrication thereof |
US5008614A (en) * | 1988-10-11 | 1991-04-16 | Hewlett-Packard Company | TAB frame and process of testing same |
FR2673017A1 (fr) * | 1991-02-18 | 1992-08-21 | Schlumberger Ind Sa | Procede de fabrication d'un module electronique pour carte a memoire et module electronique ainsi obtenu. |
US5355018A (en) * | 1992-06-26 | 1994-10-11 | Fierkens Richard H J | Stress-free semiconductor leadframe |
KR0145768B1 (ko) * | 1994-08-16 | 1998-08-01 | 김광호 | 리드 프레임과 그를 이용한 반도체 패키지 제조방법 |
US5661086A (en) * | 1995-03-28 | 1997-08-26 | Mitsui High-Tec, Inc. | Process for manufacturing a plurality of strip lead frame semiconductor devices |
-
1996
- 1996-12-06 KR KR1019960062305A patent/KR100216840B1/ko not_active IP Right Cessation
-
1997
- 1997-06-25 US US08/882,687 patent/US6021563A/en not_active Expired - Lifetime
- 1997-08-11 JP JP9228831A patent/JP2995264B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100886716B1 (ko) | 2007-10-10 | 2009-03-04 | 주식회사 하이닉스반도체 | 스트립 기판 |
Also Published As
Publication number | Publication date |
---|---|
KR19980044243A (ko) | 1998-09-05 |
US6021563A (en) | 2000-02-08 |
JP2995264B2 (ja) | 1999-12-27 |
JPH10233468A (ja) | 1998-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100216840B1 (ko) | 반도체 패키지용 인쇄회로기판 스트립 | |
US6555400B2 (en) | Method for substrate mapping | |
JP3827497B2 (ja) | 半導体装置の製造方法 | |
US6872597B2 (en) | Method of manufacturing a semiconductor device and a semiconductor device | |
US6389689B2 (en) | Method of fabricating semiconductor package | |
KR20000010587A (ko) | 그리드 어레이 어셈블리 및 그의 제조 방법 | |
US20050248011A1 (en) | Flip chip semiconductor package for testing bump and method of fabricating the same | |
KR19980042617A (ko) | 웨이퍼 레벨 패키징 | |
JP3686287B2 (ja) | 半導体装置の製造方法 | |
EP0923120A1 (en) | Method for manufacturing semiconductor device | |
JP2001044324A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
US20020045294A1 (en) | A method for creating printed circuit board substrates having solder mask-free edges | |
JPH05267555A (ja) | 半導体装置およびその製造方法並びにそれに使用されるリードフレームおよびその製造方法 | |
US20080164619A1 (en) | Semiconductor chip package and method of manufacturing the same | |
JPH09321088A (ja) | 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器 | |
JP3854814B2 (ja) | 半導体装置の製造方法 | |
JP2004214430A (ja) | 回路基板、これを使用して製造した成形品、及び成形品製造方法 | |
KR100378093B1 (ko) | 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법 | |
KR100379087B1 (ko) | 반도체패키지제조방법 | |
KR100377468B1 (ko) | 볼 그리드 어레이 반도체 패키지의 와이어 본딩용 클램프및 이를 이용한 와이어 본딩 검사 방법 | |
KR20070120376A (ko) | 칩 스케일 패키지 제조 방법 | |
JP2006303517A (ja) | 半導体装置の製造方法 | |
JP2003338589A (ja) | Bgaパッケージ及びその製造方法 | |
KR200215112Y1 (ko) | 반도체제조장비용가이드레일구조 | |
KR19990059027A (ko) | 칩어레이볼그리드어레이반도체패키지의 구조 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120604 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20130603 Year of fee payment: 15 |
|
LAPS | Lapse due to unpaid annual fee |