KR100379087B1 - 반도체패키지제조방법 - Google Patents

반도체패키지제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지 제조방법에 관한 것으로, 반도체칩의 크기와 동일한 크기로 반도체 패키지를 형성함은 물론, 고다핀을 실현하면서 경박단소화 한 것으로써, 반도체 패키지의 모든 제조 공정을 웨이퍼상에서 행한 후에 낱개의 반도체칩으로 분리함으로써, 제조공정을 간단하고, 고가의 반도체칩이 불량으로 발생되는 것을 방지하며, 단가를 절감시키고, 신뢰성을 향상시킬 수 있는 반도체 패키지이다.

Description

반도체 패키지 제조방법
본 발명은 반도체 패키지 제조방법에 관한 것이다.
일반적으로 전자 제품, 통신 기기, 컴퓨터 등 반도체 패키지가 실장되는 전자 제품들이 소형화되어 가고 있는 추세에 따라 반도체 패키지의 크기를 기능의 저하없이 소형화시키고, 고다핀을 구현하면서 경박단소화 하고자 하는 새로운 형태의반도체 패키지(예를 들면, 반도체칩의 크기와 동일한 크기로 형성되는 칩 사이즈 패키지)가 개발되어 있다.
이러한 반도체 패키지의 일 예로써, 반도체칩의 크기와 동일한 크기로 형성되는 "반도체 패키지의 구조 및 제조방법"이 본 출원인에 의해 대한민국 특허출원 출원번호 제96-22901호(출원일자 ; 1996. 6. 21)로 개시된 바 있다.
상기한 반도체 패키지의 제조방법을 간단하게 설명하면, 다수의 반도체칩이 형성되어 있는 웨이퍼상에 회로패턴이 형성되어 있는 써킷테이프를 접착시킨 채, 웨이퍼상에서 와이어본딩, 인캡슐레이션 및 솔더볼 융착을 마친 후, 마지막 단계에서 상기한 웨이퍼를 각각의 반도체 패키지로 절단하여 독립된 반도체 패키지를 완성한다.
본 발명은 이러한 반도체 패키지를 개량한 것이다.
본 발명의 목적은, 반도체칩의 크기와 동일한 크기로 반도체 패키지를 형성함은 물론, 고다핀을 실현하면서 경박단소화 한 것으로써, 반도체 패키지의 모든 제조 공정을 웨이퍼상에서 진행한 후에 낱개의 반도체 패키지로 분리함으로써, 제조공정이 간단하고, 고가의 반도체칩이 불량으로 발생되는 것을 방지할 수 있으며, 단가를 절감시키고, 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공함에 있다.
도 1은 본 발명에 따른 반도체 패키지의 일부를 절단한 상태의 사시도
도 2는 본 발명에 따른 반도체 패키지의 구조를 나타낸 단면도
도 3은 본 발명에 따른 써킷테이프의 일 예를 나타낸 평면도
도 4는 본 발명에 따른 써킷테이프의 유니트를 나타낸 확대 평면도
도 5a와 도 5b는 본 발명에 따른 써킷테이프를 나타낸 단면도
도 6은 도 3의 "A"부를 확대한 것으로, 본 발명의 써킷테이프에 그라운드/파워 핑거가 형성된 상태의 일 예를 나타낸 평면도
도 7a와 도 7b은 본 발명에 따른 써킷테이프에 액상봉지재의 누출을 방지한 위한 댐이 형성된 상태를 나타낸 단면도
도 8은 본 발명에 따른 써킷테이프의 개방부에 액상봉지재가 채워진 상태를 나타낸 평면도
도 9a와 도 9b는 본 발명에 따른 솔더볼 랜드에 형성된 플럭스 제거수단의 실시예를 나타낸 도면
도 10a와 도 10b는 본 발명에 따른 솔더볼 랜드에 형성된 플럭스 제거수단의 다른 실시예를 나타낸 도면
도 11a와 도 11b는 본 발명에 따른 솔더볼 랜드에 형성된 플럭스 제거수단의또 다른 실시예를 나타낸 도면
도 12은 본 발명에 따른 써킷테이프에 십자형의 스트리드 라인 인확인부가 형성된 상태를 나타낸 평면도
도 13a 내지 도 13c는 본 발명에 따른 솔더볼 융착방법을 나타낸 도면
도 14는 본 발명에 따른 반도체 패키지의 제조방법을 나타낸 블럭도
도 15a 내지 도 15d는 본 발명에 따른 웨이퍼 맵핑공정이 추가된 반도체 패키지의 제조방법을 나타낸 블럭도
도 16a 내지 도 16c는 본 발명에 따른 웨이퍼와 써킷테이프의 부착단계를 나타낸 블럭도
도 17a와 도 17b는 본 발명에 따른 마킹단계를 나타낸 블럭도
도 18은 본 발명에 따른 액상봉지재 경화단계를 나타낸 블럭도
도 19는 본 발명에 따른 반도체 패키지를 포장하는 단계가 추가된 상태의 반도체 패키지의 제조방법을 나타낸 블럭도
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명에 따른 반도체 패키지의 제조공정은, 먼저 반도체칩(21)의 원자재로서 각각의 반도체칩(21)에는 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(21')가 각각의 반도체칩(21)에 형성되어 있는 웨이퍼(20)를 제공하는 단계와, 상기한 웨이퍼(20)상에 형성된 각각의 반도체칩(21)과 대응하는 유니트(10')가 형성되고, 상기 각 유니트(10')에는 회로패턴(11)이 형성되어 있으며, 이 회로패턴(11)의 상면에는 개방부(14), 본드핑거(15), 솔더볼 랜드(16)가 구비된 비전도성 필름이 형성되어 있는 써킷테이프(10)를 제공하는 단계와, 상기한 웨이퍼(20)의 각 반도체칩(21)에 형성된 본드패드(21')의 영역이 상기 비전도성 필름의 개방부(14)를 통해 외부로 노출되도록 상기한 웨이퍼(20)와 상기한 써킷테이프(10)를 일레스토마 테이프(30)로 부착하는 단계와, 상기한 일레스토마 테이프(30)에 의해 부착된 웨이퍼(20)와 써킷테이프(10)를 고열의 가압프레스로 가압하여 열압착시키는 단계와, 상기한 웨이퍼(20)의 각 반도체칩(21)에 형성된 본드패드(21')와 상기한 써킷테이프(10)의 개방부(14) 외측으로 형성된 본드핑거(15)를 와이어(50)로 연결하는 단계와, 상기한 와이어(50)가 연결된 써킷테이프(10)의 개방부(14)를 외부의 산화 및 부식으로부터 보호하기 위하여 액상봉지재(60)로 인캡슐레이션 하는 단계와, 상기한 액상봉지재(60)를 150℃ 이상의 고온에서 경화시키는 단계와, 상기한 써킷테이프(10)의 솔더볼 랜드(16)에 플럭스를 도포하고, 그 위에 솔더볼(40)을 안착시켜서 상기한 솔더볼(40)을 회로패턴(11)에 융착시키는 단계와, 상기한 솔더볼(40)을 융착시키는 단계에서 써킷테이프(10)에 잔존하는 플럭스를 제거하는 클리닝 단계와, 상기한 써킷테이프(10)가 부착된 웨이퍼(20)의 뒷면에 보조테이프를 부착하는 단계와, 상기한 보조테이프가 부착된 웨이퍼(20)상의 스트리트 라인(22 ; Street Line)을 따라 반도체 패키지(100)를 절단하는 단계와, 상기한 절단된 반도체 패키지(100)를 픽업하여 트레이로 이송시키는 단계와, 상기한 트레이로 이송된 반도체 패키지(100)를 포장하는 단계를 포함하여 이루어진다.
상기에 있어서, 웨이퍼(20)를 제공하는 단계 후에는, 상기한 웨이퍼(20)상에 형성된 반도체칩(21) 중에서 불량의 반도체칩(21)에 표시된 불량표시를 카메라로 인식하여 맵파일(Map File)을 제공하는 단계를 포함한다. 여기서, 상기한 맵파일은 웨이퍼(20)상의 반도체칩(21) 중에서 불량의 반도체칩(21)과 양호한 반도체칩(21)의 위치가 저장되어 있는 웨이퍼(20)맵파일을 직접 제공받을 수 있다.
이와 같이 제공된 맵파일을 이용하여 상기한 웨이퍼(20)에 표시된 불량의 반도체칩(21)에 대응하여 부착될 부분의 써킷테이프(10)에 불량표시를 하는 단계를 포함한다. 여기서, 상기한 써킷테이프(10)에 불량을 표시하는 단계는, 상기한 웨이퍼(20)와 써킷테이프(10)가 부착된 상태에서 표시할 수 있다.
이때, 상기한 써킷테이프(10)의 불량표시는, 펀치나 레이저를 이용하여 써킷테이프(10)에 구멍을 뚫거나, 또는 잉크를 이용하여 써킷테이프(10)에 도팅하는 방법 중에서 선택하여서 써킷테이프(10)에 불량을 표시한다. 그리고, 상기한 써킷테이프(10)에 불량을 표시하는 위치는, 후 공정에서의 써킷테이프(10)를 인식할 수 있는 기준점에 표시한다.
또한, 상기한 맵파일을 이용하여 웨이퍼(20)의 뒷면에 마킹을 할 수 있는데, 이때에는 상기한 맵파일을 이용하여 웨이퍼(20)상의 양호한 반도체칩(21)의 뒷면에는 마킹을 하고, 불량의 반도체칩(21)의 뒷면에는 불량의 표시를 각각 구분지어서 마킹함으로써, 후공정에서 반도체 패키지(100)를 픽업시 불량의 반도체칩(21)이 패키지화 된 것은 픽업하지 않아도 되는 이점이 있다. 또한, 이와 같이 상기한 웨이퍼(20) 상태에서 맵파일을 제공하고, 상기 제공된 맵파일에 의해 후공정을 진행함으로써, 제조공정의 간소화를 꾀할 수 있다.
상기한 웨이퍼(20)와 써킷테이프(10)를 부착시키는 단계의 일 실시예로써는, 상기한 써킷테이프(10)의 각 유니트(10')를 양호유니트(10')와 불량유니트(10')로 검사하는 단계와, 상기한 써킷테이프(10)의 불량유니트(10')를 커팅하여 제거하는 단계와, 상기한 써킷테이프(10)의 불량유니트(10')가 제거된 부분에 해당하는 양호유니트(10')를 별도의 써킷테이프(10)에서 커팅하는 단계와, 상기한 불량유니트(10')가 제거된 써킷테이프(10)를 웨이퍼(20)에 접착시키는 단계와, 상기한 웨이퍼(20)에 접착된 써킷테이프(10)에 불량유니트(10')에 해당하는 빈 공간에 별도의 써킷테이프(10)에서 커팅한 양호유니트(10')를 접착시키는 단계를 포함하여 이루어진다.
상기한 웨이퍼(20)와 써킷테이프(10)를 부착시키는 단계의 다른 실시예로써는, 상기한 써킷테이프(10)의 각 유니트(10')를 양호유니트(10')와 불량유니트(10')로 검사하는 단계와, 상기한 써킷테이프(10)에서 양호유니트(10') 만을 선택적으로 커팅하는 단계와, 상기한 써킷테이프(10)에서 커팅된 양호유니트(10')를 상기한 웨이퍼(20)에 형성된 다수의 반도체칩(21)에 대응하도록 접착시키는 단계와, 상기한 써킷테이프(10)에서 커팅된 양호유니트(10')를 상기한웨이퍼(20)에 형성된 다수의 반도체칩(21)에 접착시키는 단계를 반복 수행하여 상기한 웨이퍼(20)상에 형성된 다수의 반도체칩(21) 전체에 접착시키는 단계를 포함하여 이루어진다.
상기한 웨이퍼(20)와 써킷테이프(10)를 부착시키는 단계의 또 다른 실시예로써는, 상기한 써킷테이프(10)의 각 유니트(10')를 양호유니트(10')와 불량유니트(10')로 검사하는 단계와, 상기한 써킷테이프(10)에서 양호유니트(10') 만을 적어도 하나 이상의 그룹으로 커팅하는 단계와, 상기한 써킷테이프(10)에서 적어도 하나 이상의 그룹으로 커팅된 양호유니트(10')를 상기한 웨이퍼(20)에 형성된 다수의 반도체칩(21)에 접착시키는 단계와, 상기한 써킷테이프(10)에서 적어도 하나 이상의 그룹으로 커팅된 양호유니트(10')를 상기한 웨이퍼(20)에 형성된 다수의 반도체칩(21)에 접착시키는 단계를 반복 수행하여 상기한 웨이퍼(20)상에 형성된 다수의 반도체칩(21) 전체에 접착시키는 단계를 포함하여 이루어진다.
여기서, 상기한 써킷테이프(10)의 불량유니트(10') 또는 양호유니트(10')의 커팅하기 위한 방법으로써, 펀치 또는 레이저를 이용하여 커팅할 수 있다.
이와 같이 써킷테이프(10)에 형성된 각 유니트(10')를 양호유니트(10')와 불량유니트(10')로 검사하여 불량유니트(10')는 버리고, 양호유니트(10') 만을 이용하여 후공정을 진행함으로서, 써킷테이프(10)의 불량유니트(10')로 인한 고가의 반도체칩(21)이 불량으로 처리되는 것을 방지할 수 있다.
또한, 상기한 웨이퍼(20)와 써킷테이프(10)의 부착단계는, 접착성물질이 형성되고, 이 접착성물질을 보호하도록 상하면에 각각 상,하부필름이 부착되어 있는일레스토마 테이프(30)를 제공하는 단계와, 상기한 일레스토마 테이프(30)의 상부필름을 제거하여 접착성물질을 노출시키고, 이 노출된 접착성물질에 상기한 써킷테이프(10)의 제2 비전도성 필름(13)측에 압착시켜 접착하는 단계와, 상기한 써킷테이프(10)에 상기한 웨이퍼(20)상에 형성되어 있는 반도체칩(21)의 입출력패드를 와이어(50)로 본딩할 수 있도록 하기 위하여 와이어(50)본딩 영역(개방부)을 커팅하는 단계와, 상기한 와이어(50)본딩영역을 커팅한 써킷테이프(10)에 부착되어 있는 일레스토마 테이프(30)의 하부필름을 제거하여 접착성물질을 노출시키고, 이 노출된 접착성물질에 상기한 웨이퍼(20)를 정확한 기준 위치에 정렬시켜 접착하는 단계와, 상기한 써킷테이프(10)와 상기한 웨이퍼(20)가 접착된 상태에서 이를 가압 가열하여 상기한 써킷테이프(10)와 상기한 웨이퍼(20)가 완전히 밀착되도록 하는 단계에 의해 접착된다.
이와 같이 일레스토마 테이프(30)를 이용하여 열압착에 의해 상기한 웨이퍼(20)와 상기한 써킷테이프(10)를 부착시킴으로써, 상기한 웨이퍼(20)와 써킷테이프(10)는 완전하게 밀착된 상태로 부착됨으로써, 이들이 서로 떨어지는 것을 방지할 수 있다.
상기한 써킷테이프(10)의 제공단계는, 제1 비전도성 필름(12)과 제2 비전도성 필름(13)으로 이루어지고, 그 사이에는 도전체의 회로패턴(11)이 형성되며, 상기한 반도체칩(21)의 본드패드(21')가 위치되는 영역에는 개방부(14)가 형성되고, 이 개방부(14)의 외측으로는 본드핑거(15)가 형성되며, 상기한 제1 비전도성 필름(12)에는 솔더볼(40)이 상기한 회로패턴(11)에 융착될 수 있도록 솔더볼랜드(16)가 형성되어 있는 써킷테이프(10)를 제공한다.
또한, 상기한 써킷테이프(10)는, 제1 비전도성 필름(12)으로 이루어지고, 그 하부에는 도전체의 회로패턴(11)이 형성되며, 상기한 반도체칩(21)의 본드패드(21')가 위치되는 영역에는 개방부(14)가 형성되고, 이 개방부(14)의 외측으로는 본드핑거(15)가 형성되며, 상기한 제1 비전도성 필름(12)에는 솔더볼(40)이 상기한 회로패턴(11)에 융착될 수 있도록 솔더볼 랜드(16)가 형성되어 있는 써킷테이프(10)를 제공할 수 있다.
상기한 써킷테이프(10)를 제공하는 단계에서, 상기한 써킷테이프(10)에는 도 6에 도시된 바와 같이 복수개의 본드핑거(15) 중 임의의 본드핑거(15)를 선단으로 연장시켜 상기한 복수개의 본드핑거(15) 선단에 횡으로 위치되도록 그라운드/파워 핑거(15')를 형성하고, 이 그라운드/파워 핑거(15')에 와이어(50)를 연결하는 단계에서 반도체칩(21)의 그라운드/파워 신호를 연결한다.
따라서, 상기한 반도체칩(21)의 모든 그라운드나 파워 신호를 하나로 묶어서 외부로 인출할 수 있음으로써, 반도체 패키지(100)의 처리속도를 높일 수 있다.
상기한 써킷테이프(10)를 제공하는 단계에서, 상기한 써킷테이프(10)에는 도 7a와 도 7b에 도시된 바와 같이 상기한 써킷테이프(10)는 개방부(14)의 외측으로 위치하는 제1 비전도성 필름(12)의 상부에 댐(17)을 형성하고, 이 댐(17)에 의해 인캡슐레이션 단계에서 액상봉지재(60)가 흘러 넘치는 것을 방지할 수 있다.
이러한 댐(17)은 도 7b에 도시된 바와 같이 제1 댐(17')을 형성하고, 그 외측으로 제2 댐(17")을 형성하여 상기한 인캡슐레이션 공정에서 액상봉지재(60)가누출되는 것을 이중으로 방지할 수 있다. 또한, 상기한 댐(17)은 제1 비전도성 필름(12) 위에 별도의 비전도성 필름을 접착하여 형성한다.
따라서, 상기한 댐(17)에 의해 액상봉지재(60)의 누출을 완전히 방지할 수 있음으로써, 액상봉지재(60)로 인캡슐레이션 하는 단계에서의 반도체 패키지(100) 최소화할 수 있다.
상기한 써킷테이프(10)를 제공하는 단계에서, 상기한 써킷테이프(10)에는 도 8에 도시된 바와 같이 상기한 써킷테이프(10)는 유니트(10')와 유니트(10')가 절단되는 위치의 라인, 즉 웨이퍼상의 스트리트 라인(18)에는 개방부(14)가 위치되지 않도록 하여 인캡슐레이션 되는 액상봉지재(60)가 상기한 스트리트 라인(18)의 위치에는 인캡슐레이션 되지 않도록 한다.
이와 같이 써킷테이프가 절단되는 위치의 라인에는 액상봉지재(60)가 채워지지 않도록 함으로써, 웨이퍼(20)를 절단하여 낱개의 반도체 패키지(100)로 절단시에 동일한 재질만이 절단되도록 함으로서, 절단에 따른 불량을 방지할 수 있다.
즉, 상기한 인캡슐레이션 된 웨이퍼(20)를 절단시에는 일정한 힘이 가해지는데, 이때 절단되는 재질이 서로 다르게 되면, 불량이 발생이 발생된다. 따라서, 상기한 웨이퍼(20)의 재질과 상기한 인캡슐레이션의 재질이 서로 다르므로, 하나의 재질만을 절단할 수 있도록 한 것이다.
상기한 써킷테이프(10)를 제공하는 단계에서, 상기한 써킷테이프(10)에는 도 9a와 도 9b에 도시된 바와 같이 상기한 써킷테이프(10)에 형성된 솔더볼 랜드(16)의 외주에는 플럭스가 외부로 용이하게 빠져나감으로써 솔더볼이 솔더볼 랜드(16)에 용이하게 융착됨과 동시에 그 결합력이 증가되도록 플럭스 제거수단(16')을 더 형성하여 솔더볼 융착단계에서 상기한 플럭스 제거수단(16')에 의해 솔더볼 랜드(16)에 도포된 플럭스가 제거되도록 한다.
여기서, 상기한 플럭스 제거수단은, 솔더볼 랜드(16)의 외주에 복수개의 요홈이나, 2중으로 단자치는 복수개의 요홈 또는 외측으로 직경이 커지는 테이퍼가 형성된 것 중에서 선택되어서 형성되어 질 수 있다.
이와 같이 솔더볼 랜드(16)에 홈(16')을 형성하여 플럭스가 제거되도록 하는 것은, 기존에는 솔더볼 랜드(16)에 융착되는 솔더볼(40)의 크기 때문에 솔더볼(40)의 자중에 의해 상기한 솔더볼 랜드(16)에 정확하게 융착될 수 있었으나, 본 발명의 반도체 패키지(100)에서는 솔더볼(40)의 크기가 매우 작음으로써, 플럭스가 제거될 때 이러한 솔더볼(40)이 제대로 융착되지 못하고 이탈되어 불량으로 처리됨으로서, 이를 방지하기 위한 것이다.
상기한 써킷테이프(10)를 제공하는 단계에서, 상기한 써킷테이프(10)에는 도 10에 도시된 바와 같이 상기한 써킷테이프(10)에는 상기한 웨이퍼(20)상의 스트리트 라인(18)에 일치되도록 써킷테이프(10)의 유니트(10')와 유니트(10') 사이에 십자형의 스트리드 라인 확인부(19)를 형성하여 이 스트리트 라인 확인부(19)를 통해 웨이퍼(20)상의 스트리트 라인(18)을 보이도록 함으로서, 상기한 스트리트 라인 확인부(19)를 따라 반도체 패키지(100)를 절단한다.
즉, 웨이퍼(20)상에 써킷테이프(10)를 부착하고 나면, 상기한 웨이퍼(20)상의 스트리트 라인(18)은 보이지 않게 되므로, 절단시 불량이 발생되었던 바, 본 발명에서는 상기한 스트리트 라인 확인부(19)를 통하여 웨이퍼(20)상의 스트리트 라인(18)을 확인할 수 있어 용이한 절단작업이 이루어진다.
상기한 와이어로 연결하는 단계는, 상기한 웨이퍼 상에서 직접 와이어본딩을 하기 위하여 상기한 웨이퍼를 로딩하고, 로딩된 웨이퍼를 고정한 상태에서 웨이퍼상의 모든 반도체칩에 와이어본딩을 한 다음에 상기한 웨이퍼를 언로딩시키는 방법으로 와이어를 연결한다.
상기한 액상봉지재(60)를 경화시키는 단계의 실시예로써는, 내부를 진공상태로 함과 동시에 열을 가할 수 있는 배큠챔버에 인캡슐레이션 된 자재를 삽입하면, 상기한 배큠챔버의 내부는 먼저 진공상태로 되면서 액상봉지재(60) 내부의 보이드를 제거하고, 보이드가 제거되면, 내부의 진공상태가 해제함과 동시에, 다시 내부에 열을 가하여 상기한 액상봉지재(60)를 경화시킨다.
상기한 액상봉지재(60)를 경화시키는 단계의 다른 실시예로써는, 내부를 진공상태로 함과 동시에 열을 가할 수 있는 배큠챔버에 인캡슐레이션 된 자래를 삽입하면, 상기한 배큠챔버의 내부는 진공상태로 됨과 동시에 열을 가하여 보이드를 제거하면서 액상봉지재(60)를 경화시킨다.
이와 같이 액상봉지재(60)로 인캡슐레이션 할 때에는 상기한 액상봉지재(60)가 채워지면서 그 내부에는 보이드가 발생되는데, 이러한 보이드를 제거하기 위해서 기존에는 진공상태를 유지할 수 있는 챔버가 별도로 필요하였던 문제점이 있었다.
따라서, 본 발명에서는 내부에서 진공 상태를 유지하면서, 고온의 열을 함께가할 수 있는 배큠챔버를 제공함으로써, 장비의 간소화를 꾀할 수 있음은 물론, 제조공정 또한 단축시킬 수 있다.
상기한 솔더볼(40)을 융착시키는 단계의 실시예로써는, 상기한 웨이퍼(20)의 크기와 동일한 크기의 솔더볼 융착용 툴을 제작하고, 이 융착용 툴을 이용하여 상기한 웨이퍼(20)상에 형성된 다수의 반도체칩(21) 전체를 한번에 융착한다.
상기한 솔더볼(40)을 융착시키는 단계의 다른 실시예로써는, 도 11a에 도시된 바와 같이 상기한 웨이퍼(20)상에 형성된 다수의 반도체칩(21) 중에서 적어도 하나 이상의 그룹(20a)에 해당하는 크기로 솔더볼 융착용 툴을 제작하고, 이 융착용 툴을 이용하여 상기한 웨이퍼(20)상에 형성된 다수의 반도체칩(21)을 적어도 하나 이상의 그룹(20a)으로 순차적으로 솔더볼(40)을 융착하여 웨이퍼(20)상에 형성된 다수의 반도체칩(21) 전체를 융착한다.
상기한 솔더볼(40)을 융착시키는 단계의 또 다른 실시예로써는, 도 11b에 도시된 바와 같이 웨이퍼(20)상에 형성된 다수의 반도체칩(21) 중에서 갯수가 가장 많은 줄에 해당하는 갯수 만큼 솔더볼 융착용 툴(70)을 제작하고, 이 융착용 툴(70)을 이용하여 상기한 웨이퍼(20)상에 형성된 반도체칩(21)의 최상단 부터 한 줄씩 순차적으로 융착하여 웨이퍼(20)상에 형성된 반도체칩(21) 전체를 융착한다.
여기서, 상기한 융착용 툴(70)은 도 11c에 도시된 바와 같이 각각 디바이스(71)가 콘트롤러에 의해 개별적으로 작동되도록 독립적으로 구성하여 웨이퍼(20)상에 형성된 반도체칩(21)의 한 줄에 반도체칩(21)의 갯수가 적을 경우에는 불필요한 융착용 툴(70)은 작동되지 않고, 융착이 필요한 디바이스(71)만 작동되어솔더볼(40)을 융착한다. 또한, 상기한 디바이스(71)의 저면으로는 솔더볼(40)을 흡착 고정할 수 있는 니들핀(71)이 복수개 설치되어 있다.
상기한 웨이퍼(20)상에서 절단된 낱개의 반도체 패키지(100)를 트레이에 안착시키는 단계의 일 실시예는, 상기한 웨이퍼(20)상의 양호한 반도체칩(21)과, 상기한 써킷테이프(10)의 양호유니트(10')가 패키지화 된 자재 만을 선택적으로 픽업하는 단계와, 상기한 픽업된 반도체 패키지(100)를 인스펙션(Inspection)하는 단계와, 상기한 픽업된 반도체 패키지(100)를 180°회전시킨 상태에서 마킹을 실시하는 단계와, 상기한 인스펙션 한 자재 중에서 제품으로 포장 가능한 반도체 패키지(100)와 리워크(Rework ; 반도체 패키지의 제조공정을 다시 실시하여야 될 반도체 패키지)가 필요한 반도체 패키지(100)를 구분하여 서로 다른 트레이에 각각 안착시키는 단계를 포함한다.
상기한 웨이퍼(20)상에서 절단된 낱개의 반도체 패키지(100)를 트레이에 안착시키는 단계의 다른 실시예는, 상기한 웨이퍼(20)상의 양호한 반도체칩(21)과, 상기한 써킷테이프(10)의 양호유니트(10')가 패키지화 된 자재 만을 선택적으로 픽업하는 단계와, 상기한 픽업된 반도체 패키지(100)를 인스펙션(Inspection)하는 단계와, 상기한 인스펙션 한 자재 중에서 제품으로 포장 가능한 반도체 패키지(100)와 리워크(Rework)가 필요한 반도체 패키지(100)를 구분하여 서로 다른 트레이에 각각 안착시키는 단계와, 상기한 트레이에 반도체 패키지(100)를 안착시킨 후, 트레이에 안착된 모든 반도체 패키지(100)를 동시에 마킹하는 단계를 포함한다.
상기한 웨이퍼(20) 상에서 낱개의 반도체 패키지(100)로 절단된 반도체 패키지(100)를 테스트하는 단계를 포함한다. 이때, 상기한 테스트는 상기한 웨이퍼(20)상의 반도체 패키지(100)를 낱개로 절단하기 전 단계에서 이루어질 수 있다.
이와 같이 테스트를 웨이퍼(20) 상태에서 하게 되면 웨이퍼(20) 상에 있는 각 반도체 패키지(100)를 모두 테스트할 수 있어 한번에 테스트가 가능함으로써, 제조공정을 간소화할 수 있음은 물론, 가격을 절감시킬 수 있다.
즉, 반도체 패키지(100)의 제조 단계에서 가장 비중을 많이 차지하고 있는 단계가 테스트 단계라 할 수 있는데, 낱개의 반도체 패키지(100)를 테스트하게 되면, 상기한 낱개의 반도체 패키지(100)를 이송시키는 도중에소 불량이 발생될 수 있는 우려가 있었던 바, 본 발명은 이러한 불량을 완전하게 해소할 수 있다.
상기와 같은 단계를 거쳐 완성된 반도체 패키지(100)의 구조는, 도 1과 도 2에 도시된 바와 같이 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(21')가 형성된 반도체칩(21)과, 상기한 반도체칩(21)의 상면에 일레스토마 테이프(30)로 부착되며, 제1 비전도성 필름(12)과 제2 비전도성 필름(13)으로 이루어지고, 그 사이에는 도전체의 회로패턴(11)이 형성되며, 상기한 반도체칩(21)의 본드패드(21')가 위치되는 영역에는 개방부(14)가 형성되고, 이 개방부(14)의 외측으로는 본드핑거(15)가 형성되며, 상기한 제1 비전도성 필름(12)에는 솔더볼(40)이 상기한 회로패턴(11)에 융착될 수 있도록 솔더볼 랜드(16)가 형성되어 있는 써킷테이프(10)와, 상기한 반도체칩(21)의 신호를 상기한 써킷테이프(10)의 회로패턴(11)에 신호를 전달하기 위하여 반도체칩(21)의 본드패드(21')와 써킷테이프(10)의 본드핑거(15)를 열결하는 와이어(50)와, 상기한 와이어(50)가 본딩된 영역을 외부의 산화 및 부식으로부터 보호하기 위하여 감싸진 액상봉지재(60)와, 상기 와이어(50)에 의해 전달된 반도체칩(21)의 신호를 외부로 인출하기 위하여 상기한 써킷테이프(10)의 솔더볼 랜드(16)에 융착되어 있는 솔더볼(40)로 이루어진다.
따라서, 이와 같은 반도체 패키지(100)는 고다핀을 실현하면서 경박단소화 한 것으로서, 반도체칩(21)의 크기와 동일한 크기로 반도체 패키지(100)가 형성된다. 또한, 본 발명에서의 반도체 패키지 제조방법은, 반도체 패키지의 모든 제조 공정이 웨이퍼(20)상에서 이루어진 후에 낱개의 반도체칩(21)을 분리함으로써, 제조공정이 간단하고, 불량에 의한 고가의 양호한 반도체칩(21)이 불량으로 발생되는 것을 방지할 수 있어 단가를 절감시키고, 신뢰성을 향상시킬 수 있다.
이상의 설명에서 알 수 있듯이 본 발명의 반도체 패키지 제조방법에 의하면, 반도체 패키지의 모든 제조 공정을 웨이퍼상에서 한 후에 웨이퍼를 절단하는 것에 의해 반도체칩의 크기와 동일한 크기의 반도체 패키지를 완성함으로서, 제조공정을 간단히 하고, 불량을 방지하며, 단가를 절감시키고, 생산성을 향상시킬 수 있는 효과가 있다.

Claims (35)

  1. 반도체칩의 원자재로서 각각의 반도체칩에는 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드가 각각의 반도체칩에 형성되어 있는 웨이퍼를 제공하는 단계와,
    상기한 웨이퍼상에 형성된 각각의 반도체칩과 대응하는 유니트가 형성되고, 상기 각 유니트에는 회로패턴이 형성되어 있으며, 이 회로패턴의 상면에는 개방부, 본드핑거, 솔더볼 랜드가 구비된 비전도성 필름이 형성되어 있는 써킷테이프를 제공하는 단계와,
    상기한 웨이퍼의 반도체칩에 형성된 본드패드의 영역이 상기 비전도성 필름의 개방부를 통해 외부로 노출되도록 상기한 웨이퍼와 상기한 써킷테이프를 일레스토마 테이프로 부착하는 단계와,
    상기한 일레스토마 테이프에 의해 부착된 웨이퍼와 써킷테이프를 고열의 가압프레스로 가압하여 열압착시키는 단계와,
    상기한 웨이퍼의 반도체칩에 형성된 본드패드와 상기한 써킷테이프의 개방부 외측으로 형성된 본드핑거를 와이어로 연결하는 단계와,
    상기한 와이어가 열결된 써킷테이프의 개방부를 외부의 산화 및 부식으로부터 보호하기 위하여 액상봉지재로 인캡슐레이션 하는 단계와,
    상기한 액상봉지재를 150℃ 이상의 고온에서 경화시키는 단계와,
    상기한 써킷테이프의 솔더볼 랜드에 플럭스를 도포하고, 그 위에 솔더볼을안착시켜서 상기한 솔더볼을 회로패턴에 융착시키는 단계와,
    상기한 솔더볼을 융착시키는 단계에서 써킷테이프에 잔존하는 플럭스를 제거하는 클리닝 단계와,
    상기한 써킷테이프가 부착된 웨이퍼의 뒷면에 보조테이프를 부착하는 단계와,
    상기한 보조테이프가 부착된 웨이퍼상의 스트리트 라인(Street Line)을 따라 다수의 반도체 패키지를 절단하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  2. 제 1 항에 있어서, 상기한 웨이퍼 제공단계 후에는, 상기한 웨이퍼상에 형성된 반도체칩 중에서 불량의 반도체칩에 표시된 불량표시를 카메라로 인식하여 맵파일을 제공하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  3. 제 1 항에 있어서, 상기한 웨이퍼 제공단계 후에는, 상기한 웨이퍼상의 반도체칩 중에서 불량의 반도체칩과 양호한 반도체칩의 위치가 저장되어 있는 웨이퍼 맵파일을 제공하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  4. 제 2 항 또는 제 3 항 중 어느 한 항에 있어서, 상기한 써킷테이프 제공단계후에는, 상기한 맵파일을 이용하여 웨이퍼에 표시된 불량의 반도체칩에 대응하여 부착될 부분의 써킷테이프에 불량표시를 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  5. 제 4 항에 있어서, 상기한 써킷테이프의 불량 표시단계는, 상기한 웨이퍼와 써킷테이프가 부착된 상태에서 표시하는 것을 특징으로 하는 반도체 패키지 제조방법.
  6. 제 4 항에 있어서, 상기한 써킷테이프의 불량표시 단계는, 펀치나 레이저를 이용하여 써킷테이프에 구멍을 뚫거나, 또는 잉크를 이용하여 써킷테이프에 도팅하는 방법 중에서 선택하여서 써킷테이프에 불량을 표시하는 것을 특징으로 하는 반도체 패키지 제조방법.
  7. 제 4 항에 있어서, 상기한 써킷테이프에 불량을 표시하는 위치는, 후 공정에서의 써킷테이프를 인식할 수 있는 기준점에 표시하는 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제 2 항 또는 제 3 항 중 어느 한 항에 있어서, 상기한 맵파일 제공단계 후에는, 상기한 맵파일을 이용하여 웨이퍼상의 양호한 반도체칩의 뒷면에는 마킹을 하고, 불량의 반도체칩의 뒷면에는 불량의 표시를 각각 구분지어서 마킹하는 것을포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 제 1 항에 있어서, 상기한 웨이퍼와 써킷테이프의 부착단계는, 상기한 써킷테이프의 각 유니트를 양호유니트와 불량유니트로 검사하는 단계와, 상기한 써킷테이프의 불량유니트를 커팅하여 제거하는 단계와, 상기한 써킷테이프의 불량유니트가 제거된 부분에 해당하는 양호유니트를 별도의 써킷테이프에서 커팅하는 단계와, 상기한 불량유니트가 제거된 써킷테이프를 웨이퍼에 접착시키는 단계와, 상기한 웨이퍼에 접착된 써킷테이프에 불량유니트에 해당하는 빈 공간에 별도의 써킷테이프에서 커팅한 양호유니트를 접착시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 제 1 항에 있어서, 상기한 웨이퍼와 써킷테이프의 부착단계는, 상기한 써킷테이프의 각 유니트를 양호유니트와 불량유니트로 검사하는 단계와, 상기한 써킷테이프에서 양호유니트 만을 선택적으로 커팅하는 단계와, 상기한 써킷테이프에서 커팅된 양호유니트를 상기한 웨이퍼에 형성된 다수의 반도체칩에 대응하도록 접착시키는 단계와, 상기한 써킷테이프에서 커팅된 양호유니트를 상기한 웨이퍼에 형성된 다수의 반도체칩에 접착시키는 단계를 반복 수행하여 상기한 웨이퍼상에 형성된 다수의 반도체칩 전체에 접착시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  11. 제 1 항에 있어서, 상기한 웨이퍼와 써킷테이프의 부착단계는, 상기한 써킷테이프의 각 유니트를 양호유니트와 불량유니트로 검사하는 단계와, 상기한 써킷테이프에서 양호유니트 만을 적어도 하나 이상의 그룹으로 커팅하는 단계와, 상기한 써킷테이프에서 적어도 하나 이상의 그룹으로 커팅된 양호유니트를 상기한 웨이퍼에 형성된 다수의 반도체칩에 접착시키는 단계와, 상기한 써킷테이프에서 적어도 하나 이상의 그룹으로 커팅된 양호유니트를 상기한 웨이퍼에 형성된 다수의 반도체칩에 접착시키는 단계를 반복 수행하여 상기한 웨이퍼상에 형성된 다수의 반도체칩 전체에 접착시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서, 상기한 써킷테이프의 불량유니트 또는 양호유니트의 커팅단계는, 펀치 또는 레이저를 이용하여 커팅하는 것을 특징으로 하는 반도체 패키지 제조방법.
  13. 제 1 항에 있어서, 상기한 웨이퍼와 써킷테이프의 부착단계는, 접착성물질이 형성되고, 이 접착성물질을 보호하도록 상하면에 각각 상,하부필름이 부착되어 있는 일레스토마 테이프를 제공하는 단계와, 상기한 일레스토마 테이프의 상부필름을 제거하여 접착성물질을 노출시키고, 이 노출된 접착성물질에 상기한 써킷테이프의 제2 비전도성 필름측에 압착시켜 접착하는 단계와, 상기한 써킷테이프에 상기한 웨이퍼상에 형성되어 있는 반도체칩의 본드패드를 와이어로 본딩할 수 있도록 하기위하여 와이어 본딩 영역을 커팅하는 단계와, 상기한 와이어본딩영역을 커팅한 써킷테이프에 부착되어 있는 일레스토마테이프의 하부필름을 제거하여 접착성물질을 노출시키고, 이 노출된 접착성물질에 상기한 웨이퍼를 정확한 기준 위치에 정렬시켜 접착하는 단계와, 상기한 써킷테이프와 상기한 웨이퍼가 접착된 상태에서 이를 가압 가열하여 상기한 써킷테이프와 상기한 웨이퍼가 완전히 밀착되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  14. 제 1 항에 있어서, 상기한 써킷테이프의 제공단계는, 제1 비전도성 필름과 제2 비전도성 필름으로 이루어지고, 그 사이에는 도전체의 회로패턴이 형성되며, 상기한 반도체칩의 본드패드가 위치되는 영역에는 개방부가 형성되고, 이 개방부의 외측으로는 본드핑거가 형성되며, 상기한 제1 비전도성 필름에는 솔더볼이 상기한 회로패턴에 융착될 수 있도록 솔더볼 랜드가 형성되어 있는 써킷테이프를 제공하는 것을 특징으로 하는 반도체 패키지 제조방법.
  15. 제 1 항에 있어서, 상기한 써킷테이프의 제공단계는, 제1 비전도성 필름으로 이루어지고, 그 하부에는 도전체의 회로패턴이 형성되며, 상기한 반도체칩의 본드패드가 위치되는 영역에는 개방부가 형성되고, 이 개방부의 외측으로는 본드핑거가 형성되며, 상기한 제1 비전도성 필름에는 솔더볼이 상기한 회로패턴에 융착될 수 있도록 솔더볼 랜드가 형성되어 있는 써킷테이프를 제공하는 것을 특징으로 하는 반도체 패키지 제조방법.
  16. 제 1 항에 있어서, 상기한 써킷테이프의 제공단계는, 상기한 써킷테이프에는 복수개의 본드핑거 중 임의의 본드핑거를 선단으로 연장시켜 상기한 복수개의 본드핑거 선단에 횡으로 위치되도록 그라운드/파워 핑거를 형성하여 와이어를 연결하는 단계에서, 상기한 그라운드/파워 핑거에 반도체칩의 그라운드/파워 신호를 연결하는 것을 특징으로 하는 반도체 패키지 제조방법.
  17. 제 1 항에 있어서, 상기한 써킷테이프의 제공단계는, 상기한 써킷테이프의 개방부의 외측으로 제1 비전도성 필름의 상부에 댐을 형성하고, 이 댐에 의해 인캡슐레이션 단계에서 액상봉지재가 흘러 넘치는 것을 방지하도록 된 것을 특징으로 하는 반도체 패키지 제조방법.
  18. 제 17 항에 있어서, 상기한 댐은 제1 댐을 형성하고, 그 외측으로 제2 댐을 형성하여 상기한 인캡슐레이션 공정에서 액상봉지재가 누출되는 것을 이중으로 방지하도록 된 것을 특징으로 하는 반도체 패키지 제조방법.
  19. 제 17 항에 있어서, 상기한 댐은 제1 비전도성 필름 위에 별도의 비전도성 필름을 접착하여 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  20. 제 1 항에 있어서, 상기한 써킷테이프의 제공단계는, 상기한 써킷테이프의유니트와 유니트 사이의 절단되는 라인에는 개방부가 위치되지 않도록 형성하여 인캡슐레이션 되는 액상봉지재가 상기한 절단라인에는 인캡슐레이션 되지 않도록 하는 것을 특징으로 하는 반도체 패키지 제조방법.
  21. 제 1 항에 있어서, 상기한 써킷테이프의 제공단계는, 솔더볼 랜드의 외주에는 플럭스가 외부로 용이하게 빠져나감으로써 솔더볼이 솔더볼랜드에 용이하게 융착됨과 동시에 그 결합력이 증가되도록 플럭스 제거수단을 더 형성하여서 된 것을 특징으로 하는 반도체 패키지 제조방법.
  22. 제 21 항에 있어서,
    상기한 플럭스 제거수단은, 상기한 솔더볼 랜드의 외주에 복수개의 요홈이나, 2중으로 단자치는 복수개의 요홈 또는 외측으로 직경이 커지는 테이퍼가 형성된 것 중에서 선택되어져 형성되는 것을 특징으로 하는 반도체 패키지 제조방법.
  23. 제 1 항에 있어서, 상기한 써킷테이프의 제공단계는, 상기한 웨이퍼상의 스트리트 라인에 일치되도록 써킷테이프의 유니트와 유니트 사이에 십자형의 스트리트 라인 확인부를 형성하여 이 스트리트 라인 확인부를 통해 웨이퍼상의 스트리트라인을 따라 반도체 패키지를 절단하도록 된 것을 특징으로 하는 반도체 패키지 제조방법.
  24. 제 1 항에 있어서,
    상기한 와이어로 연결하는 단계는, 상기한 웨이퍼 상에서 직접 와이어본딩을 할 수 있도록 상기 웨이퍼를 로딩하고, 로딩된 웨이퍼를 고정한 상태에서 웨이퍼상의 모든 반도체칩에 와이어본딩을 한 다음에 상기한 웨이퍼를 언로딩시키는 방법에 의해 와이어가 연결되는 것을 특징으로 하는 반도체 패키지 제조방법.
  25. 제 1 항에 있어서, 상기한 액상봉지재의 경화단계는, 내부를 진공상태로 함과 동시에 열을 가할 수 있는 배큠챔버에 인캡슐레이션 된 자재를 삽입하면, 상기한 배큠챔버의 내부는 먼저 진공상태로 되면서 액상봉지재 내부의 보이드를 제거하고, 보이드가 제거되면, 내부의 진공상태가 해제함과 동시에, 다시 내부에 열을 가하여 상기한 액상봉지재를 경화시키도록 된 것을 특징으로 하는 반도체 패키지 제조방법.
  26. 제 1 항에 있어서, 상기한 액상봉지재의 경화단계는, 내부를 진공상태로 함과 동시에 열을 가할 수 있는 배큠챔버에 인캡슐레이션 된 자재를 삽입하면, 상기한 배큠챔버의 내부는 진공상태로 됨과 동시에 열을 가하여 보이드를 제거하면서 액상봉지재를 경화시키도록 된 것을 특징으로 하는 반도체 패키지 제조방법.
  27. 제 1 항에 있어서, 상기한 솔더볼 융착단계는, 상기한 웨이퍼의 크기와 동일한 크기의 솔더볼 융착용 툴을 제작하고, 이 융착용 툴을 이용하여 상기한 웨이퍼상에 형성된 다수의 반도체칩 전체를 한번에 융착하도록 된 것을 특징으로 하는 반도체 패키지 제조방법.
  28. 제 1 항에 있어서, 상기한 솔더볼 융착단계는, 상기한 웨이퍼상에 형성된 다수의 반도체칩 중에서 적어도 하나 이상의 그룹에 해당하는 크기로 솔더볼 융착용 툴을 제작하고, 이 융착용 툴을 이용하여 상기한 웨이퍼상에 형성된 다수의 반도체칩을 적어도 하나 이상의 그룹으로 순차적으로 솔더볼을 융착하여 웨이퍼상에 형성된 다수의 반도체칩 전체를 융착하도록 된 것을 특징으로 하는 반도체 패키지 제조방법.
  29. 제 1 항에 있어서, 상기한 솔더볼 융착단계는, 웨이퍼상에 형성된 다수의 반도체칩 중에서 갯수가 가장 많은 줄에 해당하는 갯수 만큼 솔더볼 융착용 툴을 제작하고, 이 융착용 툴을 이용하여 상기한 웨이퍼상에 형성된 반도체칩의 최상단 부터 한 줄씩 순차적으로 융착하여 웨이퍼상에 형성된 반도체칩 전체를 융착하도록 된 것을 특징으로 하는 반도체 패키지 제조방법.
  30. 제 29 항에 있어서, 상기한 융착용 툴은 각각 디바이스가 콘트롤러에 의해 개별적으로 작동되도록 독립적으로 구성하여 웨이퍼상에 형성된 반도체칩의 한 줄에 반도체칩의 갯수가 적을 경우에는 불필요한 융착용 툴은 작동되지 않고, 융착이 필요한 디바이스만 작동되어 솔더볼을 융착하도록 된 것을 특징으로 하는 반도체패키지 제조방법.
  31. 제 1 항에 있어서, 상기 반도체패키지를 절단하는 단계후에는, 상기한 웨이퍼상의 양호한 반도체칩과, 상기한 써킷테이프의 양호유니트가 패키지화 된 자재 만을 선택적으로 픽업하는 단계와, 상기한 픽업된 반도체 패키지를 인스펙션(Inspection)하는 단계와, 상기한 픽업된 반도체 패키지를 180°회전시킨 상태에서 마킹을 실시하는 단계와, 상기한 인스펙션 한 자재 중에서 제품으로 포장 가능한 반도체 패키지와 리워크(Rework)가 필요한 반도체 패키지를 구분하여 서로 다른 트레이에 각각 안착시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  32. 제 1 항에 있어서, 상기 반도체패키지를 절단하는 단계후에는, 상기한 웨이퍼상의 양호한 반도체칩과, 상기한 써킷테이프의 양호유니트가 패키지화 된 자재 만을 선택적으로 픽업하는 단계와, 상기한 픽업된 반도체 패키지를 인스펙션(Inspection)하는 단계와, 상기한 인스펙션 한 자재 중에서 제품으로 포장 가능한 반도체 패키지와 리워크(Rework)가 필요한 반도체 패키지를 구분하여 서로 다른 트레이에 각각 안착시키는 단계와, 상기한 트레이에 반도체 패키지를 안착시킨 후, 트레이에 안착된 모든 반도체 패키지를 동시에 마킹하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  33. 제 1 항에 있어서, 상기한 웨이퍼 상에서 낱개의 반도체 패키지로 절단된 반도체 패키지는 테스트하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  34. 제 33 항에 있어서, 상기한 테스트 단계는, 상기한 웨이퍼상에서 낱개의 반도체 패키지로 절단하기 전 단계에서 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  35. 제 1 항에 있어서,
    상기한 반도체 패키지의 절단 단계후에는, 상기 절단된 반도체 패키지를 픽업하여 트레이로 이송시키는 단계와, 상기한 트레이로 이송된 반도체 패키지를 포장하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
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