JP3854814B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3854814B2 JP3854814B2 JP2001108913A JP2001108913A JP3854814B2 JP 3854814 B2 JP3854814 B2 JP 3854814B2 JP 2001108913 A JP2001108913 A JP 2001108913A JP 2001108913 A JP2001108913 A JP 2001108913A JP 3854814 B2 JP3854814 B2 JP 3854814B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor chip
- semiconductor
- device region
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、一括モールド方式(MAP:Mold Array Package)により形成された半導体装置の選別の高効率化に適用して有効な技術に関するものである。
【0002】
【従来の技術】
たとえば、CSP(Chip Size Package)などの表面実装形パッケージの半導体装置においては、生産効率を向上して低コスト化を図る技術として、いわゆる一括モールド方式が知られている。
【0003】
本発明者が検討したところによれば、一括モールド方式は、複数のデバイス領域が区画されて連なって形成された多数個取りのプリント配線基板を用い、それぞれに半導体チップが搭載された複数のデバイス領域を一括に覆う状態でモールドによって樹脂封止して一括封止部を形成する方法である。
【0004】
そして、樹脂封止後、はんだバンプなどの外部端子を形成し、ダイシングを行って多数個取りプリント配線基板および一括封止部をデバイス領域単位に分割(個片化)し、個々のパッケージを形成する。その後、個片化された半導体装置は、選別工程において良品、不良品の判定が行われる。
【0005】
なお、この種の半導体装置について詳しく述べてある例としては、特開平12−12745号公報があり、この文献には、一括モールド方式を用いて組み立てられる半導体装置について記載されている。
【0006】
【発明が解決しようとする課題】
ところが、上記のようなMAP方式の半導体装置における製造技術では、次のような問題点があることが本発明者により見い出された。
【0007】
すなわち、一括して樹脂封止を行った後では、半導体チップが搭載されていない不良デバイス領域の半導体装置が不明となってしまうので、選別工程においては、すべての半導体装置の選別が行われることになり、この選別工程にかかる時間が長くなってしまい、半導体装置の製造効率が低くなってしまうという問題がある。
【0008】
また、半導体チップが搭載されていない不良の半導体装置にも、はんだバンプが形成されるので、はんだバンプが無駄となり、製品コストが上がってしまうという問題もある。
【0009】
本発明の目的は、一括モールド後に不良の半導体装置をパッケージに表示し、選別工程前に該不良の半導体装置を取り除くことによって、半導体装置の選別を高効率化し、かつ低コスト化することのできる半導体装置の製造方法を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0012】
すなわち、本発明の半導体装置の製造方法は、複数のデバイス領域を有する多数個取り基板と該複数のデバイス領域に搭載する半導体チップとを準備する工程と、デバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、デバイス領域の不良を検出する工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、不良が検出されたデバイス領域の一括封止部表面に不良マークをマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程とを有するものである。
【0013】
また、本発明の半導体装置の製造方法は、複数のデバイス領域を有する多数個取り基板と該複数のデバイス領域に搭載する半導体チップとを準備する工程と、デバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、デバイス領域に搭載された半導体チップの位置ずれ、デバイス領域における半導体チップの有無、接続部材の接続不良、あるいは接続部材の断線などを検査し、不良を検出する工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、不良が検出されたデバイス領域の一括封止部表面に不良マークをマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程とを有するものである。
【0014】
さらに、本発明の半導体装置の製造方法は、複数のデバイス領域を有する多数個取り基板と該複数のデバイス領域に搭載する半導体チップとを準備する工程と、デバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、複数のデバイス領域の画像をそれぞれ取り込み、取り込んだ画像から個々のデバイス領域に搭載された半導体チップの位置ずれ、デバイス領域における半導体チップの有無、接続部材の接続不良、あるいは接続部材の断線などを検査し、不良を検出する工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、不良が検出されたデバイス領域の一括封止部表面に不良マークをマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程とを有するものである。
【0015】
また、本発明の半導体装置の製造方法は、複数のデバイス領域を有する多数個取り基板と該複数のデバイス領域に搭載する半導体チップとを準備する工程と、デバイス領域に半導体チップを搭載する工程と、半導体チップの表面電極とこれに対応するデバイス領域のボンディング電極とを接続部材によって接続する工程と、複数のデバイス領域の画像をそれぞれ取り込み、取り込んだ画像から個々のデバイス領域に搭載された半導体チップの位置ずれ、デバイス領域における半導体チップの有無、接続部材の接続不良、あるいは前記接続部材の断線などを検査し、不良を検出する工程と、多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、半導体チップを樹脂封止するとともに一括封止部を形成する工程と、不良が検出されたデバイス領域の一括封止部表面をレーザ照射による削除、印刷、またはインク塗布により不良マークをマーキングする工程と、ダイシングラインに沿ってデバイス領域毎に多数個取り基板および一括封止部を分割して個片化し、個々の封止部を形成する工程とを有するものである。
【0016】
以上のことにより、不良マークを一括封止部表面にマーキングすることにより、不良の半導体装置を選別工程前に予め取り除くことができるので、選別時間を短縮することができ、半導体装置の製造コストを小さくすることができる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0018】
図1は、本発明の一実施の形態による半導体装置の断面図、図2は、図1の半導体装置における外観斜視図、図3〜図9は、図1の半導体装置における製造工程の説明図、図10は、図1の半導体装置を樹脂封止するモールド装置の説明図、図11は、図1の半導体装置における製造工程のフローチャートである。
【0019】
本実施の形態において、半導体装置1は、表面実装形パッケージの1つであるBGAからなり、MAP方式によって形成されている。この半導体装置1は、図1、図2に示すように、たとえば、ガラスエポキシ樹脂などからなるプリント配線基板2が設けられている。ここで、プリント配線基板2はプリント基板以外でもよく、たとえば、ポリイミドなどのテープ基板を用いて構成するようにしてよい。
【0020】
このプリント配線基板2の裏面には、アレイ状に並べられた接続用電極、および配線パターンが形成されている。プリント配線基板2の主面(半導体チップ搭載面)中央部には、絶縁樹脂などの接着材3を介して半導体チップ4が搭載されている。
【0021】
プリント配線基板2の主面において、半導体チップ4の対向する2辺の周辺部近傍には、ボンディング電極2a、ならびに配線パターンが形成されている。ボンディング電極2aと接続用電極とは、プリント配線基板の両面に形成された配線パターン、ならびにスルーホールなどによって電気的に接続されている。
【0022】
プリント配線基板2裏面の接続用電極には、球形のはんだからなるはんだバンプ5がそれぞれ形成されている。半導体チップ4の主面には、該半導体チップ4の外周部近傍に複数の電極(表面電極)4aが形成されている。これら電極4aは、ボンディングワイヤ(接続部材)6を介して所定のボンディング電極2aがそれぞれ接続されている。
【0023】
そして、これら半導体チップ4、プリント配線基板2のボンディング電極2a周辺、ならびにボンディングワイヤ6が、封止樹脂7によって封止されてパッケージが形成されている。
【0024】
さらに、半導体装置1を電子部品などを実装するプリント実装基板に実装する際には、該プリント実装基板に形成されたランドなどの電極に、はんだバンプ5を重合させて搭載し、リフローを行うことにより電気的に接続する。
【0025】
次に、本実施の形態における半導体装置1の製造工程について、図1、図2、および図3〜図9の製造工程の説明図、図10のモールド装置の説明図、および図11のフローチャートを用いて説明する。
【0026】
まず、多数個取り基板8、および該多数個取り基板8に搭載される半導体チップ4を準備する(ステップS101)。この多数個取り基板8には、図3に示すように、複数のマトリクス配置されたデバイス領域8aと、これらデバイス領域を隔てるダイシングライン8bとが形成されており、該複数のデバイス領域8aを一括に覆う状態で樹脂モールドされる一括モールドが施される。
【0027】
また、半導体装置1は、この一括モールドによって形成された一括モールド部をダイシングして個片化したものである。ダイシングライン8bは、対になるデバイス領域8a部分、ならびに多数個取り基板8とデバイス領域8a部分とを切り離す領域である。
【0028】
このデバイス領域8aには、前述したボンディング電極2a、配線パターン、スルーホール、および接続用電極などがそれぞれ成形されており、ダイシングして個片化された後、前述したプリント配線基板2(図1)となる。
【0029】
そして、多数個取り基板8の半導体チップ4搭載面に接着材3をそれぞれ塗布し、図4に示すように、半導体チップ4を搭載して接着固定する(ステップS102)。
【0030】
その後、図5に示すように半導体チップ4の電極4aと多数個取り基板8に形成されたボンディング電極2aとをボンディングワイヤ6によってそれぞれ接合し、電気的に接続する(ステップS103)。このワイヤボンディング後、モールド装置Mによって一括モールドを行う。
【0031】
ここで、モールド装置Mについて説明する。
【0032】
モールド装置Mは、図10に示すように、ローダM1、画像認識手段M2、モールドプレスM3,M4、マーキング手段M5、ならびにアンローダM6などから構成されている。
【0033】
ローダM1は、一括モールドされる多数個取り基板8が格納される。画像認識手段M2には、個々のデバイス領域8aにおける画像を取り込むカメラ、および該カメラが取り込んだ画像から、良品、不良品の検査を行う不良検出部が備えられており、半導体チップ4の位置ずれ、ボンディング不良やボンディングワイヤの断線などの不良、および半導体チップ4が搭載されていないデバイス領域8aなどの不良を検出する。
【0034】
モールドプレスM3,M4は、加熱可塑させた成形材料を金型キャビティ内に圧入し、熱と圧力とで成形硬化させ、デバイス領域8aの不良検出後の多数個取り基板8における一括モールドを行い、一括モールド部9を形成する。
【0035】
マーキング手段M5は、一括モールド部9における画像認識手段M2が検出した不良のデバイス領域8aに不良マークFMをマーキングする。アンローダM6は、マーキング手段M5によって不良のデバイス領域8aに不良マークFMがマーキングされた多数個取り基板8が収納される。
【0036】
そして、ステップS103の処理が終了した多数個取り基板8は、モールド装置Mの画像認識手段M2によって、不良のデバイス領域が検出される(ステップS104)。その後、モールドプレスM3,M4によって一括モールドを行い(ステップS105)、図6に示すように、半導体チップ4とボンディングワイヤ6とを封止樹脂7によって封止し、一括モールド部9を形成する。なお、モールド樹脂としては、たとえば、エポキシ系の熱硬化性樹脂などを用いる。
【0037】
一括モールド部9が形成された多数個取り基板8は、マーキング手段M5によって、図7に示すように、画像認識手段M2が検出した不良のデバイス領域8aが位置する一括モールド部9の表面に四角形状の不良マークFMをマーキングし(ステップS106)、アンローダM6に格納される。
【0038】
この場合、不良マークFMは、不良の半導体装置と認識されれば、四角形以外の多角形や円形など、どのような形状でもよく、マーキングの方法としては、たとえば、印刷、インクの塗布、あるいはレーザ照射によるマーキングなどがある。
【0039】
その後、図8に示すように、多数個取り基板8の裏面に形成されている接続用電極に、はんだバンプ5をそれぞれ形成する(ステップS107)。はんだバンプ5は、たとえば、多数個取り基板8の半導体チップ4搭載面を下方に向け、複数のはんだバンプ5を真空吸着保持したボール搭載用治具をその上方に配置し、多数個取り基板8の上方から各デバイス領域8a上の接続用電極に搭載して形成する。
【0040】
そして、一括モールド部9が形成された後、図9に示すように、ダイシング用の切断刃であるブレードBを用いたダイシングによって該一括モールド部9を分割して個片化し(ステップS108)、個々のパッケージ(封止部)を形成することによって、図1、図2に示す半導体装置1が完成する(ステップS109)。
【0041】
また、これら個片化されたパッケージのうち、マーキング手段M5によって不良マークFMがマーキングされたパッケージは不良品であるので予め除去されることになる。その後、不良マークFMが表示されていない完成した半導体装置1は、選別工程によって選別が実施される。
【0042】
それにより、本実施の形態によれば、不良マークFMをパッケージ表面に表示することにより、選別工程前に不良の半導体装置を予め取り除くことができるので、選別時間を短縮することができるとともに、半導体装置1の製造コストを小さくすることができる。
【0043】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0044】
たとえば、前記実施の形態では、多数個取り基板の裏面に、はんだバンプをそれぞれ形成した後、ダイシングによって一括モールド部を個片化する製造工程としたが、一括モールド部の形成後にダイシングを行い、不良マークがマーキングされた半導体装置を取り除いた後、良品の半導体装置にのみはんだバンプを形成するようにしてもよい。
【0045】
これによって、不良の半導体装置にはんだバンプが形成されることを防止することができ、材料費などのコストを削減することができる。
【0046】
また、前記実施の形態においては、一括モールド方式によって製造される半導体装置について記載したが、たとえば、リードフレーム1ピッチあたり縦または縦横に複数個分のアイランド、リードなどをマトリクス状に配置したリードフレーム、いわゆるマトリクスフレームを用いた半導体装置の製造工程などに適用することによっても、該半導体装置の製造効率を向上することができる。
【0047】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0048】
(1)不良の半導体装置を予め取り除くことができるので、選別工程における半導体装置の全数検査を不要にすることができ、選別検査にかかる時間を大幅に短縮することができる。
【0049】
(2)上記(1)により、半導体装置の製造効率を上げるとともに、製造コストを小さくすることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態による半導体装置の断面図である。
【図2】図1の半導体装置における外観斜視図である。
【図3】図1の半導体装置における製造工程の説明図である。
【図4】図3に続く半導体装置の製造工程の説明図である。
【図5】図4に続く半導体装置の製造工程の説明図である。
【図6】図5に続く半導体装置の製造工程の説明図である。
【図7】図6に続く半導体装置の製造工程の説明図である。
【図8】図7に続く半導体装置の製造工程の説明図である。
【図9】図8に続く半導体装置の製造工程の説明図である。
【図10】図1の半導体装置を樹脂封止するモールド装置の説明図である。
【図11】図1の半導体装置における製造工程のフローチャートである。
【符号の説明】
1 半導体装置
2 プリント配線基板
2a ボンディング電極
3 接着材
4 半導体チップ
4a 電極(表面電極)
5 はんだバンプ
6 ボンディングワイヤ(接続部材)
7 封止樹脂
8 多数個取り基板
8a デバイス領域
8b ダイシングライン
9 一括モールド部
M モールド装置
M1 ローダ
M2 画像認識手段
M3,M4 モールドプレス
M5 マーキング手段
M6 アンローダ
FM 不良マーク
Claims (1)
- 複数のデバイス領域を有する多数個取り基板と前記複数のデバイス領域に搭載する半導体チップとを準備する工程と、
前記デバイス領域に前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記デバイス領域のボンディング電極とを接続部材によって接続する工程と、
前記デバイス領域の前記半導体チップの表面電極と前記ボンディング電極との接続不良を検出する工程と、
前記多数個取り基板における複数のデバイス領域をモールド樹脂によって一括に覆い、前記半導体チップを樹脂封止するとともに一括封止部を形成する工程と、
前記半導体チップの表面電極と前記ボンディング電極との接続不良が検出されたデバイス領域の一括封止部表面に不良マークをマーキングする工程と、
ダイシングラインに沿って前記デバイス領域毎に前記多数個取り基板および前記一括封止部を分割して個片化し、個々の封止部を形成する工程と、
前記不良マークがマーキングされた前記個々の封止部を取り除く工程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001108913A JP3854814B2 (ja) | 2001-04-06 | 2001-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001108913A JP3854814B2 (ja) | 2001-04-06 | 2001-04-06 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002305266A JP2002305266A (ja) | 2002-10-18 |
JP3854814B2 true JP3854814B2 (ja) | 2006-12-06 |
Family
ID=18960965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001108913A Expired - Fee Related JP3854814B2 (ja) | 2001-04-06 | 2001-04-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3854814B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109155069A (zh) * | 2016-03-09 | 2019-01-04 | 新加坡科技研究局 | 用于自动光学引线接合检验的自确定检验方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100585145B1 (ko) | 2004-06-05 | 2006-05-30 | 삼성전자주식회사 | 제트 레벨에 의한 리젝트 프레임 판별 시스템 및 이를 이용한 와이어 본딩 방법 |
KR100548010B1 (ko) * | 2004-06-16 | 2006-02-01 | 삼성테크윈 주식회사 | 다이 어태치 여부 판단 방법 |
JP4432692B2 (ja) * | 2004-09-15 | 2010-03-17 | 富士ゼロックス株式会社 | Icタグ付きシート |
JP6482454B2 (ja) * | 2015-12-18 | 2019-03-13 | Towa株式会社 | 電子部品の製造方法ならびに電子部品製造装置 |
JP6906228B2 (ja) | 2017-08-18 | 2021-07-21 | ナミックス株式会社 | 半導体装置 |
-
2001
- 2001-04-06 JP JP2001108913A patent/JP3854814B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109155069A (zh) * | 2016-03-09 | 2019-01-04 | 新加坡科技研究局 | 用于自动光学引线接合检验的自确定检验方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2002305266A (ja) | 2002-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3827497B2 (ja) | 半導体装置の製造方法 | |
US7081374B2 (en) | Method of manufacturing semiconductor device and semiconductor device manufacturing apparatus used in it | |
JP3544895B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
US20110089563A1 (en) | Method for manufacturing semiconductor device and semiconductor device | |
JPH0621326A (ja) | Pcb基板上の多重パッケージ・モジュールとその作成方法 | |
JP2003332513A (ja) | 半導体装置およびその製造方法 | |
KR100216840B1 (ko) | 반도체 패키지용 인쇄회로기판 스트립 | |
JP2000299425A (ja) | 修復可能なマルチチップモジュールパッケージ | |
JP3854814B2 (ja) | 半導体装置の製造方法 | |
JP3569386B2 (ja) | 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器 | |
US7781259B2 (en) | Method of manufacturing a semiconductor using a rigid substrate | |
JP3854819B2 (ja) | 半導体装置の製造方法 | |
JP2000114206A (ja) | 半導体パッケージの製造方法 | |
JP2004214430A (ja) | 回路基板、これを使用して製造した成形品、及び成形品製造方法 | |
KR100379087B1 (ko) | 반도체패키지제조방법 | |
JP4485210B2 (ja) | 半導体デバイス、電子機器、半導体デバイスの製造方法及び電子機器の製造方法 | |
JP7477404B2 (ja) | 半導体装置の製造方法 | |
JPH10154768A (ja) | 半導体装置及びその製造方法 | |
JP2001203293A (ja) | 半導体装置の製造方法 | |
JPH0574829A (ja) | 半導体集積回路装置の製造方法 | |
JP3938876B2 (ja) | 半導体装置の製造方法 | |
JP2839686B2 (ja) | フィルムキャリヤテープおよびこのフィルムキャリヤテープを用いた半導体装置 | |
JP2002329731A (ja) | 半導体装置の製造方法 | |
JP2002246400A (ja) | 半導体装置の製造方法 | |
JP2001338933A (ja) | 半導体パッケージの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041028 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20041028 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060815 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060911 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130915 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |