JP2001203293A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001203293A JP2001203293A JP2000009375A JP2000009375A JP2001203293A JP 2001203293 A JP2001203293 A JP 2001203293A JP 2000009375 A JP2000009375 A JP 2000009375A JP 2000009375 A JP2000009375 A JP 2000009375A JP 2001203293 A JP2001203293 A JP 2001203293A
- Authority
- JP
- Japan
- Prior art keywords
- interposer
- semiconductor device
- wiring
- test
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 本発明は、複数の半導体素子を一体に樹脂成
形した半導体装置の集合体およびその半導体装置の試験
方法に関し、一体成形された半導体装置の集合体の状態
にて試験を実施することにより、製造工程および試験工
程を簡略化し、コストダウンを行うことを目的とする。 【解決手段】 複数の半導体素子１１を一括にて樹脂封
止することにより得られるインターポーザ１２を有する
構造の半導体装置において．一括樹脂封止前あるいは後
に、インターポーザ１２上の各素子１１間の導通配線２
４〜２６を削除し、一体成形された半導体装置１０Ａの
集合体の状態にて電気的特性試験を実施後、各半導体装
置１０Ａを個片化することによりハンドリング作業の軽
減、試験設備（治工具）の共通化が可能となり、低コス
トにて半導体装置の組立及び試験が可能となる。
形した半導体装置の集合体およびその半導体装置の試験
方法に関し、一体成形された半導体装置の集合体の状態
にて試験を実施することにより、製造工程および試験工
程を簡略化し、コストダウンを行うことを目的とする。 【解決手段】 複数の半導体素子１１を一括にて樹脂封
止することにより得られるインターポーザ１２を有する
構造の半導体装置において．一括樹脂封止前あるいは後
に、インターポーザ１２上の各素子１１間の導通配線２
４〜２６を削除し、一体成形された半導体装置１０Ａの
集合体の状態にて電気的特性試験を実施後、各半導体装
置１０Ａを個片化することによりハンドリング作業の軽
減、試験設備（治工具）の共通化が可能となり、低コス
トにて半導体装置の組立及び試験が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にインターポーザ上に複数搭載された半導
体素子に対し一括的に封止樹脂成形し、その後に個片化
することにより半導体装置を製造する半導体装置の製造
方法に関する。
法に係り、特にインターポーザ上に複数搭載された半導
体素子に対し一括的に封止樹脂成形し、その後に個片化
することにより半導体装置を製造する半導体装置の製造
方法に関する。
【０００２】近年、電子機器の小型、軽量、薄型化の要
求に伴い、半導体装置の小型，軽量，薄型化の要求は著
しいものであり、これらの要求に対処すべくＣＳＰ（チ
ップ・サイズ・パッケージ）及びＭＣＭ（マルチ・チッ
プ・モジュール）タイプのパッケージ構造を有する半導
体装置が開発されている。
求に伴い、半導体装置の小型，軽量，薄型化の要求は著
しいものであり、これらの要求に対処すべくＣＳＰ（チ
ップ・サイズ・パッケージ）及びＭＣＭ（マルチ・チッ
プ・モジュール）タイプのパッケージ構造を有する半導
体装置が開発されている。
【０００３】一方において、これらの半導体装置は量産
化，低コスト化も望まれている。よって、これらの要求
に対応するには、半導体装置の製造時における作業効率
をより一層向上させる必要がある。
化，低コスト化も望まれている。よって、これらの要求
に対応するには、半導体装置の製造時における作業効率
をより一層向上させる必要がある。
【０００４】
【従来の技術】図１は、従来の半導体装置の製造方法の
一例を示す製造工程図である。同図に示す製造工程は、
インターポーザを有したＣＳＰの製造方法を示してい
る。従来、ＣＳＰタイプの半導体装置を製造するには、
同図に示すように、先ずインターポーザを作製する（ス
テップ１０。図では、ステップをＳと略称している）。
インターポーザは、例えばフィルム状基板に所定の配線
パターンが形成された構成とされている。
一例を示す製造工程図である。同図に示す製造工程は、
インターポーザを有したＣＳＰの製造方法を示してい
る。従来、ＣＳＰタイプの半導体装置を製造するには、
同図に示すように、先ずインターポーザを作製する（ス
テップ１０。図では、ステップをＳと略称している）。
インターポーザは、例えばフィルム状基板に所定の配線
パターンが形成された構成とされている。
【０００５】続いて、このインターポーザに半導体素子
を搭載し（ステップ１１）、その上で半導体素子とイン
ターポーザ上の配線とをワイヤで接続する（ステップ１
２）。この際、いわゆる多数個取りを行うため、インタ
ーポーザ上には複数の半導体素子が配設される。
を搭載し（ステップ１１）、その上で半導体素子とイン
ターポーザ上の配線とをワイヤで接続する（ステップ１
２）。この際、いわゆる多数個取りを行うため、インタ
ーポーザ上には複数の半導体素子が配設される。
【０００６】このようにして、インターポーザ上に複数
の半導体素子が配設されると、インターポーザ上の複数
の半導体素子を一括的に覆うよう、封止樹脂がモールド
形成される（ステップ１３）。このように、一括的に封
止樹脂を形成するのは、その後工程における作業の効率
性、及びハンドリング性等の向上を図るためである。封
止樹脂が形成されると、続いてインターポーザの封止樹
脂が形成された側と反対側面に外部接続端子となるボー
ルが配設され（ステップ１４）、その後に封止樹脂の所
定位置に捺印処理が行われる（ステップ１５）。
の半導体素子が配設されると、インターポーザ上の複数
の半導体素子を一括的に覆うよう、封止樹脂がモールド
形成される（ステップ１３）。このように、一括的に封
止樹脂を形成するのは、その後工程における作業の効率
性、及びハンドリング性等の向上を図るためである。封
止樹脂が形成されると、続いてインターポーザの封止樹
脂が形成された側と反対側面に外部接続端子となるボー
ルが配設され（ステップ１４）、その後に封止樹脂の所
定位置に捺印処理が行われる（ステップ１５）。
【０００７】続くステップ１６では、一括形成された封
止樹脂を半導体素子単位で切断処理を行う。これによ
り、インターポーザは半導体体素子単位で分割され、半
導体装置は個片化される。
止樹脂を半導体素子単位で切断処理を行う。これによ
り、インターポーザは半導体体素子単位で分割され、半
導体装置は個片化される。
【０００８】従来では、このステップ１６の切断処理が
終了した後、個片化された個々の半導体装置に対し、個
別に試験（電源及び信号を供給することによる動作試
験）が行われていた（ステップ１７）。そして、ステッ
プ１７の試験において良品であることが確認された半導
体装置は、梱包された上で出荷される（ステップ１
８）。
終了した後、個片化された個々の半導体装置に対し、個
別に試験（電源及び信号を供給することによる動作試
験）が行われていた（ステップ１７）。そして、ステッ
プ１７の試験において良品であることが確認された半導
体装置は、梱包された上で出荷される（ステップ１
８）。
【０００９】
【発明が解決しようとする課題】ところで、上記した半
導体装置の製造方法では、インターポーザ上に配線パタ
ーンを形成する際、電解メッキを用いて形成することが
多い。従って、インターポーザが製造された状態におい
て、インターポーザ上の多数の配線パターンはそれぞれ
電気的に接続された状態となっている（以下、各配線パ
ターンを接続する配線をメッキ用配線という）。また、
メッキ用配線はステップ１６の切断処理を行う際、同時
に除去される構成とされている。
導体装置の製造方法では、インターポーザ上に配線パタ
ーンを形成する際、電解メッキを用いて形成することが
多い。従って、インターポーザが製造された状態におい
て、インターポーザ上の多数の配線パターンはそれぞれ
電気的に接続された状態となっている（以下、各配線パ
ターンを接続する配線をメッキ用配線という）。また、
メッキ用配線はステップ１６の切断処理を行う際、同時
に除去される構成とされている。
【００１０】また、ステップ１７の試験処理では、個々
の半導体素子に対して電源及び信号供給を行い、半導体
素子が正常に動作するか否かを判断するため、各配線パ
ターンがメッキ用配線により電気的に接続された状態で
は、試験を実施することができない。このため、従来で
はステップ１６の切断処理が終了した後にステップ１７
で試験を実施する構成とされていた。
の半導体素子に対して電源及び信号供給を行い、半導体
素子が正常に動作するか否かを判断するため、各配線パ
ターンがメッキ用配線により電気的に接続された状態で
は、試験を実施することができない。このため、従来で
はステップ１６の切断処理が終了した後にステップ１７
で試験を実施する構成とされていた。
【００１１】しかしながら、切断処理を終了した後に試
験を行う構成では、必然的に個片化された半導体装置に
対して試験を行うこととなる。この個片化された半導体
装置は、試験用ソケットに装着されて試験を行うが、半
導体素子の端子数は製品により種種であり、またその大
きさも種種である。このため、製造される半導体装置は
常に一定の大きさではなく、また外部接続端子（ボー
ル）の数も様々である。
験を行う構成では、必然的に個片化された半導体装置に
対して試験を行うこととなる。この個片化された半導体
装置は、試験用ソケットに装着されて試験を行うが、半
導体素子の端子数は製品により種種であり、またその大
きさも種種である。このため、製造される半導体装置は
常に一定の大きさではなく、また外部接続端子（ボー
ル）の数も様々である。
【００１２】従って、従来の製造方法では、半導体装置
のパッケージサイズが変わる度毎に、そのパッケージサ
イズにあわせた試験設備（試験用ソケット）を作製し試
験を実施する必要があった。しかし、半導体装置のパッ
ケージサイズが変わる度毎に、試験設備（治工具）を作
製し直すのでは、汎用性がなくコスト負担が大きいとい
う問題点があった。また、従来の製造方法では、試験時
において個片化された個々の半導体装置を１個ずつ試験
用ソケットに装着する必要があり、ハンドリング性が悪
く、製造効率も低下してしまうという問題点があった。
のパッケージサイズが変わる度毎に、そのパッケージサ
イズにあわせた試験設備（試験用ソケット）を作製し試
験を実施する必要があった。しかし、半導体装置のパッ
ケージサイズが変わる度毎に、試験設備（治工具）を作
製し直すのでは、汎用性がなくコスト負担が大きいとい
う問題点があった。また、従来の製造方法では、試験時
において個片化された個々の半導体装置を１個ずつ試験
用ソケットに装着する必要があり、ハンドリング性が悪
く、製造効率も低下してしまうという問題点があった。
【００１３】本発明は上記の点に鑑みてなされたもので
あり、汎用性の向上及びコスト低減を図りうる半導体装
置の製造方法を提供することを目的とする。
あり、汎用性の向上及びコスト低減を図りうる半導体装
置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の課題は、次に述べ
る各手段を講じることにより解決することができる。
る各手段を講じることにより解決することができる。
【００１５】請求項１記載の発明は、所定パターンの配
線を有したインターポーザを形成するインターポーザ形
成工程と、複数の半導体素子を前記インターポーザ上に
搭載する素子搭載工程と、該素子搭載工程が終了した後
に、該複数の半導体素子を一括にて樹脂封止する樹脂封
止工程と、該樹脂封止工程が終了した後に、該封止樹脂
をインターポーザと共に切断し個片化する切断工程とを
有する半導体装置の製造方法において、前記樹脂封止工
程の実施前或いは実施後に、前記インターポーザ上に形
成されている配線を独立した所定のパターンを形成する
よう所定分離位置で分離させる配線分離工程と、前記配
線分離工程が終了後、前記インターポーザ上に複数の半
導体素子が搭載された状態で、該半導体素子に対して電
気的特性試験を実施する試験工程とを設け、かつ、該試
験工程が終了した後に前記切断工程を実施することを特
徴とするものである。
線を有したインターポーザを形成するインターポーザ形
成工程と、複数の半導体素子を前記インターポーザ上に
搭載する素子搭載工程と、該素子搭載工程が終了した後
に、該複数の半導体素子を一括にて樹脂封止する樹脂封
止工程と、該樹脂封止工程が終了した後に、該封止樹脂
をインターポーザと共に切断し個片化する切断工程とを
有する半導体装置の製造方法において、前記樹脂封止工
程の実施前或いは実施後に、前記インターポーザ上に形
成されている配線を独立した所定のパターンを形成する
よう所定分離位置で分離させる配線分離工程と、前記配
線分離工程が終了後、前記インターポーザ上に複数の半
導体素子が搭載された状態で、該半導体素子に対して電
気的特性試験を実施する試験工程とを設け、かつ、該試
験工程が終了した後に前記切断工程を実施することを特
徴とするものである。
【００１６】また、請求項２記載の発明は、請求項１記
載の半導体装置の製造方法において、前記封止樹脂の形
成後に前記配線分離工程を実施し、かつ、該配線分離工
程では、少なくとも前記インターポーザ上の前記所定分
離位置を機械加工により除去することを特徴とするもの
である。
載の半導体装置の製造方法において、前記封止樹脂の形
成後に前記配線分離工程を実施し、かつ、該配線分離工
程では、少なくとも前記インターポーザ上の前記所定分
離位置を機械加工により除去することを特徴とするもの
である。
【００１７】また、請求項３記載の発明は、請求項１記
載の半導体装置の製造方法において、前記封止樹脂の形
成前に前記配線分離工程を実施し、かつ、該配線分離工
程では、少なくとも前記インターポーザ上の前記所定分
離位置をエッチング加工により除去することを特徴とす
るものである。
載の半導体装置の製造方法において、前記封止樹脂の形
成前に前記配線分離工程を実施し、かつ、該配線分離工
程では、少なくとも前記インターポーザ上の前記所定分
離位置をエッチング加工により除去することを特徴とす
るものである。
【００１８】また、請求項４記載の発明は、請求項１記
載の半導体装置の製造方法において、前記インターポー
ザ形成工程と同時或いはその直後に、前記配線分離工程
を実施することを特徴とするものである。
載の半導体装置の製造方法において、前記インターポー
ザ形成工程と同時或いはその直後に、前記配線分離工程
を実施することを特徴とするものである。
【００１９】上記した各手段は、次のように作用する。
【００２０】請求項１記載の発明によれば、配線分離工
程を実施することにより、インターポーザ上に形成され
ている配線は独立した所定のパターンを形成する。これ
により、各配線は、それぞれ独立した状態となる。
程を実施することにより、インターポーザ上に形成され
ている配線は独立した所定のパターンを形成する。これ
により、各配線は、それぞれ独立した状態となる。
【００２１】即ち、インターポーザ上に配線を例えば電
解メッキ等の電気的手段を用いて形成しようとした場
合、各配線を電気的に接続した状態でないと電解メッキ
処理を行うことができない。しかるに、試験工程で各半
導体素子に対し電気的な試験を行おうとした場合、半導
体素子と接続された配線がそれぞれ電気的に導通した状
態では、半導体素子に対し試験を行うことができない。
解メッキ等の電気的手段を用いて形成しようとした場
合、各配線を電気的に接続した状態でないと電解メッキ
処理を行うことができない。しかるに、試験工程で各半
導体素子に対し電気的な試験を行おうとした場合、半導
体素子と接続された配線がそれぞれ電気的に導通した状
態では、半導体素子に対し試験を行うことができない。
【００２２】しかしながら、上記のように試験工程を実
施する前に配線分離工程を実施することにより、分離さ
れた配線を用いて各半導体素子に対して電気的な試験を
行うことが可能となる。
施する前に配線分離工程を実施することにより、分離さ
れた配線を用いて各半導体素子に対して電気的な試験を
行うことが可能となる。
【００２３】また、試験工程は切断工程を実施する前
に、即ち複数の導体装置が封止樹脂により一体化されて
いる状態で実施される。このため、従来のように個片化
された各半導体装置を個別に試験装置（試験用ソケット
等）に装着する必要がなくなり、試験効率の向上及び製
造コストの低減を図ることができる。
に、即ち複数の導体装置が封止樹脂により一体化されて
いる状態で実施される。このため、従来のように個片化
された各半導体装置を個別に試験装置（試験用ソケット
等）に装着する必要がなくなり、試験効率の向上及び製
造コストの低減を図ることができる。
【００２４】また、請求項２記載の発明によれば、封止
樹脂の形成後に配線分離工程を実施すると共に、配線分
離工程において所定分離位置を機械加工により除去する
ことにより、容易かつ短時間に配線の分離処理を行うこ
とができる。
樹脂の形成後に配線分離工程を実施すると共に、配線分
離工程において所定分離位置を機械加工により除去する
ことにより、容易かつ短時間に配線の分離処理を行うこ
とができる。
【００２５】即ち、機械加工は、エッチング等の加工手
段に比べて加工設備が簡単であり、また短時間にて処理
を行うことができる。また、機械加工では、被加工物
（インターポーザ）に対し大きな加工力（応力）が作用
するが、インターポーザは予め樹脂封止工程において樹
脂封止がされ、機械的な強度が増大されている。従っ
て、配線の分離処理を容易かつ短時間で行うことがで
き、更にはインターポーザ等にダメージが発生すること
を防止できる。
段に比べて加工設備が簡単であり、また短時間にて処理
を行うことができる。また、機械加工では、被加工物
（インターポーザ）に対し大きな加工力（応力）が作用
するが、インターポーザは予め樹脂封止工程において樹
脂封止がされ、機械的な強度が増大されている。従っ
て、配線の分離処理を容易かつ短時間で行うことがで
き、更にはインターポーザ等にダメージが発生すること
を防止できる。
【００２６】また、請求項３記載の発明によれば、封止
樹脂の形成前に配線分離工程を実施すると共に、この配
線分離工程において分離位置をエッチング加工により除
去することにより、前記した機械加工に比べ、配線の分
離処理を高精度に行うことが可能となる。よって、高密
度化し端子数の多い半導体素子にも、容易に対応するこ
とができる。
樹脂の形成前に配線分離工程を実施すると共に、この配
線分離工程において分離位置をエッチング加工により除
去することにより、前記した機械加工に比べ、配線の分
離処理を高精度に行うことが可能となる。よって、高密
度化し端子数の多い半導体素子にも、容易に対応するこ
とができる。
【００２７】また、請求項４記載の発明のように、配線
分離工程はインターポーザ形成工程と同時或いはその直
後に行ってもよい。
分離工程はインターポーザ形成工程と同時或いはその直
後に行ってもよい。
【００２８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００２９】図２乃至図１０は、本発明の第１実施例で
ある半導体装置の製造工程を説明するための図である。
図２は、本発明の第１実施例である半導体装置の製造方
法を示す工程図であり、図３乃至図９は具体的な製造方
法を製造手順に沿って示す図である。更に、図１０は、
本実施例に係る製造方法により製造された半導体装置１
０Ａを示している。
ある半導体装置の製造工程を説明するための図である。
図２は、本発明の第１実施例である半導体装置の製造方
法を示す工程図であり、図３乃至図９は具体的な製造方
法を製造手順に沿って示す図である。更に、図１０は、
本実施例に係る製造方法により製造された半導体装置１
０Ａを示している。
【００３０】先ず、半導体装置１０Ａの製造方法の説明
に先立ち、図１０を用いて半導体装置１０Ａの構成につ
いて説明する。同図に示すように、半導体装置１０Ａ
は、大略すると半導体素子１１，インターポーザ１２
Ａ，樹脂パッケージ１５，及びボール１６等により構成
されている。半導体素子１１は、インターポーザ１２Ａ
上にダイ付け材１３により接合されている。また、イン
ターポーザ１２Ａは、例えばポリイミド（ＰＩ）よりな
るベース基板上に所定の配線パターン１７（図５参照）
が形成されている。
に先立ち、図１０を用いて半導体装置１０Ａの構成につ
いて説明する。同図に示すように、半導体装置１０Ａ
は、大略すると半導体素子１１，インターポーザ１２
Ａ，樹脂パッケージ１５，及びボール１６等により構成
されている。半導体素子１１は、インターポーザ１２Ａ
上にダイ付け材１３により接合されている。また、イン
ターポーザ１２Ａは、例えばポリイミド（ＰＩ）よりな
るベース基板上に所定の配線パターン１７（図５参照）
が形成されている。
【００３１】半導体素子１１の上面に形成された電極バ
ッド（図示せず）と、この配線パターン１７に形成され
たボンディングパッド２３（図５参照）との間には、ワ
イヤ１４が配設されている。また、インターポーザ１２
Ａの半導体素子１１が搭載された面には、樹脂パッケー
ジ１５が形成されている。この樹脂パッケージ１５は、
半導体素子１１,ワイヤ１４，インターポーザ１２Ａ上
に形成された配線パターン１７等を保護する機能を奏す
る。
ッド（図示せず）と、この配線パターン１７に形成され
たボンディングパッド２３（図５参照）との間には、ワ
イヤ１４が配設されている。また、インターポーザ１２
Ａの半導体素子１１が搭載された面には、樹脂パッケー
ジ１５が形成されている。この樹脂パッケージ１５は、
半導体素子１１,ワイヤ１４，インターポーザ１２Ａ上
に形成された配線パターン１７等を保護する機能を奏す
る。
【００３２】更に、配線パターン１７に形成されたボー
ル接続パッド２３には、例えばはんだよりなるボール１
６が接合されている。これにより、半導体素子１１は、
ワイヤ１４及びインターポーザ１２Ａを介してボール１
６に電気的に接続した構成となる。上記構成とされた半
導体装置１０Ａは、ＣＳＰ（チップ・サイズ・パッケー
ジ）タイプの半導体装置であり、小型化を図ることがで
きる。
ル接続パッド２３には、例えばはんだよりなるボール１
６が接合されている。これにより、半導体素子１１は、
ワイヤ１４及びインターポーザ１２Ａを介してボール１
６に電気的に接続した構成となる。上記構成とされた半
導体装置１０Ａは、ＣＳＰ（チップ・サイズ・パッケー
ジ）タイプの半導体装置であり、小型化を図ることがで
きる。
【００３３】続いて、半導体装置１０Ａの製造方法につ
いて、図２乃至図９を参照しつつ、以下説明する。
いて、図２乃至図９を参照しつつ、以下説明する。
【００３４】半導体装置１０Ａを製造するには、先ずイ
ンターポーザ１２を製造するインターポーザ形成工程が
実施される（図２のステップ２０）。図３乃至図５は、
それぞれインターポーザ１２を示している。図３に示す
ように、インターポーザ１２は短冊状の形状を有してお
り、複数の装置形成領域２０を有している。この装置形
成領域２０は、１個の半導体装置１０Ａに対応した領域
である。従って、本実施例では、１枚のインターポーザ
１２から複数の半導体装置１０Ａを製造する、いわゆる
多数個取りを行う製造方法が採られており、製造効率の
向上が図られている。また、後述するステップ２８で切
断処理が行われる際、インターポーザ１２は、装置形成
領域２０を画成するダイシングライン２２で切断され
る。 更に、複数形成された装置形成領域２０の両
側には、位置決め孔２１が複数個形成されている。尚、
以下の説明において、短冊状のインターポーザを符号１
２で示し、ステップ２８の切断工程を実施することによ
り個片化されたインターポーザを符号１２Ａで示すこと
とする。
ンターポーザ１２を製造するインターポーザ形成工程が
実施される（図２のステップ２０）。図３乃至図５は、
それぞれインターポーザ１２を示している。図３に示す
ように、インターポーザ１２は短冊状の形状を有してお
り、複数の装置形成領域２０を有している。この装置形
成領域２０は、１個の半導体装置１０Ａに対応した領域
である。従って、本実施例では、１枚のインターポーザ
１２から複数の半導体装置１０Ａを製造する、いわゆる
多数個取りを行う製造方法が採られており、製造効率の
向上が図られている。また、後述するステップ２８で切
断処理が行われる際、インターポーザ１２は、装置形成
領域２０を画成するダイシングライン２２で切断され
る。 更に、複数形成された装置形成領域２０の両
側には、位置決め孔２１が複数個形成されている。尚、
以下の説明において、短冊状のインターポーザを符号１
２で示し、ステップ２８の切断工程を実施することによ
り個片化されたインターポーザを符号１２Ａで示すこと
とする。
【００３５】図４及び図５は、インターポーザ１２上に
形成された配線パターン１７を示す図である。尚、図５
は、図４に矢印Ａで示した位置を拡大して示す図であ
る。各図に示すように、インターポーザ１２上に形成さ
れた配線パターン１７は、ワイヤ１４がワイヤボンディ
ングされるボンディングパッド２３及びボール接続パッ
ド２７が接続されるボール接続パッド２７を一体的に形
成した構成とされている。また、ベース基板のボール接
続パッド２７が形成された位置には、穴が形成されてお
り、背面側からボール１６が接合可能な構成となってい
る。
形成された配線パターン１７を示す図である。尚、図５
は、図４に矢印Ａで示した位置を拡大して示す図であ
る。各図に示すように、インターポーザ１２上に形成さ
れた配線パターン１７は、ワイヤ１４がワイヤボンディ
ングされるボンディングパッド２３及びボール接続パッ
ド２７が接続されるボール接続パッド２７を一体的に形
成した構成とされている。また、ベース基板のボール接
続パッド２７が形成された位置には、穴が形成されてお
り、背面側からボール１６が接合可能な構成となってい
る。
【００３６】本実施例では、インターポーザ１２上に配
線パターン１７を形成する手段として、電解メッキ法を
用いている。このため、インターポーザ１２上に多数形
成された各配線パターン１７は、それぞれ電気的に接続
されている。具体的には、インターポーザ１２上にはマ
トリックス状にメッキ用配線２４，２５が形成されてお
り、各配線パターン１７はこの各メッキ用配線２４，２
５にメッキ用配線２６を介して電気的に接続されてい
る。この構成とすることにより、メッキ時に全ての配線
パターン１７に電位を印加することができ、電解メッキ
が可能となる。
線パターン１７を形成する手段として、電解メッキ法を
用いている。このため、インターポーザ１２上に多数形
成された各配線パターン１７は、それぞれ電気的に接続
されている。具体的には、インターポーザ１２上にはマ
トリックス状にメッキ用配線２４，２５が形成されてお
り、各配線パターン１７はこの各メッキ用配線２４，２
５にメッキ用配線２６を介して電気的に接続されてい
る。この構成とすることにより、メッキ時に全ての配線
パターン１７に電位を印加することができ、電解メッキ
が可能となる。
【００３７】このメッキ用配線２４，２５は、前記した
ダイシングライン２２上に形成位置が設定されている。
よって、ステップ２７で実施される切断工程を行うこと
により、メッキ用配線２４，２５は除去され各配線パタ
ーン１７はそれぞれ電気的に独立した構成となる。
ダイシングライン２２上に形成位置が設定されている。
よって、ステップ２７で実施される切断工程を行うこと
により、メッキ用配線２４，２５は除去され各配線パタ
ーン１７はそれぞれ電気的に独立した構成となる。
【００３８】上記構成とされたインターポーザ１２に
は、半導体素子１１が搭載される（図２のステップ２
１）。この際、半導体素子１１は、インターポーザ１２
上の各装置形成領域２０に、ダイ付け材１３を用いてそ
れぞれ固定（搭載）される。そして、半導体素子１１が
インターポーザ１２上に搭載されると、ワイヤボンディ
ング装置により、半導体素子１１とワイヤボンディング
パッド２３との間にワイヤ１４がボンディングされる
（ステップ２２）。図６は、ステップ２１の素子搭載処
理（ダイボンディング）、及びステップ２２のワイヤボ
ンディング処理が終了した状態のインターポーザ１２を
示している。尚、以下の説明では、ステップ２１及びス
テップ２２の各処理をまとめて、素子搭載工程というも
のとする。
は、半導体素子１１が搭載される（図２のステップ２
１）。この際、半導体素子１１は、インターポーザ１２
上の各装置形成領域２０に、ダイ付け材１３を用いてそ
れぞれ固定（搭載）される。そして、半導体素子１１が
インターポーザ１２上に搭載されると、ワイヤボンディ
ング装置により、半導体素子１１とワイヤボンディング
パッド２３との間にワイヤ１４がボンディングされる
（ステップ２２）。図６は、ステップ２１の素子搭載処
理（ダイボンディング）、及びステップ２２のワイヤボ
ンディング処理が終了した状態のインターポーザ１２を
示している。尚、以下の説明では、ステップ２１及びス
テップ２２の各処理をまとめて、素子搭載工程というも
のとする。
【００３９】素子搭載工程が終了すると続いて樹脂封止
工程が実施され、インターポーザ１２上の複数の半導体
素子１１を一括的に覆うよう、封止樹脂２８がモールド
形成される（ステップ３３）。このように、一括的に封
止樹脂２８を形成することにより、その後の各工程にお
ける作業の効率性、及びハンドリング性等の向上を図る
ことができる。図７は、封止樹脂２８が形成されたイン
ターポーザ１２を示している。
工程が実施され、インターポーザ１２上の複数の半導体
素子１１を一括的に覆うよう、封止樹脂２８がモールド
形成される（ステップ３３）。このように、一括的に封
止樹脂２８を形成することにより、その後の各工程にお
ける作業の効率性、及びハンドリング性等の向上を図る
ことができる。図７は、封止樹脂２８が形成されたイン
ターポーザ１２を示している。
【００４０】樹脂封止工程を実施することにより封止樹
脂２８が形成されると、続いてインターポーザ１２の封
止樹脂２８が形成された側と反対側面に外部接続端子と
なるボール１６が配設され（ステップ２４）、その後に
封止樹脂２８の所定位置に製造される半導体装置１０Ａ
を識別するための捺印処理が行われる（ステップ２
５）。
脂２８が形成されると、続いてインターポーザ１２の封
止樹脂２８が形成された側と反対側面に外部接続端子と
なるボール１６が配設され（ステップ２４）、その後に
封止樹脂２８の所定位置に製造される半導体装置１０Ａ
を識別するための捺印処理が行われる（ステップ２
５）。
【００４１】続くステップ２６では、配線分離工程が実
施される。本実施例では、図８に示すように、ダイサー
３０を用いてインターポーザ１２のダイシングライン２
２を切断する。この際、封止樹脂２８の全てをダイシン
グ処理するのではなく、インターポーザ１２と封止樹脂
２８の一部をダイシング処理する。よって、本実施例に
よる配線分離工程を実施することにより、インターポー
ザ１２側から封止樹脂２８の途中位置まで達するハーフ
カット部２９が形成される。
施される。本実施例では、図８に示すように、ダイサー
３０を用いてインターポーザ１２のダイシングライン２
２を切断する。この際、封止樹脂２８の全てをダイシン
グ処理するのではなく、インターポーザ１２と封止樹脂
２８の一部をダイシング処理する。よって、本実施例に
よる配線分離工程を実施することにより、インターポー
ザ１２側から封止樹脂２８の途中位置まで達するハーフ
カット部２９が形成される。
【００４２】前記したように、インターポーザ１２のダ
イシングライン２２には、各配線パターン１７を電気的
に接続するメッキ用配線２４，２５が形成されている。
従って、ダイシングライン２２をダイシング処理するこ
とにより、メッキ用配線２４，２５は除去され、各配線
パターン１７はそれぞれ電気的に独立した状態となる。
イシングライン２２には、各配線パターン１７を電気的
に接続するメッキ用配線２４，２５が形成されている。
従って、ダイシングライン２２をダイシング処理するこ
とにより、メッキ用配線２４，２５は除去され、各配線
パターン１７はそれぞれ電気的に独立した状態となる。
【００４３】また、ハーフカット部２９の深さは、後の
各工程において行われるハンドリング時に、封止樹脂２
８がハーフカット部２９で折れや変形が発生しない強度
を維持するよう設定されている。従って、配線分離工程
を実施した後も、封止樹脂２８が形成されたインターポ
ーザ１２は、短冊状の形状を維持したままの状態で取り
扱うことができる。
各工程において行われるハンドリング時に、封止樹脂２
８がハーフカット部２９で折れや変形が発生しない強度
を維持するよう設定されている。従って、配線分離工程
を実施した後も、封止樹脂２８が形成されたインターポ
ーザ１２は、短冊状の形状を維持したままの状態で取り
扱うことができる。
【００４４】また、上記のようにメッキ用配線２４，２
５を除去するのに、ダイサー３０等の機械加工を用いた
ことにより、メッキ用配線２４，２５の除去処理を容易
かつ短時間に配線の分離処理を行うことが可能となる。
即ち、機械加工は、エッチング等の加工手段に比べて加
工設備が簡単であり、また短時間にて処理を行うことが
できる。
５を除去するのに、ダイサー３０等の機械加工を用いた
ことにより、メッキ用配線２４，２５の除去処理を容易
かつ短時間に配線の分離処理を行うことが可能となる。
即ち、機械加工は、エッチング等の加工手段に比べて加
工設備が簡単であり、また短時間にて処理を行うことが
できる。
【００４５】一方、機械加工ではフィルム状のインター
ポーザ１２に対し大きな加工力（応力）が作用するが、
インターポーザ１２は樹脂封止２８により補強されてお
り機械的な強度が増大されている。従って、配線分離工
程の実施時において、半導体素子１１，インターポーザ
１２等にダメージが発生することを防止でき、製造され
る半導体装置１０Ａの歩留を向上することができる。
ポーザ１２に対し大きな加工力（応力）が作用するが、
インターポーザ１２は樹脂封止２８により補強されてお
り機械的な強度が増大されている。従って、配線分離工
程の実施時において、半導体素子１１，インターポーザ
１２等にダメージが発生することを防止でき、製造され
る半導体装置１０Ａの歩留を向上することができる。
【００４６】尚、本実施例における配線分離工程では、
図８に示すように、ハーフカット部２９を封止樹脂２８
まで達するよう形成したが、少なくともメッキ用配線２
４，２５を切断できる深さであれば、必ずしも封止樹脂
２８まで達する必要はない。上記した配線分離工程が終
了すると、続いて試験工程が実施される（ステップ２
７）。図９は、インターポーザ１２に搭載された各半導
体素子１１に対して動作試験を行っている様子を示して
いる。インターポーザ１２は、封止樹脂２８が試験装置
のソケット３３に装着される。この際、インターポーザ
１２には位置決め孔２１が形成されているため、精度の
高い位置決めを行うことができる。
図８に示すように、ハーフカット部２９を封止樹脂２８
まで達するよう形成したが、少なくともメッキ用配線２
４，２５を切断できる深さであれば、必ずしも封止樹脂
２８まで達する必要はない。上記した配線分離工程が終
了すると、続いて試験工程が実施される（ステップ２
７）。図９は、インターポーザ１２に搭載された各半導
体素子１１に対して動作試験を行っている様子を示して
いる。インターポーザ１２は、封止樹脂２８が試験装置
のソケット３３に装着される。この際、インターポーザ
１２には位置決め孔２１が形成されているため、精度の
高い位置決めを行うことができる。
【００４７】また、ソケット３３に装着された状態にお
いて、インターポーザ１２と対向する位置にはテストボ
ード３１装着される。このテストボード３１は、図示し
ない試験装置に接続された複数のテスト用ポコピン３２
を有している。このテスト用ポコピン３２の配設位置
は、ステップ２４でインターポーザ１２に配設されたボ
ール１６の形成位置と対応するよう構成されている。そ
して、この各テスト用ポコピン３２が各ボール１６と接
続することにより、各半導体素子１１に対して動作試験
が行われる。
いて、インターポーザ１２と対向する位置にはテストボ
ード３１装着される。このテストボード３１は、図示し
ない試験装置に接続された複数のテスト用ポコピン３２
を有している。このテスト用ポコピン３２の配設位置
は、ステップ２４でインターポーザ１２に配設されたボ
ール１６の形成位置と対応するよう構成されている。そ
して、この各テスト用ポコピン３２が各ボール１６と接
続することにより、各半導体素子１１に対して動作試験
が行われる。
【００４８】この際、上記したように配線分離工程を実
施することにより、インターポーザ１２上に形成されて
いる配線パターン１７はそれぞれ独立した構成となって
いるため、半導体素子１１毎に動作試験を行うことが可
能となる。また、試験工程は、後に実施される切断工程
（インターポーザ１２及び封止樹脂２８を完全に分離す
る工程）を実施する前に、即ち複数の導体装置１０Ａが
封止樹脂２８により一体化されている状態（短冊状の状
態）で実施される。
施することにより、インターポーザ１２上に形成されて
いる配線パターン１７はそれぞれ独立した構成となって
いるため、半導体素子１１毎に動作試験を行うことが可
能となる。また、試験工程は、後に実施される切断工程
（インターポーザ１２及び封止樹脂２８を完全に分離す
る工程）を実施する前に、即ち複数の導体装置１０Ａが
封止樹脂２８により一体化されている状態（短冊状の状
態）で実施される。
【００４９】これにより、従来のように個片化された各
半導体装置を個別に試験装置（試験用ソケット等）に装
着する必要がなくなり、１回のソケット３３への装着で
全ての半導体素子１１（半導体装置１０Ａ）に対し試験
を行えるため、試験効率の向上及び製造コストの低減を
図ることができる。
半導体装置を個別に試験装置（試験用ソケット等）に装
着する必要がなくなり、１回のソケット３３への装着で
全ての半導体素子１１（半導体装置１０Ａ）に対し試験
を行えるため、試験効率の向上及び製造コストの低減を
図ることができる。
【００５０】また、個々の半導体装置１０Ａの大きさが
変化したとしても、複数の半導体装置１０Ａが集合した
短冊状のインターポーザ１２の形状及び封止樹脂２８の
最外周の形状は変化しない。このため、ソケット３３の
形状及びテストボード３１の大きさは一定の大きさでよ
く、試験設備の簡単化を図ることができる。尚、テスト
ボード３１において、テスト用ポコピン３２の配置をボ
ール１６の位置に対応させて変更するのは比較的容易に
行うことができる。
変化したとしても、複数の半導体装置１０Ａが集合した
短冊状のインターポーザ１２の形状及び封止樹脂２８の
最外周の形状は変化しない。このため、ソケット３３の
形状及びテストボード３１の大きさは一定の大きさでよ
く、試験設備の簡単化を図ることができる。尚、テスト
ボード３１において、テスト用ポコピン３２の配置をボ
ール１６の位置に対応させて変更するのは比較的容易に
行うことができる。
【００５１】上記した試験工程が終了すると、続いて再
びダイサー３０を用いて、ハーフカット部２９の形成位
置を再び切断する（ステップ２８）。これにより、イン
ターポーザ１２及び封止樹脂２８は個片化されてインタ
ーポーザ１２Ａ，樹脂パッケージ１５となり、半導体装
置１０Ａが形成される。続いて、個片化された半導体装
置１０Ａは梱包され出荷される（ステップ２９）。以上
により、半導体装置１０Ａの製造工程が終了する。
びダイサー３０を用いて、ハーフカット部２９の形成位
置を再び切断する（ステップ２８）。これにより、イン
ターポーザ１２及び封止樹脂２８は個片化されてインタ
ーポーザ１２Ａ，樹脂パッケージ１５となり、半導体装
置１０Ａが形成される。続いて、個片化された半導体装
置１０Ａは梱包され出荷される（ステップ２９）。以上
により、半導体装置１０Ａの製造工程が終了する。
【００５２】続いて、本発明の第２実施例について説明
する。図１１及び図１３は、本発明の第２実施例である
半導体装置の製造方法を説明するための図である。図１
１は、第２実施例である製造方法の製造工程図であり、
図１２は配線パターン１７の近傍を拡大して示す図であ
り、更に図１３は第２実施例における試験工程を示して
いる。尚、図１２及び図１３において、先に図３乃至図
１０に示した構成と同一構成については同一符号を付し
てその説明を省略する。
する。図１１及び図１３は、本発明の第２実施例である
半導体装置の製造方法を説明するための図である。図１
１は、第２実施例である製造方法の製造工程図であり、
図１２は配線パターン１７の近傍を拡大して示す図であ
り、更に図１３は第２実施例における試験工程を示して
いる。尚、図１２及び図１３において、先に図３乃至図
１０に示した構成と同一構成については同一符号を付し
てその説明を省略する。
【００５３】本実施例に係る製造方法では、配線分離工
程をインターポーザ形成工程と同時に行う構成としたこ
とを特徴とするものである。具体的には、図１１にステ
ップ３０で示すインターポーザ形成工程において、配線
パターン１７を無電解メッキで形成することにより、第
１実施例では必要であったメッキ用配線２４〜２６を不
要としたものである。
程をインターポーザ形成工程と同時に行う構成としたこ
とを特徴とするものである。具体的には、図１１にステ
ップ３０で示すインターポーザ形成工程において、配線
パターン１７を無電解メッキで形成することにより、第
１実施例では必要であったメッキ用配線２４〜２６を不
要としたものである。
【００５４】また、この方法に代えて、第１実施例と同
様に電解メッキ法を用いて配線パターン１７を形成した
後、各配線パターン１７を接続するメッキ用配線２４〜
２６をエッチングにより除去する方法を用いてもよい。
このようにして形成されたインターポーザ４０を図１２
に示す。同図に示すように、各配線パターン１７はイン
ターポーザ形成工程が終了した時点で、それぞれ電気的
に独立した構成となっている。本実施例のように、配線
分離工程をインターポーザ形成工程と同時に行うことに
より、第１実施例のようにインターポーザ形成工程と配
線分離工程を別個に行う必要はなくなり、製造工程の更
なる簡略化を図ることができる。
様に電解メッキ法を用いて配線パターン１７を形成した
後、各配線パターン１７を接続するメッキ用配線２４〜
２６をエッチングにより除去する方法を用いてもよい。
このようにして形成されたインターポーザ４０を図１２
に示す。同図に示すように、各配線パターン１７はイン
ターポーザ形成工程が終了した時点で、それぞれ電気的
に独立した構成となっている。本実施例のように、配線
分離工程をインターポーザ形成工程と同時に行うことに
より、第１実施例のようにインターポーザ形成工程と配
線分離工程を別個に行う必要はなくなり、製造工程の更
なる簡略化を図ることができる。
【００５５】また、図１３に示すように本実施例では、
試験工程を実施する際、インターポーザ４０及び封止樹
脂２８にハーフカット部２９が形成されないため、機械
的強度が向上している。よって、試験時にインターポー
ザ４０或いは封止樹脂２８に反りや撓みが発生すること
を防止でき、テスト用ポコピン３２とボール１６を確実
に接続させることができる。
試験工程を実施する際、インターポーザ４０及び封止樹
脂２８にハーフカット部２９が形成されないため、機械
的強度が向上している。よって、試験時にインターポー
ザ４０或いは封止樹脂２８に反りや撓みが発生すること
を防止でき、テスト用ポコピン３２とボール１６を確実
に接続させることができる。
【００５６】図１４は、本発明の第３実施例である製造
方法の試験工程を示している。先に説明した第１及び第
２実施例では、樹脂封止工程においてインターポーザ１
２の全面に渡り封止樹脂２８を配設した方法が採られて
いた。しかしながら、樹脂封止工程においては、必ずし
もインターポーザ１２の全面に封止樹脂２８を配設する
必要はない。即ち、樹脂封止工程で用いる金型に個々の
樹脂パッケージ１５Ｂに対応したキャビティを形成して
おくことにより、樹脂封止工程において直接樹脂パッケ
ージ１５Ｂを形成することができる。
方法の試験工程を示している。先に説明した第１及び第
２実施例では、樹脂封止工程においてインターポーザ１
２の全面に渡り封止樹脂２８を配設した方法が採られて
いた。しかしながら、樹脂封止工程においては、必ずし
もインターポーザ１２の全面に封止樹脂２８を配設する
必要はない。即ち、樹脂封止工程で用いる金型に個々の
樹脂パッケージ１５Ｂに対応したキャビティを形成して
おくことにより、樹脂封止工程において直接樹脂パッケ
ージ１５Ｂを形成することができる。
【００５７】本実施例のように樹脂封止工程において樹
脂パッケージ１５Ｂが形成されることにより、切断工程
ではインターポーザ４０のみを切断することにより個片
化することが可能となる。これにより、ダイサー３０が
樹脂粉により目詰まりすることを防止でき、また塵埃の
発生量も低減することができる。図１５は、本実施例の
製造方法により製造された半導体装置１０Ｂを示してい
る。同図に示すように、半導体装置１０Ｂの樹脂パッケ
ージ１５Ｂは、金型からの抜け性を向上させるために傾
斜面となっている。
脂パッケージ１５Ｂが形成されることにより、切断工程
ではインターポーザ４０のみを切断することにより個片
化することが可能となる。これにより、ダイサー３０が
樹脂粉により目詰まりすることを防止でき、また塵埃の
発生量も低減することができる。図１５は、本実施例の
製造方法により製造された半導体装置１０Ｂを示してい
る。同図に示すように、半導体装置１０Ｂの樹脂パッケ
ージ１５Ｂは、金型からの抜け性を向上させるために傾
斜面となっている。
【００５８】尚、上記した各実施例では、インターポー
ザ１２，４０としてＰｌテープ（ＴＡＢテープ等）をベ
ース基板として用いた例を示したが、本発明はＰＩテー
プに限定されるものではなく、ガラスエポキシ基板、セ
ラミック基板等を使用することも可能である。
ザ１２，４０としてＰｌテープ（ＴＡＢテープ等）をベ
ース基板として用いた例を示したが、本発明はＰＩテー
プに限定されるものではなく、ガラスエポキシ基板、セ
ラミック基板等を使用することも可能である。
【００５９】また、樹脂封止工程についても、モールド
法に限定されものではなく、液状レジストによる封止で
も実現可能である。また、上記した各実施例では、外部
接続端子としてボール１６を用いた例を示したが、ボー
ルを搭載しない構成の半導体装置（例えば、ランドグリ
ッドアレイ：ＬＧＡ）でも実現可能である。
法に限定されものではなく、液状レジストによる封止で
も実現可能である。また、上記した各実施例では、外部
接続端子としてボール１６を用いた例を示したが、ボー
ルを搭載しない構成の半導体装置（例えば、ランドグリ
ッドアレイ：ＬＧＡ）でも実現可能である。
【００６０】また、本実施例では各配線パターン１７を
分離する配線分離工程において、ダイサー３０を用いた
例を示したが、メッキ用配線２４〜２６を削除する方法
はこれに限定されるものではなく、インターポーザ１
２，４０の材質、厚さ、及び切断必要なメッキ用配線２
４〜２６の導体幅，厚さ等により、より正確に低コスト
にて切断可能な方式を選択すれば良い。具体的には、ダ
イサー３０以外の切断方法としては、レーザによる切
断、金型等の切断刃の押圧による切断、ドリルを用いた
ルーター装置による切断などがある。
分離する配線分離工程において、ダイサー３０を用いた
例を示したが、メッキ用配線２４〜２６を削除する方法
はこれに限定されるものではなく、インターポーザ１
２，４０の材質、厚さ、及び切断必要なメッキ用配線２
４〜２６の導体幅，厚さ等により、より正確に低コスト
にて切断可能な方式を選択すれば良い。具体的には、ダ
イサー３０以外の切断方法としては、レーザによる切
断、金型等の切断刃の押圧による切断、ドリルを用いた
ルーター装置による切断などがある。
【００６１】また、試験工程においては、インターポー
ザ１２，４０及び封止樹脂２８に発生する反りを少なく
することが重要である。−般的に、ワイヤボンデイング
タイプのＣＳＰでは、封止樹脂２８の厚さが０．６〜
０．８ｍｍに対して、半導体素子１１の厚さは０．３〜
０．５ｍｍ程度である。しかしながら、上記の反りを考
慮した場合、封止樹脂２８の厚さを０．２〜０．３ｍｍ
とし、半導体素子１１の厚さが０．０５〜０．１５ｍｍ
程度となるよう、薄型化することによりインターポーザ
１２に及ぼす影響を少なくでき、反りの低減を図ること
ができる。
ザ１２，４０及び封止樹脂２８に発生する反りを少なく
することが重要である。−般的に、ワイヤボンデイング
タイプのＣＳＰでは、封止樹脂２８の厚さが０．６〜
０．８ｍｍに対して、半導体素子１１の厚さは０．３〜
０．５ｍｍ程度である。しかしながら、上記の反りを考
慮した場合、封止樹脂２８の厚さを０．２〜０．３ｍｍ
とし、半導体素子１１の厚さが０．０５〜０．１５ｍｍ
程度となるよう、薄型化することによりインターポーザ
１２に及ぼす影響を少なくでき、反りの低減を図ること
ができる。
【００６２】更に、従来では試験終了後に、良品、不良
品ともにピックアップされ分離され梱包されていたが、
本発明では試験結果（良否について）を半導体装置もし
くは、インターポーザの不要部分に記載しておくことが
可能となり、最終切断工程にて良品のみをピックアップ
することができる。よって、良品のみを効率的に分離し
梱包することが可能となる。
品ともにピックアップされ分離され梱包されていたが、
本発明では試験結果（良否について）を半導体装置もし
くは、インターポーザの不要部分に記載しておくことが
可能となり、最終切断工程にて良品のみをピックアップ
することができる。よって、良品のみを効率的に分離し
梱包することが可能となる。
【００６３】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。
種々の効果を実現することができる。
【００６４】請求項１記載の発明によれば、試験工程を
実施する前に配線分離工程を実施することにより、従来
のように個片化された各半導体装置を個別に試験装置
（試験用ソケット等）に装着する必要がなくなり、試験
効率の向上及び製造コストの低減を図ることができる。
実施する前に配線分離工程を実施することにより、従来
のように個片化された各半導体装置を個別に試験装置
（試験用ソケット等）に装着する必要がなくなり、試験
効率の向上及び製造コストの低減を図ることができる。
【００６５】また、請求項２記載の発明によれば、配線
の分離処理を容易かつ短時間で行うことができると共
に、インターポーザ等にダメージが発生することを防止
できる。
の分離処理を容易かつ短時間で行うことができると共
に、インターポーザ等にダメージが発生することを防止
できる。
【００６６】また、請求項３記載の発明によれば、配線
の分離処理を高精度に行うことが可能となり、よって高
密度化し端子数の多い半導体素子にも容易に対応するこ
とができる。
の分離処理を高精度に行うことが可能となり、よって高
密度化し端子数の多い半導体素子にも容易に対応するこ
とができる。
【００６７】以上の説明に関して、更に次の項を開示す
る。 （１） 所定パターンの配線を有したインターポーザを
形成するインターポーザ形成工程と、複数の半導体素子
を前記インターポーザ上に搭載する素子搭載工程と、該
素子搭載工程が終了した後に、該複数の半導体素子を一
括にて樹脂封止する樹脂封止工程と、該樹脂封止工程が
終了した後に、該封止樹脂をインターポーザと共に切断
し個片化する切断工程とを有する半導体装置の製造方法
において、前記樹脂封止工程の実施前或いは実施後に、
前記インターポーザ上に形成されている配線を独立した
所定のパターンを形成するよう所定分離位置で分離させ
る配線分離工程と、前記配線分離工程が終了後、前記イ
ンターポーザ上に複数の半導体素子が搭載された状態
で、該半導体素子に対して電気的特性試験を実施する試
験工程とを設け、かつ、該試験工程が終了した後に前記
切断工程を実施することを特徴とする半導体装置の製造
方法。 （２） 第１項記載の半導体装置の製造方法において、
前記配線分離工程では、少なくとも前記インターポーザ
上の前記所定分離位置を切断用金型を用いて除去するこ
とを特徴とする半導体装置の製造方法。 （３） 第１項記載の半導体装置の製造方法において、
前記配線分離工程では、少なくとも前記インターポーザ
上の前記所定分離位置をドリルを用いるルーター加工装
置により除去することを特徴とする半導体装置の製造方
法。 （４） 第１項記載の半導体装置の製造方法において、
前記配線分離工程では、少なくとも前記インターポーザ
上の前記所定分離位置をレーザ光を用いるレーザ加工装
置により除去することを特徴とする半導体装置の製造方
法。 （５）第１項乃至第４項のいずれかに記載の半導体装置
の製造方法において、前記樹脂封止工程では、前記イン
ターポーザに搭載された複数の前記半導体素子毎に樹脂
パッケージを形成することを特徴とする半導体装置の製
造方法。
る。 （１） 所定パターンの配線を有したインターポーザを
形成するインターポーザ形成工程と、複数の半導体素子
を前記インターポーザ上に搭載する素子搭載工程と、該
素子搭載工程が終了した後に、該複数の半導体素子を一
括にて樹脂封止する樹脂封止工程と、該樹脂封止工程が
終了した後に、該封止樹脂をインターポーザと共に切断
し個片化する切断工程とを有する半導体装置の製造方法
において、前記樹脂封止工程の実施前或いは実施後に、
前記インターポーザ上に形成されている配線を独立した
所定のパターンを形成するよう所定分離位置で分離させ
る配線分離工程と、前記配線分離工程が終了後、前記イ
ンターポーザ上に複数の半導体素子が搭載された状態
で、該半導体素子に対して電気的特性試験を実施する試
験工程とを設け、かつ、該試験工程が終了した後に前記
切断工程を実施することを特徴とする半導体装置の製造
方法。 （２） 第１項記載の半導体装置の製造方法において、
前記配線分離工程では、少なくとも前記インターポーザ
上の前記所定分離位置を切断用金型を用いて除去するこ
とを特徴とする半導体装置の製造方法。 （３） 第１項記載の半導体装置の製造方法において、
前記配線分離工程では、少なくとも前記インターポーザ
上の前記所定分離位置をドリルを用いるルーター加工装
置により除去することを特徴とする半導体装置の製造方
法。 （４） 第１項記載の半導体装置の製造方法において、
前記配線分離工程では、少なくとも前記インターポーザ
上の前記所定分離位置をレーザ光を用いるレーザ加工装
置により除去することを特徴とする半導体装置の製造方
法。 （５）第１項乃至第４項のいずれかに記載の半導体装置
の製造方法において、前記樹脂封止工程では、前記イン
ターポーザに搭載された複数の前記半導体素子毎に樹脂
パッケージを形成することを特徴とする半導体装置の製
造方法。
【図１】従来における半導体装置の製造方法の一例を示
す工程図である。
す工程図である。
【図２】本発明の第１実施例である半導体装置の製造方
法を示す工程図である。
法を示す工程図である。
【図３】本発明で用いるインターポーザを示す図であ
る。
る。
【図４】インターポーザに形成されているメッキ用配線
を示す図である。ある
を示す図である。ある
【図５】メッキ用配線が形成されている部位を拡大して
示す図である。
示す図である。
【図６】インターポーザに半導体素子を搭載すると共
に、ワイヤを配設した状態を示す図である。
に、ワイヤを配設した状態を示す図である。
【図７】インターポーザに封止樹脂を形成した状態を示
す図である。
す図である。
【図８】インターポーザにハーフカット部を形成した状
態を示す図である。
態を示す図である。
【図９】第１実施例における試験工程を示す図である。
【図１０】第１実施例により製造された半導体装置を示
す図である。
す図である。
【図１１】本発明の第２実施例である半導体装置の製造
方法を示す工程図である。
方法を示す工程図である。
【図１２】第２実施例で用いるインターポーザのボンデ
ィングパッド近傍を拡大して示す図である。
ィングパッド近傍を拡大して示す図である。
【図１３】第２実施例における試験工程を示す図であ
る。
る。
【図１４】本発明の第３実施例である半導体装置載の製
造方法における試験工程を示す図である。
造方法における試験工程を示す図である。
【図１５】第３実施例により製造された半導体装置を示
す図である。
す図である。
１０Ａ，１０Ｂ 半導体装置 １１ 半導体素子 １２，１２ａ，４０ インターポーザ １３ ダイ付け材 １４ ワイヤ １５ 樹脂パッケージ １６ ボール １７ 配線パターン ２０ 装置形成領域 ２１ 位置決め孔 ２２ ダイシングライン ２３，４１ ボンディングパッド ２４，２５，２６，２７ メッキ用配線 ２８ 封止樹脂 ２９ ハーフカット部 ３０ ダイサー ３１ テストボード ３２ テスト用ポコピン ３３ ソケット
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M106 AA04 CA70 5F044 MM23 RR19 5F061 AA01 BA05 CA21 CB13 GA03
Claims (4)
- 【請求項１】 所定パターンの配線を有したインターポ
ーザを形成するインターポーザ形成工程と、 複数の半導体素子を前記インターポーザ上に搭載する素
子搭載工程と、 該素子搭載工程が終了した後に、該複数の半導体素子を
一括にて樹脂封止する樹脂封止工程と、 該樹脂封止工程が終了した後に、該封止樹脂をインター
ポーザと共に切断し個片化する切断工程とを有する半導
体装置の製造方法において、 前記樹脂封止工程の実施前或いは実施後に、前記インタ
ーポーザ上に形成されている配線を独立した所定のパタ
ーンを形成するよう所定分離位置で分離させる配線分離
工程と、 前記配線分離工程が終了後、前記インターポーザ上に複
数の半導体素子が搭載された状態で、該半導体素子に対
して電気的特性試験を実施する試験工程とを設け、 かつ、該試験工程が終了した後に前記切断工程を実施す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、 前記封止樹脂の形成後に前記配線分離工程を実施し、 かつ、該配線分離工程では、少なくとも前記インターポ
ーザ上の前記所定分離位置を機械加工により除去するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記封止樹脂の形成前に前記配線分離工程を実施し、 かつ、該配線分離工程では、少なくとも前記インターポ
ーザ上の前記所定分離位置をエッチング加工により除去
することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記インターポーザ形成工程と同時或いはその直後に、
前記配線分離工程を実施することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009375A JP2001203293A (ja) | 2000-01-18 | 2000-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009375A JP2001203293A (ja) | 2000-01-18 | 2000-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001203293A true JP2001203293A (ja) | 2001-07-27 |
Family
ID=18537538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000009375A Pending JP2001203293A (ja) | 2000-01-18 | 2000-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001203293A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060118A (ja) * | 2001-08-13 | 2003-02-28 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
| US7166490B2 (en) | 2002-07-10 | 2007-01-23 | Renesas Technology Corp. | Semiconductor device with terminals, and method of manufacturing the same |
| JP2008028199A (ja) * | 2006-07-21 | 2008-02-07 | Nichicon Corp | 混成集積回路基板の製造方法 |
| US7479705B2 (en) | 2003-08-28 | 2009-01-20 | Renesas Technology Corp. | Semiconductor device |
-
2000
- 2000-01-18 JP JP2000009375A patent/JP2001203293A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060118A (ja) * | 2001-08-13 | 2003-02-28 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
| JP4595265B2 (ja) * | 2001-08-13 | 2010-12-08 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置の製造方法 |
| US7166490B2 (en) | 2002-07-10 | 2007-01-23 | Renesas Technology Corp. | Semiconductor device with terminals, and method of manufacturing the same |
| US7348191B2 (en) | 2002-07-10 | 2008-03-25 | Renesas Technology Corp. | Semiconductor device with terminals, and method of manufacturing the same |
| US7479705B2 (en) | 2003-08-28 | 2009-01-20 | Renesas Technology Corp. | Semiconductor device |
| US7615872B2 (en) | 2003-08-28 | 2009-11-10 | Renesas Technology Corp. | Semiconductor device |
| JP2008028199A (ja) * | 2006-07-21 | 2008-02-07 | Nichicon Corp | 混成集積回路基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6329606B1 (en) | Grid array assembly of circuit boards with singulation grooves | |
| US6602734B1 (en) | Method of manufacturing a semiconductor device | |
| US7365420B2 (en) | Semiconductor packages and methods for making and using same | |
| US7138298B2 (en) | Semiconductor chip with external connecting terminal | |
| JP4796271B2 (ja) | 半導体装置の製造方法 | |
| US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
| EP3440697A1 (en) | Flat no-leads package with improved contact leads | |
| US20030180988A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2001203293A (ja) | 半導体装置の製造方法 | |
| JP2006344827A (ja) | 半導体装置の製造方法 | |
| JP3854814B2 (ja) | 半導体装置の製造方法 | |
| JP2000183218A (ja) | Ｉｃパッケージの製造方法 | |
| JP4002143B2 (ja) | 半導体装置の製造方法 | |
| JP4477976B2 (ja) | 半導体装置の製造方法 | |
| JP4485210B2 (ja) | 半導体デバイス、電子機器、半導体デバイスの製造方法及び電子機器の製造方法 | |
| JPH02181956A (ja) | 半導体装置 | |
| JP2003179004A (ja) | 半導体装置の製造方法およびそれに用いられるダイシング装置 | |
| CN112820723A (zh) | 多基岛芯片封装结构以及封装方法 | |
| JP2003078072A (ja) | 半導体装置の製造方法 | |
| JP2009206532A (ja) | 半導体装置の製造方法 | |
| KR20090012446U (ko) | 반도체 다이 어태칭을 위한 마그네틱 생크 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |