JP2002329731A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002329731A JP2001131575A JP2001131575A JP2002329731A JP 2002329731 A JP2002329731 A JP 2002329731A JP 2001131575 A JP2001131575 A JP 2001131575A JP 2001131575 A JP2001131575 A JP 2001131575A JP 2002329731 A JP2002329731 A JP 2002329731A
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Masakuni Shibamoto
正訓 柴本
Kazunari Suzuki
一成 鈴木
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Hitachi Solutions Technology Ltd
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Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 不良の半導体装置を選別工程前に取り除くこ
とによって、半導体装置の選別を高効率化し、かつ製造
コストを小さくする。 【解決手段】 不良のデバイス領域に不良マークＦＭが
予め貼り付けられた多数個取り基板と半導体チップ４と
を準備する。不良マークＦＭは、プレート状の鉄などの
強磁性体からなる。各々のデバイス領域に半導体チップ
４を搭載して、ボンディングワイヤ６によるボンディン
グ後、ボンディングワイヤ６の断線などの外観検査を行
い、組み立て不良がある半導体チップ４の表面に不良マ
ークＦＭを貼り付ける。外観検査後、一括モールド部を
形成し、接続用電極にはんだバンプ５をそれぞれ形成
し、ダイシングラインに沿って一括モールド部を個片化
する。その後、磁石などによって不良マークＦＭを物理
的にピックアップし、不良の半導体装置１ｂを選別す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、一括モールド方式（ＭＡＰ：Ｍｏｌ
ｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）により形成された半
導体装置の選別の高効率化に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】たとえば、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ
Ｐａｃｋａｇｅ）などの表面実装形パッケージの半
導体装置においては、生産効率を向上して低コスト化を
図る技術として、いわゆる一括モールド方式が知られて
いる。
【０００３】本発明者が検討したところによれば、一括
モールド方式は、複数のデバイス領域が区画されて連な
って形成された多数個取りのプリント配線基板を用い、
それぞれに半導体チップが搭載された複数のデバイス領
域を一括に覆う状態でモールドによって樹脂封止して一
括封止部を形成する方法である。
【０００４】そして、樹脂封止後、はんだバンプなどの
外部端子を形成し、ダイシングを行って多数個取りプリ
ント配線基板および一括封止部をデバイス領域単位に分
割（個片化）し、個々のパッケージを形成する。
【０００５】また、半導体チップを搭載するプリント配
線基板のデバイス領域に配線不良などがある場合には、
そのデバイス領域に半導体チップが搭載されることを防
止する不良識別の目印が不良個所に設けられている。こ
の不良識別の目印としては、たとえば、不良識別用のシ
ール、インキなどによるマーキング、あるいは不良個所
表面のけがきなどである。
【０００６】その後、個片化された半導体装置は、選別
工程において良品、不良品の判定が行われる。
【０００７】なお、この種の半導体装置について詳しく
述べてある例としては、特開平１２−１２７４５号公報
があり、この文献には、一括モールド方式を用いて組み
立てられる半導体装置について記載されている。
【０００８】
【発明が解決しようとする課題】ところが、上記のよう
なＭＡＰ方式の半導体装置における製造技術では、次の
ような問題点があることが本発明者により見い出され
た。
【０００９】すなわち、一括して樹脂封止を行った後に
個片化された半導体装置では、不良識別の目印が外観か
らは判別できないために、選別工程において、すべての
半導体装置の選別を行わなければならず、この選別工程
にかかる時間が長くなってしまい、半導体装置の製造効
率が低くなってしまうという問題がある。
【００１０】本発明の目的は、不良の半導体装置を選別
工程前に取り除くことによって、半導体装置の選別を高
効率化し、かつ製造コストを小さくすることのできる半
導体装置の製造方法を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体装置の製造方法
は、複数のデバイス領域を有し、該複数のデバイス領域
のうち、電気的特性の検査により不良が検出されたデバ
イス領域に磁性体を含んだ不良マークが形成された多数
個取り基板を準備する工程と、複数のデバイス領域に搭
載する半導体チップを準備する工程と、不良マークが形
成されていないデバイス領域に半導体チップを搭載する
工程と、半導体チップの表面電極とこれに対応するデバ
イス領域のボンディング電極とを接続部材によって接続
する工程と、半導体チップの表面電極とこれに対応する
前記デバイス領域のボンディング電極とが前記接続部材
によって接続されたデバイス領域の組み立て不良を検出
する工程と、組み立て不良が検出されたデバイス領域に
搭載された半導体チップに不良マークを形成する工程
と、多数個取り基板における複数のデバイス領域をモー
ルド樹脂によって一括に覆い、前記半導体チップを樹脂
封止するとともに一括封止部を形成する工程と、ダイシ
ングラインに沿ってデバイス領域毎に多数個取り基板お
よび一括封止部を分割して個片化し、個々の封止部を形
成する工程と、不良マークの磁性を検出し、検出した不
良の封止部を取り除く工程とを有するものである。
【００１４】また、本発明の半導体装置の製造方法は、
複数のデバイス領域を有し、該複数のデバイス領域のう
ち、電気的特性の検査により不良が検出されたデバイス
領域にプレート状、またはシール状の磁性体からなる不
良マークが貼り付けられた多数個取り基板を準備する工
程と、複数のデバイス領域に搭載する半導体チップを準
備する工程と、不良マークが貼り付けられていないデバ
イス領域に半導体チップを搭載する工程と、半導体チッ
プの表面電極とこれに対応するデバイス領域のボンディ
ング電極とを接続部材によって接続する工程と、半導体
チップの表面電極とこれに対応するデバイス領域のボン
ディング電極とが接続部材によって接続されたデバイス
領域の組み立て不良を検出する工程と、組み立て不良が
検出されたデバイス領域に搭載された半導体チップに不
良マークを貼り付ける工程と、多数個取り基板における
複数のデバイス領域をモールド樹脂によって一括に覆
い、半導体チップを樹脂封止するとともに一括封止部を
形成する工程と、ダイシングラインに沿ってデバイス領
域毎に多数個取り基板および一括封止部を分割して個片
化し、個々の封止部を形成する工程と、不良マークの磁
性を検出し、検出した不良の封止部を取り除く工程とを
有するものである。
【００１５】さらに、本発明の半導体装置の製造方法
は、複数のデバイス領域を有し、該複数のデバイス領域
のうち、電気的特性の検査により不良が検出されたデバ
イス領域にペースト状の磁性体からなる不良マークが塗
布された多数個取り基板を準備する工程と、複数のデバ
イス領域に搭載する半導体チップを準備する工程と、不
良マークが塗布されていないデバイス領域に半導体チッ
プを搭載する工程と、半導体チップの表面電極とこれに
対応するデバイス領域のボンディング電極とを接続部材
によって接続する工程と、半導体チップの表面電極とこ
れに対応するデバイス領域のボンディング電極とが接続
部材によって接続されたデバイス領域の組み立て不良を
検出する工程と、組み立て不良が検出されたデバイス領
域に搭載された半導体チップに不良マークを塗布する工
程と、多数個取り基板における複数のデバイス領域をモ
ールド樹脂によって一括に覆い、半導体チップを樹脂封
止するとともに一括封止部を形成する工程と、ダイシン
グラインに沿ってデバイス領域毎に多数個取り基板およ
び一括封止部を分割して個片化し、個々の封止部を形成
する工程と、不良マークの磁性を検出し、検出した不良
の封止部を取り除く工程とを有するものである。
【００１６】また、本発明の半導体装置の製造方法は、
複数のデバイス領域を有し、該複数のデバイス領域のう
ち、電気的特性の検査により不良が検出されたデバイス
領域に磁性体を含んだ不良マークが形成された多数個取
り基板を準備する工程と、複数のデバイス領域に搭載す
る半導体チップを準備する工程と、不良マークが形成さ
れていないデバイス領域に前記半導体チップを搭載する
工程と、半導体チップの表面電極とこれに対応するデバ
イス領域のボンディング電極とを接続部材によって接続
する工程と、半導体チップの表面電極とこれに対応する
デバイス領域のボンディング電極とが接続部材によって
接続されたデバイス領域の組み立て不良を検出する工程
と、組み立て不良が検出されたデバイス領域に搭載され
た半導体チップに不良マークを形成する工程と、多数個
取り基板における複数のデバイス領域をモールド樹脂に
よって一括に覆い、半導体チップを樹脂封止するととも
に一括封止部を形成する工程と、ダイシングラインに沿
ってデバイス領域毎に多数個取り基板および一括封止部
を分割して個片化し、個々の封止部を形成する工程と、
不良マークをＸ線によって検出し、検出した不良の前記
封止部を取り除く工程とを有するものである。
【００１７】以上のことにより、磁性体を含んだ不良マ
ークにより、不良の半導体装置を短時間で、効率よく選
別することができるので、選別工程における半導体装置
の全数検査を不要にでき、半導体装置の製造コストを小
さくすることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１９】図１は、本発明の一実施の形態による半導
体装置の断面図、図２は、図１の半導体装置における外
観斜視図、図３〜図１１は、図１の半導体装置における
製造工程の説明図、図１２（ａ）は、不良のデバイス領
域を有した半導体装置の平面透視図、（ｂ）は、不良の
デバイス領域を有した半導体装置の底面図、（ｃ）は、
不良のデバイス領域を有した半導体装置の断面図、図１
３（ａ）は、組み立て不良の半導体装置における平面透
視図、（ｂ）は、組み立て不良の半導体装置における底
面図、（ｃ）は、組み立て不良の半導体装置における断
面図、図１４は、図１の半導体装置における製造工程の
フローチャートである。
【００２０】本実施の形態において、半導体装置１は、
表面実装形パッケージの１つであるＢＧＡからなり、Ｍ
ＡＰ方式によって形成されている。この半導体装置１
は、図１、図２に示すように、たとえば、ガラスエポキ
シ樹脂などからなるプリント配線基板２が設けられてい
る。ここで、プリント配線基板２はプリント基板以外で
もよく、たとえば、ポリイミドなどのテープ基板を用い
て構成するようにしてよい。
【００２１】このプリント配線基板２の裏面には、アレ
イ状に並べられた接続用電極、および配線パターンが形
成されている。プリント配線基板２の主面（半導体チッ
プ搭載面）中央部には、絶縁樹脂などの接着材３を介し
て半導体チップ４が搭載されている。
【００２２】プリント配線基板２の主面において、半導
体チップ４の対向する２辺の周辺部近傍には、ボンディ
ング電極２ａ、ならびに配線パターンが形成されてい
る。ボンディング電極２ａと接続用電極とは、プリント
配線基板の両面に形成された配線パターン、ならびにス
ルーホールなどによって電気的に接続されている。
【００２３】プリント配線基板２裏面の接続用電極に
は、球形のはんだからなるはんだバンプ５がそれぞれ形
成されている。半導体チップ４の主面には、該半導体チ
ップ４の外周部近傍に複数の電極（表面電極）４ａが形
成されている。これら電極４ａは、ボンディングワイヤ
（接続部材）６を介して所定のボンディング電極２ａが
それぞれ接続されている。
【００２４】そして、これら半導体チップ４、プリント
配線基板２のボンディング電極２ａ周辺、ならびにボン
ディングワイヤ６が、封止樹脂７によって封止されてパ
ッケージ（封止部）が形成されている。
【００２５】さらに、半導体装置１を電子部品などを実
装するプリント実装基板に実装する際には、該プリント
実装基板２に形成されたランドなどの電極に、はんだバ
ンプ５を重合させて搭載し、リフローを行うことにより
電気的に接続する。
【００２６】次に、本実施の形態における半導体装置１
の製造工程について、図１、図２、および図３〜図９の
製造工程の説明図、図１０のモールド装置の説明図、お
よび図１１のフローチャートを用いて説明する。
【００２７】まず、多数個取り基板８、および該多数個
取り基板８に搭載される半導体チップ４を準備する（ス
テップＳ１０１）。この多数個取り基板８には、図３に
示すように、複数のマトリクス配置されたデバイス領域
８ａと、これらデバイス領域を隔てるダイシングライン
８ｂとが形成されており、該複数のデバイス領域８ａを
一括に覆う状態で樹脂モールドされる一括モールドが施
される。
【００２８】また、多数個取り基板８において、不良の
デバイス領域８ａには、そのデバイス領域に半導体チッ
プ４が搭載されることを防止する不良マークＦＭが予め
貼り付けられている。
【００２９】この不良マークＦＭは、たとえば、鉄（Ｆ
ｅ）や鉄−ニッケル（Ｆｅ−Ｎｉ）などの強磁性体から
なり、磁性体をプレート状に形成したり、あるいはポリ
イミドなどの樹脂シートなどに粉末状の磁性体を混入さ
せ、シール状に形成したものである。
【００３０】ダイシングライン８ｂは、対になるデバイ
ス領域８ａ部分、ならびに多数個取り基板８とデバイス
領域８ａ部分とを切り離す領域である。デバイス領域８
ａには、前述したボンディング電極２ａ、配線パター
ン、スルーホール、および接続用電極などがそれぞれ成
形されており、ダイシングして個片化された後、前述し
たプリント配線基板２（図１）となる。
【００３１】そして、多数個取り基板８の不良マークＦ
Ｍが貼り付けられたデバイス領域８ａを除くすべてのデ
バイス領域８ａの半導体チップ搭載面に接着材３をそれ
ぞれ塗布し、図４に示すように、半導体チップ４を搭載
して接着固定する（ステップＳ１０２）。
【００３２】その後、図５に示すように半導体チップ４
の電極４ａと多数個取り基板８に形成されたボンディン
グ電極２ａとをボンディングワイヤ６によってそれぞれ
接合し、電気的に接続する（ステップＳ１０３）。
【００３３】ワイヤボンディングが終了すると、ボンデ
ィングワイヤ６の接続不良や断線、あるいは半導体チッ
プ４の位置ずれなどの組み立て不良を検出する外観検査
が行われる（ステップＳ１０４）。
【００３４】この外観検査において不良が発見された際
には、図６に示すように、半導体チップ４（図６では右
下方の半導体チップ）の表面に不良マークＦＭが貼り付
けられる（ステップＳ１０５）。
【００３５】そして、外観検査が終了すると、図７に示
すように、トランスファーモールド用のモールド金型を
用いて一括モールドを行い（ステップＳ１０６）、半導
体チップ４とボンディングワイヤ６とを封止樹脂７によ
って封止し、モールド樹脂を硬化させて、図８に示すよ
うに、一括モールド部（一括封止部）９を形成する。な
お、モールド樹脂としては、たとえば、エポキシ系の熱
硬化性樹脂などを用いる。
【００３６】その後、図９に示すように、多数個取り基
板８の裏面に形成されている接続用電極に、はんだバン
プ５をそれぞれ形成する（ステップＳ１０７）。はんだ
バンプ５は、たとえば、多数個取り基板８の半導体チッ
プ４搭載面を下方に向け、複数のはんだバンプ５を真空
吸着保持したボール搭載用治具をその上方に配置し、多
数個取り基板８の上方から各デバイス領域８ａ上の接続
用電極に搭載して形成する。
【００３７】そして、一括モールド部９が形成された
後、図１０に示す多数個取り基板８のダイシングライン
８ｂに沿って個片化する。この場合、図１１に示すよう
に、ダイシング用の切断刃であるブレードＢを用いたダ
イシングによって該一括モールド部９を分割して個片化
し（ステップＳ１０８）、個々のパッケージとなる半導
体装置１を形成する。
【００３８】ここで、多数個取り基板８の納入時から不
良であったデバイス領域８ａを有した半導体装置１ａ、
およびボンディングワイヤ６の切断などの組み立て不良
が発生した半導体装置１ｂについて説明する。
【００３９】半導体装置１ａは、図１２（ａ）〜（ｃ）
に示すように、プリント配線基板２の半導体チップ搭載
面に直接、不良マークＦＭが貼り付けられた構成となっ
ている。
【００４０】また、半導体装置１ｂは、図１３（ａ）〜
（ｃ）に示すように、ボンディングワイヤ６の断線など
の組み立て不良が発生した半導体チップ４の表面に直接
不良マークＦＭが貼り付けられている。
【００４１】これら半導体装置１ａ，１ｂの外観は、良
品の半導体装置１と同じで形状であるので、該半導体装
置１ａ，１ｂの外観からは、良品、不良品の判定が非常
に困難である。
【００４２】よって、個片化した後、良品の半導体装置
１と不良品の半導体装置１ａ，１ｂとの選別が行われる
（ステップＳ１０９）。この場合、たとえば、磁石など
によって磁性体を有した不良マークＦＭを物理的にピッ
クアップするか、または磁気センサなどを用いて不良マ
ークＦＭの磁性を検出することによって、不良の半導体
装置１ａ，１ｂを検出する。
【００４３】また、不良マークＦＭが貼り付けられた半
導体装置１ａ，１ｂは、磁石や磁気センサなど以外に、
たとえば、Ｘ線を用いて選別するようにしてもよい。通
常、Ｘ線では半導体チップ４は透視するので検出するこ
とができないが、不良マークＦＭが貼り付けられた不良
の半導体装置１ａ，１ｂの場合には、該不良マークＦＭ
が透視されず画像に表示される。
【００４４】これによって、不良の半導体装置１ａ，１
ｂだけを短時間で効率よく取り除くことができる。そし
て、この選別が終了すると、図１、図２に示す半導体装
置１が完成となる（ステップＳ１１０）。
【００４５】それにより、本実施の形態によれば、磁性
体を含んだ不良マークＦＭを不良の半導体装置１ａ，１
ｂ内部に設けることによって、半導体装置１の選別を短
時間で、効率よく行うことができ、半導体装置１の製造
コストを小さくすることができる。
【００４６】また、本実施の形態では、プレート状の磁
性体、あるいは磁性体を含んだシールなどからなる不良
マークＦＭを貼り付ける場合について記載したが、この
不良マークＦＭは、たとえば、ペースト状の磁性体を塗
布するようにしてもよい。この場合、たとえば、エポキ
シ系樹脂やアクリル系樹脂などからなるペースト材に粉
末状の磁性体を混合させ、ポッティングなどによって塗
布する。
【００４７】ここで、不良のデバイス領域８ａに不良マ
ークＦＭが塗布された半導体装置１ｃを図１５に示し、
ボンディングワイヤ６の切断などの組み立て不良が発生
した半導体チップ４に不良マークＦＭが塗布された半導
体装置１ｄを図１６に示す。
【００４８】この場合、前述した粉末状の磁性体が混合
されたペースト材を、不良のデバイス領域８ａ、あるい
は組み立て不良が発生した半導体チップ４の表面にポッ
ティングなどによって滴下、あるいはスキージなどによ
って塗布し、不良マークＦＭを形成する。
【００４９】これによっても、不良の半導体装置１ｃ，
１ｄを短時間で効率よく取り除くことができるので、選
別を短時間で、効率よく行うことができ、半導体装置１
の製造効率を向上させることができる。
【００５０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５１】たとえば、前記実施形態においては、不良
のデバイス領域を有する半導体装置と組み立て不良が発
生した半導体装置とに形成される不良マークが同じ形状
であったが、これら不良マークを不良の内容に応じて三
角形や四角形などに変更するようにしてもよい。
【００５２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５３】（１）不良の半導体装置を選別前に予め取
り除くことができるので、選別工程における半導体装置
の全数検査を不要にすることができ、選別検査にかかる
時間を大幅に短縮することができる。
【００５４】（２）上記（１）により、半導体装置の製
造効率を上げるとともに、製造コストを小さくすること
ができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の断面
図である。
【図２】図１の半導体装置における外観斜視図である。
【図３】図１の半導体装置における製造工程の説明図で
ある。
【図４】図３に続く半導体装置の製造工程の説明図であ
る。
【図５】図４に続く半導体装置の製造工程の説明図であ
る。
【図６】図５に続く半導体装置の製造工程の説明図であ
る。
【図７】図６に続く半導体装置の製造工程の説明図であ
る。
【図８】図７に続く半導体装置の製造工程の説明図であ
る。
【図９】図８に続く半導体装置の製造工程の説明図であ
る。
【図１０】図９に続く半導体装置の製造工程の説明図で
ある。
【図１１】図１０に続く半導体装置の製造工程の説明図
である。
【図１２】（ａ）は、不良のデバイス領域を有した半導
体装置の平面透視図、（ｂ）は、不良のデバイス領域を
有した半導体装置の底面図、（ｃ）は、不良のデバイス
領域を有した半導体装置の断面図である。
【図１３】（ａ）は、組み立て不良の半導体装置におけ
る平面透視図、（ｂ）は、組み立て不良の半導体装置に
おける底面図、（ｃ）は、組み立て不良の半導体装置に
おける断面図である。
【図１４】図１の半導体装置における製造工程のフロー
チャートである。
【図１５】本発明の他の実施の形態による不良のデバイ
ス領域を有した半導体装置の平面透視図である。
【図１６】本発明の他の実施の形態による組み立て不良
の半導体装置における平面透視図である。
【符号の説明】
１ 半導体装置 １ａ，１ｂ 半導体装置 ２ プリント配線基板 ２ａ ボンディング電極 ３ 接着材 ４ 半導体チップ ４ａ 電極（表面電極） ５ はんだバンプ ６ ボンディングワイヤ（接続部材） ７ 封止樹脂 ８ 多数個取り基板 ８ａ デバイス領域 ８ｂ ダイシングライン ９ 一括モールド部（一括封止部） ＦＭ 不良マーク Ｂ ブレード
フロントページの続き (72)発明者 鈴木 一成 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F047 AA13 FA79

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のデバイス領域を有し、前記複数の
    デバイス領域のうち、電気的特性の検査により不良が検
    出されたデバイス領域に磁性体を含んだ不良マークが形
    成された多数個取り基板を準備する工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記不良マークが形成されていない前記デバイス領域に
    前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の組み立て不良を検出する
    工程と、 組み立て不良が検出されたデバイス領域に搭載された前
    記半導体チップに前記不良マークを形成する工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記不良マークの磁性を検出し、検出した不良の前記封
    止部を取り除く工程とを有することを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 複数のデバイス領域を有し、前記複数の
    デバイス領域のうち、電気的特性の検査により不良が検
    出されたデバイス領域にプレート状、またはシール状の
    磁性体からなる不良マークが貼り付けられた多数個取り
    基板を準備する工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記不良マークが貼り付けられていない前記デバイス領
    域に前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の組み立て不良を検出する
    工程と、 組み立て不良が検出されたデバイス領域に搭載された前
    記半導体チップに前記不良マークを貼り付ける工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記不良マークの磁性を検出し、検出した不良の前記封
    止部を取り除く工程とを有することを特徴とする半導体
    装置の製造方法。
  3. 【請求項３】 複数のデバイス領域を有し、前記複数の
    デバイス領域のうち、電気的特性の検査により不良が検
    出されたデバイス領域にペースト状の磁性体からなる不
    良マークが塗布された多数個取り基板を準備する工程
    と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記不良マークが塗布されていない前記デバイス領域に
    前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の組み立て不良を検出する
    工程と、 組み立て不良が検出されたデバイス領域に搭載された前
    記半導体チップに前記不良マークを塗布する工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記不良マークの磁性を検出し、検出した不良の前記封
    止部を取り除く工程とを有することを特徴とする半導体
    装置の製造方法。
  4. 【請求項４】 複数のデバイス領域を有し、前記複数の
    デバイス領域のうち、電気的特性の検査により不良が検
    出されたデバイス領域に磁性体を含んだ不良マークが形
    成された多数個取り基板を準備する工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記不良マークが形成されていない前記デバイス領域に
    前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の組み立て不良を検出する
    工程と、 組み立て不良が検出されたデバイス領域に搭載された前
    記半導体チップに前記不良マークを形成する工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記不良マークをＸ線によって検出し、検出した不良の
    前記封止部を取り除く工程とを有することを特徴とする
    半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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