JP2002329813A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002329813A
JP2002329813A JP2001131574A JP2001131574A JP2002329813A JP 2002329813 A JP2002329813 A JP 2002329813A JP 2001131574 A JP2001131574 A JP 2001131574A JP 2001131574 A JP2001131574 A JP 2001131574A JP 2002329813 A JP2002329813 A JP 2002329813A
Authority
JP
Japan
Prior art keywords
defect
identification display
semiconductor chip
defect identification
device region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001131574A
Other languages
English (en)
Other versions
JP3854819B2 (ja
Inventor
Yasuki Tsutsumi
安己 堤
Takashi Miwa
孝志 三輪
Hiroshi Kuroda
宏 黒田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001131574A priority Critical patent/JP3854819B2/ja
Publication of JP2002329813A publication Critical patent/JP2002329813A/ja
Application granted granted Critical
Publication of JP3854819B2 publication Critical patent/JP3854819B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

(57)【要約】 【課題】 半導体装置の選別を効率よく、かつ容易に行
い、製造コストを小さくする。 【解決手段】 ＭＡＰ方式によって形成される半導体装
置において、プリント配線基板のはんだバンプ形成面に
は、不良識別用パターン６，７が形成されている。これ
ら不良識別用パターン６，７は、半導体装置の不良を識
別する表示用のパターンであり、プリント配線基板に配
線不良などの不良がある場合には、不良識別用パターン
６にマーキングが施され、組み立て工程において不良が
発生した場合には、不良識別用パターン７にマーキング
が施される。マーキングは、不良識別用パターン６，７
のいずれかに、カッターなどによってキズをつけるか、
あるいはインキなどを塗布する。これにより、プリント
配線基板の不良、または組み立て不良の半導体装置を短
時間で効率よく取り除くことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、一括モールド方式（ＭＡＰ：Ｍｏｌ
ｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）により形成された半
導体装置の選別に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】たとえば、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ
Ｐａｃｋａｇｅ）などの表面実装形パッケージの半
導体装置においては、生産効率を向上して低コスト化を
図る技術として、いわゆる一括モールド方式が知られて
いる。
【０００３】本発明者が検討したところによれば、一括
モールド方式は、複数のデバイス領域が区画されて連な
って形成された多数個取りのプリント配線基板を用い、
それぞれに半導体チップが搭載された複数のデバイス領
域を一括に覆う状態でモールドによって樹脂封止して一
括封止部を形成する方法である。
【０００４】そして、樹脂封止後、はんだバンプなどの
外部端子を形成し、ダイシングを行って多数個取りプリ
ント配線基板および一括封止部をデバイス領域単位に分
割（個片化）し、個々のパッケージを形成する。
【０００５】また、半導体チップを搭載するプリント配
線基板のデバイス領域に配線不良などがある場合には、
そのデバイス領域に半導体チップが搭載されることを防
止する不良識別の目印が不良個所に設けられている。こ
の不良識別の目印としては、たとえば、不良識別用のシ
ール、インキなどによるマーキング、あるいは不良個所
表面のけがきなどである。
【０００６】その後、個片化された半導体装置は、選別
工程において、潜在欠陥の製品などを除去するスクリー
ニングなどが行われ、良品、不良品の判定が行われる。
【０００７】なお、この種の半導体装置について詳しく
述べてある例としては、特開平１２−１２７４５号公報
があり、この文献には、一括モールド方式を用いて組み
立てられる半導体装置について記載されている。
【０００８】
【発明が解決しようとする課題】ところが、上記のよう
なＭＡＰ方式の半導体装置における製造技術では、次の
ような問題点があることが本発明者により見い出され
た。
【０００９】すなわち、一括して樹脂封止を行った後に
個片化された半導体装置では、不良識別の目印が外観か
らは判別できないために、不良品の管理が困難である。
【００１０】そのため、選別工程において、すべての半
導体装置の選別検査を行わなければならず、この選別工
程のスクリーニングにかかる時間が長くなってしまい、
半導体装置の製造効率が低くなってしまうとともに、不
良と判別された半導体装置が、どの工程で発生したかな
どの分別が難しく、不良解析が困難であるという問題が
ある。
【００１１】本発明の目的は、半導体装置の選別を効率
よく、かつ容易に行い、製造コストを小さくすることの
できる半導体装置の製造方法を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体装置の製造方法
は、複数のデバイス領域を有し、該デバイス領域の外部
電極形成面に不良識別表示部がそれぞれ形成され、複数
のデバイス領域のうち、電気的特性の検査により不良が
検出されたデバイス領域の不良識別表示部にマーキング
された多数個取り基板を準備する工程と、複数のデバイ
ス領域に搭載する半導体チップを準備する工程と、不良
識別表示部にマーキングされていないデバイス領域に前
記半導体チップを搭載する工程と、半導体チップの表面
電極とこれに対応するデバイス領域のボンディング電極
とを接続部材によって接続する工程と、半導体チップの
表面電極とこれに対応するデバイス領域のボンディング
電極とが接続部材によって接続されたデバイス領域の不
良検査を行う工程と、不良が検出されたデバイス領域の
不良識別表示部にマーキングする工程と、多数個取り基
板における複数のデバイス領域をモールド樹脂によって
一括に覆い、半導体チップを樹脂封止するとともに一括
封止部を形成する工程と、ダイシングラインに沿ってデ
バイス領域毎に多数個取り基板および一括封止部を分割
して個片化し、個々の封止部を形成する工程と、不良識
別表示部に形成された不良識別マークを検出し、不良の
封止部を取り除く工程とを有するものである。
【００１５】また、本発明の半導体装置の製造方法は、
複数のデバイス領域を有し、該デバイス領域の外部電極
形成面に不良識別表示部がそれぞれ形成され、複数のデ
バイス領域のうち、電気的特性の検査により不良が検出
されたデバイス領域の不良識別表示部にマーキングされ
た多数個取り基板を準備する工程と、複数のデバイス領
域に搭載する半導体チップを準備する工程と、不良識別
表示部にマーキングされていないデバイス領域に半導体
チップを搭載する工程と、半導体チップの表面電極とこ
れに対応するデバイス領域のボンディング電極とを接続
部材によって接続する工程と、半導体チップの表面電極
とこれに対応するデバイス領域のボンディング電極とが
接続部材によって接続されたデバイス領域の不良検査を
行う工程と、不良が検出された前記デバイス領域の不良
識別表示部にマーキングする工程と、多数個取り基板に
おける複数のデバイス領域をモールド樹脂によって一括
に覆い、半導体チップを樹脂封止するとともに一括封止
部を形成する工程と、一括封止部の不良検査を行う工程
と、不良が検出された前記デバイス領域の不良識別表示
部にマーキングする工程と、ダイシングラインに沿って
デバイス領域毎に多数個取り基板および一括封止部を分
割して個片化し、個々の封止部を形成する工程と、不良
識別表示部に形成された不良識別マークを検出し、不良
の前記封止部を取り除く工程とを有するものである。
【００１６】さらに、本発明の半導体装置の製造方法
は、複数のデバイス領域を有し、該デバイス領域の外部
電極形成面に不良識別表示部がそれぞれ形成され、複数
のデバイス領域のうち、電気的特性の検査により不良が
検出されたデバイス領域の不良識別表示部にマーキング
された多数個取り基板を準備する工程と、複数のデバイ
ス領域に搭載する半導体チップを準備する工程と、不良
識別表示部にマーキングされていないデバイス領域に半
導体チップを搭載する工程と、半導体チップの表面電極
とこれに対応するデバイス領域のボンディング電極とを
接続部材によって接続する工程と、半導体チップの表面
電極とこれに対応するデバイス領域のボンディング電極
とが接続部材によって接続されたデバイス領域の不良検
査を行う工程と、不良が検出されたデバイス領域の不良
識別表示部にマーキングする工程と、多数個取り基板に
おける複数のデバイス領域をモールド樹脂によって一括
に覆い、半導体チップを樹脂封止するとともに一括封止
部を形成する工程と、一括封止部の不良検査を行う工程
と、不良が検出された前記デバイス領域の不良識別表示
部にマーキングする工程と、デバイス領域の外部電極形
成面に外部電極を形成する工程と、外部電極の不良検出
を行う工程と、不良が検出されたデバイス領域の不良識
別表示部にマーキングする工程と、ダイシングラインに
沿ってデバイス領域毎に多数個取り基板および一括封止
部を分割して個片化し、個々の封止部を形成する工程
と、不良識別表示部に形成された不良識別マークを検出
し、不良の前記封止部を取り除く工程とを有するもので
ある。
【００１７】また、本発明の半導体装置の製造方法は、
複数のデバイス領域を有し、該デバイス領域の外部電極
形成面に不良識別表示部がそれぞれ形成され、複数のデ
バイス領域のうち、電気的特性の検査により不良が検出
されたデバイス領域の不良識別表示部にマーキングされ
た多数個取り基板を準備する工程と、複数のデバイス領
域に搭載する半導体チップを準備する工程と、不良識別
表示部にマーキングされていないデバイス領域に半導体
チップを搭載する工程と、半導体チップの表面電極とこ
れに対応するデバイス領域のボンディング電極とを接続
部材によって接続する工程と、半導体チップの表面電極
とこれに対応するデバイス領域のボンディング電極とが
接続部材によって接続されたデバイス領域の不良検査を
行う工程と、不良が検出されたデバイス領域の不良識別
表示部にマーキングする工程と、多数個取り基板におけ
る複数のデバイス領域をモールド樹脂によって一括に覆
い、半導体チップを樹脂封止するとともに一括封止部を
形成する工程と、該一括封止部の不良検査を行う工程
と、不良が検出されたデバイス領域の不良識別表示部に
マーキングする工程と、デバイス領域の外部電極形成面
に外部電極を形成する工程と、外部電極の不良検出を行
う工程と、不良が検出されたデバイス領域の不良識別表
示部にマーキングする工程と、ダイシングラインに沿っ
てデバイス領域毎に多数個取り基板および一括封止部を
分割して個片化し、個々の封止部を形成する工程と、個
々の封止部の不良を検出する工程と、不良が検出された
デバイス領域の不良識別表示部にマーキングする工程
と、不良識別表示部に形成された不良識別マークを検出
し、不良の封止部を取り除く工程とを有するものであ
る。
【００１８】さらに、本発明の半導体装置の製造方法
は、複数のデバイス領域を有し、該デバイス領域の外部
電極形成面に第１〜第６の不良識別表示部がそれぞれ形
成され、複数のデバイス領域のうち、電気的特性の検査
により不良が検出されたデバイス領域の第１の不良識別
表示部にマーキングされた多数個取り基板を準備する工
程と、複数のデバイス領域に搭載する半導体チップを準
備する工程と、第１の不良識別表示部にマーキングされ
ていないデバイス領域に半導体チップを搭載する工程
と、半導体チップの表面電極とこれに対応するデバイス
領域のボンディング電極とを接続部材によって接続する
工程と、半導体チップの表面電極とこれに対応するデバ
イス領域のボンディング電極とが接続部材によって接続
されたデバイス領域の不良検査を行う工程と、半導体チ
ップのボンディング不良が検出された際にはデバイス領
域の第２の不良識別表示部にマーキングし、接続部材の
接続不良が検出された際には、デバイス領域の第３の不
良識別表示部にマーキングする工程と、多数個取り基板
における複数のデバイス領域をモールド樹脂によって一
括に覆い、半導体チップを樹脂封止するとともに一括封
止部を形成する工程と、一括封止部の不良検査を行う工
程と、不良が検出されたデバイス領域の第４の不良識別
表示部にマーキングする工程と、デバイス領域の外部電
極形成面に外部電極を形成する工程と、外部電極の不良
検出を行う工程と、不良が検出されたデバイス領域の第
５の不良識別表示部にマーキングする工程と、ダイシン
グラインに沿ってデバイス領域毎に多数個取り基板およ
び一括封止部を分割して個片化し、個々の封止部を形成
する工程と、個々の封止部の不良検出を行う工程と、不
良が検出されたデバイス領域の第６の不良識別表示部に
マーキングする工程と、第１〜第６の不良識別表示部に
形成された不良識別マークを検出し、不良の封止部を取
り除く工程とを有するものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２０】図１は、本発明の一実施の形態による半導
体装置の断面図、図２は、図１の半導体装置における外
観斜視図、図３は、図１の半導体装置の底面図、図４〜
図１０は、図１の半導体装置における製造工程の説明
図、図１１は、不良の半導体装置に形成された不良識別
用パターンの表示例を示した説明図、図１２は、図１の
半導体装置における製造工程のフローチャートである。
【００２１】本実施の形態において、半導体装置１は、
表面実装形パッケージの１つであるＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）からなり、ＭＡＰ方式によって
形成されている。
【００２２】この半導体装置１は、図１、および図２に
示すように、たとえば、ガラスエポキシ樹脂などからな
るプリント配線基板２が設けられている。ここで、プリ
ント配線基板２はプリント基板以外でもよく、たとえ
ば、ポリイミドなどのテープ基板を用いて構成するよう
にしてよい。
【００２３】プリント配線基板２の主面（半導体チップ
搭載面）中央部には、絶縁樹脂などの接着材３を介して
半導体チップ４が搭載されている。プリント配線基板２
の主面において、半導体チップ４の対向する２辺の周辺
部近傍には、ボンディング電極２ａ、ならびに配線パタ
ーンが形成されている。
【００２４】プリント配線基板２の裏面には、アレイ状
に並べられた接続用電極２ｂ（図４）、および配線パタ
ーンが形成されている。ボンディング電極２ａと接続用
電極２ｂとは、プリント配線基板の両面に形成された配
線パターン、ならびにスルーホールなどによって電気的
に接続されている。
【００２５】また、プリント配線基板２裏面の接続用電
極２ｂには、球形のはんだからなる複数のはんだバンプ
（外部電極）５がそれぞれ形成されている。これらはん
だバンプ５は、図３に示すように、プリント配線基板２
の裏面上に複数行／複数列（ここでは、２行×２列）に
よって構成されるアレイ状に配列されている。
【００２６】さらに、プリント配線基板２裏面の中心部
近傍には、たとえば、長方形状の不良識別用パターン
（不良識別表示部）６，７が形成されている。これら不
良識別用パターン６，７は、プリント配線基板２に形成
された配線パターンに金めっきが施された構成からな
る。
【００２７】これら不良識別用パターン６，７は、半導
体装置１の不良を識別する表示用のパターンである。図
３の左側に位置する不良識別用パターン６は、配線不良
などを有したプリント配線基板２の場合にマーキングさ
れる表示領域であり、右側に位置する不良識別用パター
ン７は、組み立て工程において不良が発生した場合にマ
ーキングされる表示領域である。
【００２８】これら不良識別用パターン６，７には、該
不良識別用パターン６，７のいずれかにインキなどを塗
布することによって不良識別のマーキングを行う。ま
た、不良識別のマーキングは、インキの塗布以外に、不
良識別用パターン６，７にカッターなどによってキズを
つけたり、あるいは該不良識別用パターン６，７それ自
体を除去するようにしてもよい。
【００２９】半導体チップ４の主面には、図１、図２に
示すように、該半導体チップ４の外周部近傍に複数の電
極（表面電極）４ａが形成されている。これら電極４ａ
は、ボンディングワイヤ（接続部材）８を介して所定の
ボンディング電極２ａがそれぞれ接続されている。
【００３０】そして、これら半導体チップ４、プリント
配線基板２のボンディング電極２ａ周辺、ならびにボン
ディングワイヤ８が、封止樹脂９によって封止されてパ
ッケージ（封止部）が形成されている。
【００３１】さらに、半導体装置１を電子部品などを実
装するプリント実装基板に実装する際には、該プリント
実装基板２に形成されたランドなどの電極に、はんだバ
ンプ５を重合させて搭載し、リフローを行うことにより
電気的に接続する。
【００３２】次に、本実施の形態における半導体装置１
の製造工程について、図１〜図３、および図４〜図１０
の製造工程の説明図、図１１の不良の半導体装置におけ
る不良識別用パターンの説明図、および図 のフローチ
ャートを用いて説明する。
【００３３】まず、多数個取り基板１０、および該多数
個取り基板１０に搭載される半導体チップ４を準備する
（ステップＳ１０１）。この多数個取り基板１０には、
図４に示すように、複数のマトリクス配置されたデバイ
ス領域１０ａと、これらデバイス領域１０ａを隔てるダ
イシングライン１０ｂとが形成されており、該複数のデ
バイス領域１０ａを一括に覆う状態で樹脂モールドされ
る一括モールドが施される。
【００３４】ダイシングライン１０ｂは、対になるデバ
イス領域１０ａ部分、ならびに多数個取り基板１０とデ
バイス領域１０ａ部分とを切り離す領域である。デバイ
ス領域１０ａには、前述したボンディング電極２ａ、配
線パターン、スルーホール、接続用電極２ｂ、および不
良識別用パターン６，７などがそれぞれ成形されてお
り、ダイシングして個片化された後、前述したプリント
配線基板２（図１）となる。
【００３５】また、準備した多数個取り基板１０におい
て、配線不良などが発生した不良のデバイス領域１０ａ
のチップ搭載面には、半導体チップ４が搭載されること
を防止するシールなどの不良識別用の目印が予め形成さ
れており、その反対面（接続用電極２ｂの形成面）に
は、不良識別用パターン６にインキなどによるマーキン
グが予め施されている。
【００３６】そして、不良識別用パターン６にマーキン
グが施されたデバイス領域１０ａを除くすべてのデバイ
ス領域１０ａの半導体チップ搭載面に接着材３をそれぞ
れ塗布し、図５に示すように、半導体チップ４を搭載し
て接着固定する（ステップＳ１０２）。
【００３７】その後、図６に示すように半導体チップ４
の電極４ａと多数個取り基板１０に形成されたボンディ
ング電極２ａとをボンディングワイヤ８によってそれぞ
れ接合し、電気的に接続する（ステップＳ１０３）。
【００３８】ワイヤボンディングが終了すると、ボンデ
ィングワイヤ８の接続不良や断線、あるいは半導体チッ
プ４の位置ずれなどの組み立て不良を検出する外観検査
を行う（ステップＳ１０４）。
【００３９】この外観検査において不良が発見された際
には（ステップＳ１０５）、図７に示すように、デバイ
ス領域１０ａのはんだバンプ形成面に形成されている不
良識別用パターン７に、インキなどを塗布し、不良識別
用のマーキングを行う（ステップＳ１０６）。
【００４０】そして、外観検査が終了すると、図８に示
すように、トランスファーモールド用のモールド金型を
用いて一括モールドを行い（ステップＳ１０７）、半導
体チップ４とボンディングワイヤ８とを封止樹脂９によ
って封止し、モールド樹脂を硬化させて一括モールド部
（一括封止部）１１を形成する。なお、モールド樹脂と
しては、たとえば、エポキシ系の熱硬化性樹脂などを用
いる。
【００４１】一括モールド部１１が形成された後、モー
ルド不良を検査する外観検査を行う（ステップＳ１０
８）。この外観検査において不良が発見された際には
（ステップＳ１０９）、ステップＳ１０６の処理と同様
に、該当する不良のデバイス領域１０ａに形成されてい
る不良識別用パターン７にインキなどを塗布し、不良識
別のマーキングを行う（ステップＳ１１０）。
【００４２】その後、図９に示すように、多数個取り基
板１０の裏面に形成されている接続用電極２ｂ（図４）
に、はんだバンプ５をそれぞれ形成する（ステップＳ１
１１）。
【００４３】はんだバンプ５は、たとえば、多数個取り
基板１０の半導体チップ４搭載面を下方に向け、複数の
はんだバンプ５を真空吸着保持したボール搭載用治具を
その上方に配置し、多数個取り基板１０の上方から各デ
バイス領域１０ａ上の接続用電極に搭載して形成する。
【００４４】これらはんだバンプ５の形成後、該はんだ
バンプ５の形成に不良がないかを外観検査する（ステッ
プＳ１１２）。この外観検査で不良が発見された際には
（ステップＳ１１３）、ステップＳ１０６，Ｓ１１０の
処理と同様に、該当する不良のデバイス領域１０ａに形
成されている不良識別用パターン７にインキなどを塗布
し、不良識別のマーキングを行う（ステップＳ１１
４）。
【００４５】そして、多数個取り基板１０のダイシング
ライン１０ｂに沿って、個々のデバイス領域１０ａを個
片化する。この場合、図１０に示すように、ダイシング
用の切断刃であるブレードＢを用いたダイシングによっ
て該一括モールド部１１を分割して個片化し（ステップ
Ｓ１１５）、個々のパッケージが形成される。
【００４６】その後、個片化されたパッケージの外観検
査を行い（ステップＳ１１６）、この外観検査で不良が
発見された際には（ステップＳ１１７）、ステップＳ１
０６，Ｓ１１０，Ｓ１１４の処理と同様に、該当する不
良のデバイス領域１０ａに形成されている不良識別用パ
ターン７にインキなどを塗布し、不良識別のマーキング
を行う（ステップＳ１１８）。
【００４７】個片化された後、半導体装置１は、良品と
不良品とに選別され（ステップＳ１１９）、半導体装置
１が完成する（ステップＳ１２０）。
【００４８】ここで、不良の半導体装置１には、図１１
に示すように、プリント配線基板２に形成された不良識
別用パターン６，７のいずれかにインキによるマーキン
グが施されているので、選別の際には、半導体装置１に
形成された不良識別用パターン６，７のいずれかのマー
キングを確認することにより、該半導体装置１を選別す
る。
【００４９】それにより、本実施の形態によれば、多数
個取り基板１０の不良、および組み立て不良となった半
導体装置だけを短時間で効率よく取り除くことができ、
半導体装置１の製造コストを小さくすることができる。
【００５０】また、多数個取り基板１０による不良と、
組み立て工程などによる不良とを簡単に判別することが
できるので、不良となった半導体装置の不良解析を容易
にすることができる。
【００５１】また、本実施の形態では、多数個取り基板
１０の不良と組み立て工程の不良とを示す２つの不良識
別用パターン６，７をプリント配線基板２の接続用電極
２ｂ形成面側に設けた構成としたが、図１３、図１４に
示すように、半導体装置１ａに６つの不良識別用パター
ン１２〜１７を設け、不良工程をより詳細に判別できる
ようにしてもよい。
【００５２】不良識別用パターン（第１の不良識別表示
部）１２は、配線不良などの基板不良の際にマーキング
されるパターンである。不良識別用パターン（第２の不
良識別表示部）１３は、チップ位置ずれなどのチップボ
ンディング時の不良の際にマーキングされ、不良識別用
パターン（第３の不良識別表示部）１４は、ボンディン
グワイヤの接続不良などのワイヤボンディングの不良の
際にマーキングされる。
【００５３】さらに、不良識別用パターン（第４の不良
識別表示部）１５は、一括モールド部の形成不良の際に
マーキングされるパターンである。不良識別用パターン
（第５の不良識別表示部）１６は、はんだバンプ５の形
成不良の際にマーキングされる。
【００５４】不良識別用パターン（第６の不良識別表示
部）１７は、ダイシング時のパッケージ形成不良が発生
した際にマーキングされるパターンである。そして、こ
れら不良識別用パターン１２〜１７は、カッターなどに
よってキズをつけるか、あるいはインキなどを塗布する
ことによってマーキングされる。
【００５５】それにより、組み立て工程の不良を、より
詳しく表示することができるので、不良の半導体装置を
短時間で効率よく取り除くことができるとともに、不良
解析をより容易に行うことができる。
【００５６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５７】たとえば、前記実施の形態では、半導体装
置における接続用電極形成面側の中央部近傍に不良識別
用パターンを設けた構成としたが、半導体装置１に形成
されるこれら不良識別用パターン６，７は、図１５に示
すように、プリント配線基板２の外周部近傍など、該接
続用電極２ｂに接触しなければ、形成される位置や形状
などは問わない。
【００５８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５９】（１）多数個取り基板の不良、ならびに組
み立て不良の半導体装置だけを短時間で効率よく取り除
くことができるので、半導体装置の製造コストを小さく
することができる。
【００６０】（２）多数個取り基板の不良と組み立て工
程での不良とを簡単に判別することができるので、不良
となった半導体装置の不良解析を容易に、かつ効率よく
行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の断面
図である。
【図２】図１の半導体装置における外観斜視図である。
【図３】図１の半導体装置の底面図である。
【図４】図１の半導体装置における製造工程の説明図で
ある。
【図５】図４に続く半導体装置の製造工程の説明図であ
る。
【図６】図５に続く半導体装置の製造工程の説明図であ
る。
【図７】図６に続く半導体装置の製造工程の説明図であ
る。
【図８】図７に続く半導体装置の製造工程の説明図であ
る。
【図９】図８に続く半導体装置の製造工程の説明図であ
る。
【図１０】図９に続く半導体装置の製造工程の説明図で
ある。
【図１１】不良の半導体装置に形成された不良識別用パ
ターンの表示例を示した説明図である。
【図１２】図１の半導体装置における製造工程のフロー
チャートである。
【図１３】本発明の他の実施の形態による不良識別用パ
ターンが設けられた半導体装置の底面図である。
【図１４】図１３の半導体装置における不良識別用パタ
ーンの拡大説明図である。
【図１５】本発明の他の実施の形態による不良識別用パ
ターンが設けられた半導体装置の底面図である。
【符号の説明】
１ 半導体装置 １ａ 半導体装置 ２ プリント配線基板 ２ａ ボンディング電極 ２ｂ 接続用電極 ３ 接着材 ４ 半導体チップ ４ａ 電極（表面電極） ５ はんだバンプ（外部電極） ６，７ 不良識別用パターン（不良識別表示部） ８ ボンディングワイヤ（接続部材） ９ 封止樹脂 １０ 多数個取り基板 １０ａ デバイス領域 １０ｂ ダイシングライン １１ 一括モールド部（一括封止部） １２ 不良識別用パターン（第１の不良識別表示部） １３ 不良識別用パターン（第２の不良識別表示部） １４ 不良識別用パターン（第３の不良識別表示部） １５ 不良識別用パターン（第４の不良識別表示部） １６ 不良識別用パターン（第５の不良識別表示部） １７ 不良識別用パターン（第６の不良識別表示部）
フロントページの続き (72)発明者 黒田 宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F061 AA01 BA03 CA21 CB12 CB13 GA01

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数のデバイス領域を有し、前記デバイ
    ス領域の外部電極形成面に不良識別表示部がそれぞれ形
    成され、前記複数のデバイス領域のうち、電気的特性の
    検査により不良が検出されたデバイス領域の前記不良識
    別表示部にマーキングされた多数個取り基板を準備する
    工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記不良識別表示部にマーキングされていない前記デバ
    イス領域に前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の不良検査を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記不良識別表示部のマーキングを検出し、不良の前記
    封止部を取り除く工程とを有することを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 複数のデバイス領域を有し、前記デバイ
    ス領域の外部電極形成面に不良識別表示部がそれぞれ形
    成され、前記複数のデバイス領域のうち、電気的特性の
    検査により不良が検出されたデバイス領域の前記不良識
    別表示部にマーキングされた多数個取り基板を準備する
    工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記不良識別表示部にマーキングされていない前記デバ
    イス領域に前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の不良検査を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 前記一括封止部の不良検査を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記不良識別表示部のマーキングを検出し、不良の前記
    封止部を取り除く工程とを有することを特徴とする半導
    体装置の製造方法。
  3. 【請求項３】 複数のデバイス領域を有し、前記デバイ
    ス領域の外部電極形成面に不良識別表示部がそれぞれ形
    成され、前記複数のデバイス領域のうち、電気的特性の
    検査により不良が検出されたデバイス領域の前記不良識
    別表示部にマーキングされた多数個取り基板を準備する
    工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記不良識別表示部にマーキングされていない前記デバ
    イス領域に前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の不良検査を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 前記一括封止部の不良検査を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 前記デバイス領域の外部電極形成面に外部電極を形成す
    る工程と、 外部電極の不良検出を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記不良識別表示部のマーキングを検出し、不良の前記
    封止部を取り除く工程とを有することを特徴とする半導
    体装置の製造方法。
  4. 【請求項４】 複数のデバイス領域を有し、前記デバイ
    ス領域の外部電極形成面に不良識別表示部がそれぞれ形
    成され、前記複数のデバイス領域のうち、電気的特性の
    検査により不良が検出されたデバイス領域の前記不良識
    別表示部にマーキングされた多数個取り基板を準備する
    工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記不良識別表示部にマーキングされていない前記デバ
    イス領域に前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の不良検査を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 前記一括封止部の不良検査を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 前記デバイス領域の外部電極形成面に外部電極を形成す
    る工程と、 外部電極の不良検出を行う工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記個々の封止部の不良を検出する工程と、 不良が検出された前記デバイス領域の不良識別表示部に
    マーキングする工程と、 前記不良識別表示部のマーキングを検出し、不良の前記
    封止部を取り除く工程とを有することを特徴とする半導
    体装置の製造方法。
  5. 【請求項５】 複数のデバイス領域を有し、前記デバイ
    ス領域の外部電極形成面に第１〜第６の不良識別表示部
    がそれぞれ形成され、前記複数のデバイス領域のうち、
    電気的特性の検査により不良が検出されたデバイス領域
    の前記第１の不良識別表示部にマーキングされた多数個
    取り基板を準備する工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記第１の不良識別表示部にマーキングされていない前
    記デバイス領域に前記半導体チップを搭載する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とが前記接続部材によって
    接続された前記デバイス領域の不良検査を行う工程と、 前記半導体チップのボンディング不良が検出された際に
    は前記デバイス領域の第２の不良識別表示部にマーキン
    グし、前記接続部材の接続不良が検出された際には、前
    記デバイス領域の第３の不良識別表示部にマーキングす
    る工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 前記一括封止部の不良検査を行う工程と、 不良が検出された前記デバイス領域の第４の不良識別表
    示部にマーキングする工程と、 前記デバイス領域の外部電極形成面に外部電極を形成す
    る工程と、 前記外部電極の不良検出を行う工程と、 不良が検出された前記デバイス領域の第５の不良識別表
    示部にマーキングする工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 前記個々の封止部の不良検出を行う工程と、 不良が検出された前記デバイス領域の第６の不良識別表
    示部にマーキングする工程と、 前記第１〜第６の不良識別表示部のマーキングを検出
    し、不良の前記封止部を取り除く工程とを有することを
    特徴とする半導体装置の製造方法。
JP2001131574A 2001-04-27 2001-04-27 半導体装置の製造方法 Expired - Fee Related JP3854819B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001131574A JP3854819B2 (ja) 2001-04-27 2001-04-27 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001131574A JP3854819B2 (ja) 2001-04-27 2001-04-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002329813A true JP2002329813A (ja) 2002-11-15
JP3854819B2 JP3854819B2 (ja) 2006-12-06

Family

ID=18979736

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001131574A Expired - Fee Related JP3854819B2 (ja) 2001-04-27 2001-04-27 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3854819B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091619B2 (en) 2003-03-24 2006-08-15 Seiko Epson Corporation Semiconductor device, semiconductor package, electronic device, electronic apparatus, and manufacturing methods of semiconductor device and electronic device
US7195935B2 (en) 2003-10-17 2007-03-27 Seiko Epson Corporation Selective packaging of tested semiconductor devices
US7230329B2 (en) 2003-02-07 2007-06-12 Seiko Epson Corporation Semiconductor device, electronic device, electronic equipment, method of manufacturing semiconductor device, and method of manufacturing electronic device
US7256072B2 (en) 2003-03-25 2007-08-14 Seiko Epson Corporation Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device
JP2007287799A (ja) * 2006-04-13 2007-11-01 Nitto Denko Corp 配線回路基板集合体シート

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7230329B2 (en) 2003-02-07 2007-06-12 Seiko Epson Corporation Semiconductor device, electronic device, electronic equipment, method of manufacturing semiconductor device, and method of manufacturing electronic device
US7091619B2 (en) 2003-03-24 2006-08-15 Seiko Epson Corporation Semiconductor device, semiconductor package, electronic device, electronic apparatus, and manufacturing methods of semiconductor device and electronic device
US7256072B2 (en) 2003-03-25 2007-08-14 Seiko Epson Corporation Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device
US7195935B2 (en) 2003-10-17 2007-03-27 Seiko Epson Corporation Selective packaging of tested semiconductor devices
JP2007287799A (ja) * 2006-04-13 2007-11-01 Nitto Denko Corp 配線回路基板集合体シート
US8017871B2 (en) 2006-04-13 2011-09-13 Nitto Denko Corporation Wired circuit board assembly sheet
US8362360B2 (en) 2006-04-13 2013-01-29 Nitto Denko Corporation Wired circuit board assembly sheet
US8487189B2 (en) 2006-04-13 2013-07-16 Nitto Denko Corporation Wired circuit board assembly sheet

Also Published As

Publication number Publication date
JP3854819B2 (ja) 2006-12-06

Similar Documents

Publication Publication Date Title
TWI437683B (zh) 具有穿透本體之傳導通孔的已封裝的積體電路裝置及其製造方法
KR100236633B1 (ko) 인쇄회로기판 스트립 구조와 이를 이용한 반도체 패키지 제조방법
TWI426582B (zh) 半導體裝置之製造方法及使用於其中之半導體製造裝置
US20050026323A1 (en) Method of manufacturing a semiconductor device
US20100311208A1 (en) Method and apparatus for no lead semiconductor package
JP3544895B2 (ja) 樹脂封止型半導体装置及びその製造方法
US6174751B1 (en) Method of manufacturing resin encapsulated semiconductor device
JP2005322921A (ja) バンプテストのためのフリップチップ半導体パッケージ及びその製造方法
US6177288B1 (en) Method of making integrated circuit packages
JP2995264B2 (ja) 半導体パッケージ用印刷回路基板ストリップ及びこの基板ストリップの不良印刷回路基板ユニット表示方法
JPH1064952A (ja) チップスケールパッケージの製造方法
JP3854819B2 (ja) 半導体装置の製造方法
JP3854814B2 (ja) 半導体装置の製造方法
US7985624B2 (en) Method of manufacturing semiconductor device having plural dicing steps
WO2003039974A2 (en) Package enclosing multiple packaged chips
KR100384336B1 (ko) 반도체패키지용 인쇄회로기판 스트립의 구조 및 불량 유닛이 제거된 양호한 인쇄회로기판 스트립의 제조방법
US6551855B1 (en) Substrate strip and manufacturing method thereof
KR100542667B1 (ko) 반도체패키지용 회로기판 및 캐리어프레임과 이를 이용한불량 회로기판의 감지 방법
JPH10303151A (ja) 電子部品の製造方法
KR100378093B1 (ko) 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법
KR100379087B1 (ko) 반도체패키지제조방법
JP2005347651A (ja) 配線基板および配線基板のクラック検出方法
JP5308464B2 (ja) 半導体装置の製造方法
JP2003078072A (ja) 半導体装置の製造方法
JP3408473B2 (ja) 半田ボールマウンタおよび半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060523

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060911

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090915

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100915

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110915

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110915

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110915

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120915

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120915

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130915

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees