JPH10303151A - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
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- JPH10303151A JPH10303151A JP9111480A JP11148097A JPH10303151A JP H10303151 A JPH10303151 A JP H10303151A JP 9111480 A JP9111480 A JP 9111480A JP 11148097 A JP11148097 A JP 11148097A JP H10303151 A JPH10303151 A JP H10303151A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【課題】本発明は、電子部品全体を小型化し得ると共に
当該電子部品の製造効率を向上し得る電子部品の製造方
法を実現しようとするものである。 【解決手段】１枚のウエハの表面に複数の半導体素子の
電極パターンを形成すると共に、一面にウエハの各電極
パターンに対応してそれぞれランドを形成し、かつ他面
に各ランドとそれぞれ導通接続する外部接続用の電極を
形成してなる両面基板を作製しておき、ウエハの表面を
両面基板の一面に位置合わせして各電極パターンをそれ
ぞれ対応するランドと接合した後、一体化されたウエハ
及び両面基板を各半導体素子が別個に分離するように切
断するようにしたことにより、製造された電子部品につ
いて両面基板を半導体素子と同一サイズに形成すること
ができ、かくして電子部品全体を従来よりも格段と小型
化し得ると共に、当該電子部品の製造効率を向上させる
ことができる。
当該電子部品の製造効率を向上し得る電子部品の製造方
法を実現しようとするものである。 【解決手段】１枚のウエハの表面に複数の半導体素子の
電極パターンを形成すると共に、一面にウエハの各電極
パターンに対応してそれぞれランドを形成し、かつ他面
に各ランドとそれぞれ導通接続する外部接続用の電極を
形成してなる両面基板を作製しておき、ウエハの表面を
両面基板の一面に位置合わせして各電極パターンをそれ
ぞれ対応するランドと接合した後、一体化されたウエハ
及び両面基板を各半導体素子が別個に分離するように切
断するようにしたことにより、製造された電子部品につ
いて両面基板を半導体素子と同一サイズに形成すること
ができ、かくして電子部品全体を従来よりも格段と小型
化し得ると共に、当該電子部品の製造効率を向上させる
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は電子部品の製造方法
に関し、例えば半導体素子がパツケージ内に封止された
電子部品の製造方法に適用して好適なものである。
に関し、例えば半導体素子がパツケージ内に封止された
電子部品の製造方法に適用して好適なものである。
【０００２】
【従来の技術】従来、この種の電子部品として、ＩＣ
（Integrated Circuit）チツプを封止するパツケージの
裏面（すなわち配線基板との接合面）側に外部接続用の
端子として所定数のボール電極が格子状に配設されたＢ
ＧＡ（Ball Grid Array ）及びＣＳＰ（Chip Size Pack
age ）がある。
（Integrated Circuit）チツプを封止するパツケージの
裏面（すなわち配線基板との接合面）側に外部接続用の
端子として所定数のボール電極が格子状に配設されたＢ
ＧＡ（Ball Grid Array ）及びＣＳＰ（Chip Size Pack
age ）がある。
【０００３】このうちＣＳＰの構成を図４（Ａ）に示
す。このＣＳＰ１は、インタポーザ基板（両面基板）２
の表面２Ａ上にバンプ３を介してボンデイングされた半
導体チツプ４を例えばエポキシ樹脂でなる封止部材５で
オーバーコートすることにより、当該半導体チツプ４が
パツケージングされた構成からなる。
す。このＣＳＰ１は、インタポーザ基板（両面基板）２
の表面２Ａ上にバンプ３を介してボンデイングされた半
導体チツプ４を例えばエポキシ樹脂でなる封止部材５で
オーバーコートすることにより、当該半導体チツプ４が
パツケージングされた構成からなる。
【０００４】またこの半導体チツプ４から各バンプ３を
介して引き出された所定数の配線ライン（図示せず）
は、それぞれスルーホール（図示せず）を通してインタ
ポーザ基板２の裏面２Ｂ側に所定パターンで配設されて
いる電極端子（図示せず）と接続され、さらに当該電極
端子に対応してそれそれはんだボールを接合することに
よつてボール電極端子６が形成されている。この場合イ
ンタポーザ基板２は、図４（Ｂ）に示すように外形がほ
ぼ正方形の板状に成形され、これに応じて裏面２Ｂには
格子状に縦列及び横列それぞれ同数ずつ所定パターンで
複数のボール電極端子６が配されている。
介して引き出された所定数の配線ライン（図示せず）
は、それぞれスルーホール（図示せず）を通してインタ
ポーザ基板２の裏面２Ｂ側に所定パターンで配設されて
いる電極端子（図示せず）と接続され、さらに当該電極
端子に対応してそれそれはんだボールを接合することに
よつてボール電極端子６が形成されている。この場合イ
ンタポーザ基板２は、図４（Ｂ）に示すように外形がほ
ぼ正方形の板状に成形され、これに応じて裏面２Ｂには
格子状に縦列及び横列それぞれ同数ずつ所定パターンで
複数のボール電極端子６が配されている。
【０００５】ここでＣＳＰ１の製造方法を図５（Ａ）〜
（Ｅ）に示す。まず予めウエハ（図示せず）の表面に所
定パターンではんだバンプを形成した後、当該ウエハを
分割してＣＳＰ１の各半導体チツプ４を個別に形成す
る。一方、インタポーザ基板１０（２）の表面１０Ａ
（２Ａ）には、複数の半導体チツプ４に対応してそれぞ
れ所定位置に所定パターンのランド３Ｂを形成しておく
（図５（Ａ））。
（Ｅ）に示す。まず予めウエハ（図示せず）の表面に所
定パターンではんだバンプを形成した後、当該ウエハを
分割してＣＳＰ１の各半導体チツプ４を個別に形成す
る。一方、インタポーザ基板１０（２）の表面１０Ａ
（２Ａ）には、複数の半導体チツプ４に対応してそれぞ
れ所定位置に所定パターンのランド３Ｂを形成しておく
（図５（Ａ））。
【０００６】続いて、各半導体チツプ４に形成された各
はんだバンプ３Ａがインタポーザ基板１０の表面１０Ａ
に形成されたランド３Ｂに対応するように、当該各半導
体チツプ４をインタポーザ基板１０の表面１０Ａ上に１
個ずつ位置合わせしてマウントした後、リフローする
（図５（Ｂ））。
はんだバンプ３Ａがインタポーザ基板１０の表面１０Ａ
に形成されたランド３Ｂに対応するように、当該各半導
体チツプ４をインタポーザ基板１０の表面１０Ａ上に１
個ずつ位置合わせしてマウントした後、リフローする
（図５（Ｂ））。
【０００７】次いで、真空下において、各半導体チツプ
４及びインタポーザ基板１０間をそれぞれ封止部材５で
オーバーコートした後（図５（Ｃ））、それぞれ１個ず
つ半導体チツプ４が実装されるようにインタポーザ基板
１０を切断して分割する（図５（Ｄ））。この後、各イ
ンタポーザ基板２の裏面２Ｂに、それぞれ半導体チツプ
４と導通接続するボール電極端子６を形成することによ
り、複数のＣＳＰ１を製造することができる（図５
（Ｅ））。なお、後処理工程において、各ＣＳＰ１は電
気的特性が測定された後、良品か不良品かが判別され
る。
４及びインタポーザ基板１０間をそれぞれ封止部材５で
オーバーコートした後（図５（Ｃ））、それぞれ１個ず
つ半導体チツプ４が実装されるようにインタポーザ基板
１０を切断して分割する（図５（Ｄ））。この後、各イ
ンタポーザ基板２の裏面２Ｂに、それぞれ半導体チツプ
４と導通接続するボール電極端子６を形成することによ
り、複数のＣＳＰ１を製造することができる（図５
（Ｅ））。なお、後処理工程において、各ＣＳＰ１は電
気的特性が測定された後、良品か不良品かが判別され
る。
【０００８】
【発明が解決しようとする課題】ところが、上述したＣ
ＳＰ１の製造方法によれば、予め分割形成された各半導
体チツプ４を１個ずつ１枚のインタポーザ基板１０に位
置合わせして実装した後に、当該インタポーザ基板１０
をそれぞれ各半導体チツプ４毎に分割することから、当
該インタポーザ基板２（１０）を半導体チツプ４と同一
サイズに切断することが非常に困難となる問題があつ
た。
ＳＰ１の製造方法によれば、予め分割形成された各半導
体チツプ４を１個ずつ１枚のインタポーザ基板１０に位
置合わせして実装した後に、当該インタポーザ基板１０
をそれぞれ各半導体チツプ４毎に分割することから、当
該インタポーザ基板２（１０）を半導体チツプ４と同一
サイズに切断することが非常に困難となる問題があつ
た。
【０００９】さらにインタポーザ基板１０を切断する前
段階として、各半導体チツプ４をインタポーザ基板１０
にそれぞれ位置合わせする工程を行う必要があるため、
製造効率を向上させ得ないという問題があつた。
段階として、各半導体チツプ４をインタポーザ基板１０
にそれぞれ位置合わせする工程を行う必要があるため、
製造効率を向上させ得ないという問題があつた。
【００１０】本発明は以上の点を考慮してなされたもの
で、電子部品全体を小型化し得ると共に当該電子部品の
製造効率を向上し得る電子部品の製造方法を提案しよう
とするものである。
で、電子部品全体を小型化し得ると共に当該電子部品の
製造効率を向上し得る電子部品の製造方法を提案しよう
とするものである。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、１枚のウエハの表面に複数の半導
体素子の電極パターンを形成すると共に、一面にウエハ
の各電極パターンに対応してそれぞれランドを形成し、
かつ他面に各ランドとそれぞれ導通接続する外部接続用
の電極を形成してなる両面基板を作製しておく。続いて
ウエハの表面を両面基板の一面に位置合わせして各電極
パターンをそれぞれ対応するランドと接合した後、一体
化されたウエハ及び両面基板を各半導体素子が別個に分
離するように切断するようにする。
め本発明においては、１枚のウエハの表面に複数の半導
体素子の電極パターンを形成すると共に、一面にウエハ
の各電極パターンに対応してそれぞれランドを形成し、
かつ他面に各ランドとそれぞれ導通接続する外部接続用
の電極を形成してなる両面基板を作製しておく。続いて
ウエハの表面を両面基板の一面に位置合わせして各電極
パターンをそれぞれ対応するランドと接合した後、一体
化されたウエハ及び両面基板を各半導体素子が別個に分
離するように切断するようにする。
【００１２】このようにして製造された電子部品につい
て両面基板を半導体素子と同一サイズに形成することが
できる。
て両面基板を半導体素子と同一サイズに形成することが
できる。
【００１３】
【発明の実施の形態】以下図面について、本発明の一実
施の形態を詳述する。
施の形態を詳述する。
【００１４】図１（Ａ）及び（Ｂ）にそれぞれウエハ２
０及びインタポーザ基板２１を示す。ウエハ２０には、
一般的に円板上の周辺の一部に結晶軸の方向を示すため
の直線的な切欠き（オリエンテーシヨンフラツト）２０
Ｆが形成され、当該オリエンテーシヨンフラツト２０Ｆ
の配向性を基準とした配列方向に沿うように複数の半導
体チツプ２０Ａが形成されている。さらに各半導体チツ
プ２０Ａの回路面２０ＡＸには、それぞれ複数のはんだ
バンプ２２が所定パターンで形成されている。
０及びインタポーザ基板２１を示す。ウエハ２０には、
一般的に円板上の周辺の一部に結晶軸の方向を示すため
の直線的な切欠き（オリエンテーシヨンフラツト）２０
Ｆが形成され、当該オリエンテーシヨンフラツト２０Ｆ
の配向性を基準とした配列方向に沿うように複数の半導
体チツプ２０Ａが形成されている。さらに各半導体チツ
プ２０Ａの回路面２０ＡＸには、それぞれ複数のはんだ
バンプ２２が所定パターンで形成されている。
【００１５】またインタポーザ基板２１の表面２１Ａに
は、各半導体チツプ２０Ａの回路面２０ＡＸと同じサイ
ズで区切られた格子状の線２１ＡＬが形成されると共
に、各半導体チツプ２０Ａの回路面２０ＡＸに形成され
た複数のはんだバンプ２２に対応してそれぞれランド２
３が所定パターンで形成されている。
は、各半導体チツプ２０Ａの回路面２０ＡＸと同じサイ
ズで区切られた格子状の線２１ＡＬが形成されると共
に、各半導体チツプ２０Ａの回路面２０ＡＸに形成され
た複数のはんだバンプ２２に対応してそれぞれランド２
３が所定パターンで形成されている。
【００１６】以上の構成において、このようなウエハ２
０及びインタポーザ基板２１を用いて複数のＣＳＰを製
造する工程を図２（Ａ）〜図３（Ｂ）に示す。
０及びインタポーザ基板２１を用いて複数のＣＳＰを製
造する工程を図２（Ａ）〜図３（Ｂ）に示す。
【００１７】まずインタポーザ基板２１の表面２１Ａに
フラツクス（図示せず）を塗布しておき、ウエハ２０の
オリエンテーシヨンフラツト２０Ｆがインタポーザ基板
２１の縁部又は当該インタポーザ基板２１の表面２１Ａ
に形成された格子状の線２１ＡＬと一致するように、ウ
エハ２０の各はんだバンプ２２をそれぞれインタポーザ
基板２１のランド２３と相対的に位置合わせしてマウン
トする（図２（Ａ））。
フラツクス（図示せず）を塗布しておき、ウエハ２０の
オリエンテーシヨンフラツト２０Ｆがインタポーザ基板
２１の縁部又は当該インタポーザ基板２１の表面２１Ａ
に形成された格子状の線２１ＡＬと一致するように、ウ
エハ２０の各はんだバンプ２２をそれぞれインタポーザ
基板２１のランド２３と相対的に位置合わせしてマウン
トする（図２（Ａ））。
【００１８】続いて、図示しないリフロー工程において
ウエハ２０及びインタポーザ基板２１をリフローするこ
とよつてフリツプチツプ接続させた後、図示しない洗浄
工程においてインタポーザ基板２１の表面２１Ａに塗布
されているフラツクス（図示せず）を洗浄する。
ウエハ２０及びインタポーザ基板２１をリフローするこ
とよつてフリツプチツプ接続させた後、図示しない洗浄
工程においてインタポーザ基板２１の表面２１Ａに塗布
されているフラツクス（図示せず）を洗浄する。
【００１９】この後、図２（Ｂ）に示すように、ウエハ
２０及びインタポーザ基板２１間にノズル２４の一端が
差し込まれ、真空下において当該ノズル２４の他端に設
けられた供給部（図示せず）から例えばエポキシ樹脂で
なる封止部材２５が供給される。かくしてウエハ２０及
びインタポーザ基板２１間には封止部材２５が充填さ
れ、続く図示しない加熱工程において封止部材２５は熱
硬化される。
２０及びインタポーザ基板２１間にノズル２４の一端が
差し込まれ、真空下において当該ノズル２４の他端に設
けられた供給部（図示せず）から例えばエポキシ樹脂で
なる封止部材２５が供給される。かくしてウエハ２０及
びインタポーザ基板２１間には封止部材２５が充填さ
れ、続く図示しない加熱工程において封止部材２５は熱
硬化される。
【００２０】次いでこのウエハ２０及びインタポーザ基
板２１は、搬送手段（図示せず）によつてダイシングシ
ート３０上に移載され、所定位置に位置決めされる（図
２（Ｃ））。またダイシングシート３０の上方には１枚
刃からなるダイシングブレード３１が矢印ｚで示す方向
又はこれとは逆方向に昇降移動し得るように設けられて
いる。
板２１は、搬送手段（図示せず）によつてダイシングシ
ート３０上に移載され、所定位置に位置決めされる（図
２（Ｃ））。またダイシングシート３０の上方には１枚
刃からなるダイシングブレード３１が矢印ｚで示す方向
又はこれとは逆方向に昇降移動し得るように設けられて
いる。
【００２１】このダイシングブレード３１を用いて、図
２（Ｃ）に示すようにウエハ２０のオリエンテーシヨン
フラツト２０Ｆの配向性を基準として縦方向及び横方向
に沿つてそれぞれ順次所定間隔毎に切断することによ
り、ウエハ２０を形成する複数の半導体チツプ２０Ａが
それぞれ別個に分離されると共に、インタポーザ基板２
１も各線２１ＡＬに沿つて格子状のインタポーザ基板２
１Ｄにそれぞれ分離される（図３（Ａ））。
２（Ｃ）に示すようにウエハ２０のオリエンテーシヨン
フラツト２０Ｆの配向性を基準として縦方向及び横方向
に沿つてそれぞれ順次所定間隔毎に切断することによ
り、ウエハ２０を形成する複数の半導体チツプ２０Ａが
それぞれ別個に分離されると共に、インタポーザ基板２
１も各線２１ＡＬに沿つて格子状のインタポーザ基板２
１Ｄにそれぞれ分離される（図３（Ａ））。
【００２２】続いてこのように一体化された半導体チツ
プ２０Ａ及びインタポーザ基板２１Ｄについて、当該イ
ンタポーザ基板２１Ｄの表面２１ＤＡに形成された各ラ
ンド２３とそれぞれスルーホール（図示せず）を介して
導通接続するように、裏面２１ＤＢ側に所定パターンで
外部接続用のボール電極端子３５を形成する（図３
（Ｂ））。
プ２０Ａ及びインタポーザ基板２１Ｄについて、当該イ
ンタポーザ基板２１Ｄの表面２１ＤＡに形成された各ラ
ンド２３とそれぞれスルーホール（図示せず）を介して
導通接続するように、裏面２１ＤＢ側に所定パターンで
外部接続用のボール電極端子３５を形成する（図３
（Ｂ））。
【００２３】このようにして複数のＣＳＰ４０を製造す
ることができる。さらに後処理工程において、当該各Ｃ
ＳＰ４０の電気的特性をそれぞれ測定することにより、
当該測定結果に基づいて良品か不良品かが判別される。
ることができる。さらに後処理工程において、当該各Ｃ
ＳＰ４０の電気的特性をそれぞれ測定することにより、
当該測定結果に基づいて良品か不良品かが判別される。
【００２４】以上の構成によれば、１枚のウエハ２０を
形成する複数の半導体チツプ２０Ａの回路面２０ＡＸに
それぞれ所定パターンではんだバンプ２２を形成すると
共に、当該各はんだバンプ２２に対応してインタポーザ
基板２１の表面２１Ａにそれぞれランド２３を形成して
おく。このウエハ２０をインタポーザ基板２１に位置合
わせして各はんだバンプ２２及び対応する各ランド２３
を接合した後、一体化されたウエハ２０及びインタポー
ザ基板２１を各半導体チツプ２０Ａが別個に分離するよ
うに切断するようにしたことにより、製造されたＣＳＰ
４０についてインタポーザ基板２１Ｄを半導体チツプ２
０Ａの回路面２０ＡＸと同一サイズに形成することがで
き、かくしてＣＳＰ４０全体を従来よりも格段と小型化
し得ると共に、当該ＣＳＰ４０の製造効率を向上させる
ことができる。
形成する複数の半導体チツプ２０Ａの回路面２０ＡＸに
それぞれ所定パターンではんだバンプ２２を形成すると
共に、当該各はんだバンプ２２に対応してインタポーザ
基板２１の表面２１Ａにそれぞれランド２３を形成して
おく。このウエハ２０をインタポーザ基板２１に位置合
わせして各はんだバンプ２２及び対応する各ランド２３
を接合した後、一体化されたウエハ２０及びインタポー
ザ基板２１を各半導体チツプ２０Ａが別個に分離するよ
うに切断するようにしたことにより、製造されたＣＳＰ
４０についてインタポーザ基板２１Ｄを半導体チツプ２
０Ａの回路面２０ＡＸと同一サイズに形成することがで
き、かくしてＣＳＰ４０全体を従来よりも格段と小型化
し得ると共に、当該ＣＳＰ４０の製造効率を向上させる
ことができる。
【００２５】なお上述の実施の形態においては、両面基
板として単層のインタポーザ基板２１（２１Ｄ）を適用
した場合について述べたが、本発明はこれに限らず、多
層基板からなるインタポーザ基板（図示せず）を適用し
ても良い。
板として単層のインタポーザ基板２１（２１Ｄ）を適用
した場合について述べたが、本発明はこれに限らず、多
層基板からなるインタポーザ基板（図示せず）を適用し
ても良い。
【００２６】また上述の実施の形態においては、ウエハ
２０及びインタポーザ基板２１間にエポキシ樹脂でなる
封止部材２５を充填するようにした場合（図２（Ｂ））
について述べたが、本発明はこれに限らず、エポキシ樹
脂以外にもフエノール樹脂やポリイミド樹脂等の種々の
樹脂材で充填するようにしても良い。
２０及びインタポーザ基板２１間にエポキシ樹脂でなる
封止部材２５を充填するようにした場合（図２（Ｂ））
について述べたが、本発明はこれに限らず、エポキシ樹
脂以外にもフエノール樹脂やポリイミド樹脂等の種々の
樹脂材で充填するようにしても良い。
【００２７】さらに上述の実施の形態においては、ウエ
ハ２０に形成されたオリエンテーシヨンフラツト２０Ｆ
を基準として当該ウエハ２０をインタポーザ基板２１に
対して位置合わせするようにした場合について述べた
が、本発明はこれに限らず、ウエハ２０の外周をインタ
ポーザ基板２１に形成した位置決めマーク（図示せず）
に位置合わせするようにしても良い。
ハ２０に形成されたオリエンテーシヨンフラツト２０Ｆ
を基準として当該ウエハ２０をインタポーザ基板２１に
対して位置合わせするようにした場合について述べた
が、本発明はこれに限らず、ウエハ２０の外周をインタ
ポーザ基板２１に形成した位置決めマーク（図示せず）
に位置合わせするようにしても良い。
【００２８】さらに上述の実施の形態においては、一体
化されたウエハ２０及びインタポーザ基板２１を切断す
る手段としてダイシングブレード３１を用いた場合につ
いて述べたが、本発明はこれに限らず、一体化されたウ
エハ２０及びインタポーザ基板２１をそれぞれ複数の半
導体チツプ２０Ａ及びインタポーザ基板２０Ｄとして格
子状に分割し得るものであれば、ブレード（刃）以外に
もレーザ加工等で切断するようにしても良い。
化されたウエハ２０及びインタポーザ基板２１を切断す
る手段としてダイシングブレード３１を用いた場合につ
いて述べたが、本発明はこれに限らず、一体化されたウ
エハ２０及びインタポーザ基板２１をそれぞれ複数の半
導体チツプ２０Ａ及びインタポーザ基板２０Ｄとして格
子状に分割し得るものであれば、ブレード（刃）以外に
もレーザ加工等で切断するようにしても良い。
【００２９】因みに、上述の実施の形態においてダイシ
ングブレード３１を適用する場合（図２（Ｃ））には、
ウエハ２０を形成する複数の半導体チツプ２０Ａのうち
隣接する半導体チツプ２０Ａ同士の間隔がダイシングブ
レード３１の厚みと同等又は若干広くなるように、ウエ
ハ２０に形成するはんだバンプ２２のパターンを予め設
定しておくようにすれば良い。
ングブレード３１を適用する場合（図２（Ｃ））には、
ウエハ２０を形成する複数の半導体チツプ２０Ａのうち
隣接する半導体チツプ２０Ａ同士の間隔がダイシングブ
レード３１の厚みと同等又は若干広くなるように、ウエ
ハ２０に形成するはんだバンプ２２のパターンを予め設
定しておくようにすれば良い。
【００３０】さらに上述の実施の形態においては、製造
対象となる電子部品としてＣＳＰ４０を適用した場合に
ついて述べたが、本発明はこれに限らず、要は、一面に
外部接続用の電極が設けられた表面実装型の電子部品で
あればＣＳＰやＢＧＡ以外にも種々の電子部品に広く適
用することができる。
対象となる電子部品としてＣＳＰ４０を適用した場合に
ついて述べたが、本発明はこれに限らず、要は、一面に
外部接続用の電極が設けられた表面実装型の電子部品で
あればＣＳＰやＢＧＡ以外にも種々の電子部品に広く適
用することができる。
【００３１】
【発明の効果】上述のように本発明によれば、１枚のウ
エハの表面に複数の半導体素子の電極パターンを形成す
ると共に、一面にウエハの各電極パターンに対応してそ
れぞれランドを形成し、かつ他面に各ランドとそれぞれ
導通接続する外部接続用の電極を形成してなる両面基板
を作製しておき、ウエハの表面を両面基板の一面に位置
合わせして各電極パターンをそれぞれ対応するランドと
接合した後、一体化されたウエハ及び両面基板を各半導
体素子が別個に分離するように切断するようにしたこと
により、製造された電子部品について両面基板を半導体
素子と同一サイズに形成することができ、かくして電子
部品全体を従来よりも格段と小型化し得ると共に、当該
電子部品の製造効率を向上させることができる。
エハの表面に複数の半導体素子の電極パターンを形成す
ると共に、一面にウエハの各電極パターンに対応してそ
れぞれランドを形成し、かつ他面に各ランドとそれぞれ
導通接続する外部接続用の電極を形成してなる両面基板
を作製しておき、ウエハの表面を両面基板の一面に位置
合わせして各電極パターンをそれぞれ対応するランドと
接合した後、一体化されたウエハ及び両面基板を各半導
体素子が別個に分離するように切断するようにしたこと
により、製造された電子部品について両面基板を半導体
素子と同一サイズに形成することができ、かくして電子
部品全体を従来よりも格段と小型化し得ると共に、当該
電子部品の製造効率を向上させることができる。
【図１】本発明によるウエハ及びインタポーザ基板の構
成の一実施の形態を示す平面図である。
成の一実施の形態を示す平面図である。
【図２】本発明によるＣＳＰの製造工程の説明に供する
側面図及び部分的断面図である。
側面図及び部分的断面図である。
【図３】本発明によるＣＳＰの製造工程の説明に供する
側面図である。
側面図である。
【図４】従来のＣＳＰの構成を示す側面図及び平面図で
ある。
ある。
【図５】従来のＣＳＰの製造工程の説明に供する側面図
である。
である。
１、４０……ＣＳＰ、２、１０、２１、２１Ｄ……イン
タポーザ基板、４、２０Ａ……半導体チツプ、５、２５
……封止部材、６、３５……ボール電極端子、２０……
ウエハ、２０Ｆ……オリエンテーシヨンフラツト、２１
ＡＬ……線、２２……はんだバンプ、２３……ランド、
２４……ノズル、３０……ダンシングシート、３１……
ダイシングブレード。
タポーザ基板、４、２０Ａ……半導体チツプ、５、２５
……封止部材、６、３５……ボール電極端子、２０……
ウエハ、２０Ｆ……オリエンテーシヨンフラツト、２１
ＡＬ……線、２２……はんだバンプ、２３……ランド、
２４……ノズル、３０……ダンシングシート、３１……
ダイシングブレード。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年４月３０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
Claims (2)
- 【請求項１】１枚のウエハの表面に複数の半導体素子の
電極パターンを形成すると共に、一面に上記ウエハの上
記各電極パターンに対応してそれぞれランドを形成し、
かつ他面に上記各ランドとそれぞれ導通接続する外部接
続用の電極を形成してなる両面基板を作製する第１のス
テツプと、 上記ウエハの上記表面を上記両面基板の上記一面に位置
合わせして上記各電極パターンをそれぞれ対応する上記
ランドと接合する第２のステツプと、 一体化された上記ウエハ及び上記両面基板を上記各半導
体素子が別個に分離するように切断する第３のステツプ
とを具えることを特徴とする電子部品の製造方法。 - 【請求項２】上記第２のステツプでは、 上記接合後に上記ウエハ及び上記両面基板間を樹脂封止
することを特徴とする請求項１に記載の電子部品の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111480A JPH10303151A (ja) | 1997-04-28 | 1997-04-28 | 電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111480A JPH10303151A (ja) | 1997-04-28 | 1997-04-28 | 電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303151A true JPH10303151A (ja) | 1998-11-13 |
Family
ID=14562332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111480A Pending JPH10303151A (ja) | 1997-04-28 | 1997-04-28 | 電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303151A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035955A (ja) * | 1999-07-16 | 2001-02-09 | Hamamatsu Photonics Kk | 半導体装置及びその製造方法 |
| JP2001085449A (ja) * | 1999-09-10 | 2001-03-30 | Disco Abrasive Syst Ltd | Ｃｓｐ基板保持部材及び該ｃｓｐ基板保持部材が載置されるｃｓｐ基板用テーブル |
| JP2002261049A (ja) * | 2001-02-28 | 2002-09-13 | Mitsumi Electric Co Ltd | ダイシング装置及びダイシング方法 |
| JP2008507844A (ja) * | 2004-07-21 | 2008-03-13 | インテル・コーポレーション | 複数の電子アセンブリの製造方法 |
| JP2009290186A (ja) * | 2008-05-30 | 2009-12-10 | Powertech Technology Inc | 半導体素子の製作方法 |
| US8309434B2 (en) | 2006-06-05 | 2012-11-13 | Denso Corporation | Method for manufacturing semiconductor device including semiconductor elements with electrode formed thereon |
-
1997
- 1997-04-28 JP JP9111480A patent/JPH10303151A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035955A (ja) * | 1999-07-16 | 2001-02-09 | Hamamatsu Photonics Kk | 半導体装置及びその製造方法 |
| JP2001085449A (ja) * | 1999-09-10 | 2001-03-30 | Disco Abrasive Syst Ltd | Ｃｓｐ基板保持部材及び該ｃｓｐ基板保持部材が載置されるｃｓｐ基板用テーブル |
| JP2002261049A (ja) * | 2001-02-28 | 2002-09-13 | Mitsumi Electric Co Ltd | ダイシング装置及びダイシング方法 |
| JP2008507844A (ja) * | 2004-07-21 | 2008-03-13 | インテル・コーポレーション | 複数の電子アセンブリの製造方法 |
| JP4696115B2 (ja) * | 2004-07-21 | 2011-06-08 | インテル・コーポレーション | 複数の電子アセンブリの製造方法 |
| US8309434B2 (en) | 2006-06-05 | 2012-11-13 | Denso Corporation | Method for manufacturing semiconductor device including semiconductor elements with electrode formed thereon |
| JP2009290186A (ja) * | 2008-05-30 | 2009-12-10 | Powertech Technology Inc | 半導体素子の製作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061222 |
|
| A02 | Decision of refusal |
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