JPH09321088A - 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器 - Google Patents
半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器Info
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Abstract
(57)【要約】
【課題】 ＢＧＡ（ボール・グリッド・アレイ）のパッ
ケージ基板の反りを抑制する。また、ＢＧＡの製造工程
で発生する異物による信頼性、製造歩留まりの低下を抑
制する。 【解決手段】 大型基板１Ａの主面に半田バンプ４を介
して複数個の半導体チップ５を搭載した後、各半導体チ
ップ５をエポキシ樹脂６でモールドし、次いでバーンイ
ン試験および電気特性評価試験を行った後、ダイシング
装置を使って大型基板１Ａを切断することにより、複数
個のＢＧＡを製造する。
ケージ基板の反りを抑制する。また、ＢＧＡの製造工程
で発生する異物による信頼性、製造歩留まりの低下を抑
制する。 【解決手段】 大型基板１Ａの主面に半田バンプ４を介
して複数個の半導体チップ５を搭載した後、各半導体チ
ップ５をエポキシ樹脂６でモールドし、次いでバーンイ
ン試験および電気特性評価試験を行った後、ダイシング
装置を使って大型基板１Ａを切断することにより、複数
個のＢＧＡを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、ボール・グリッド・アレイ
(Ball Grid Array; ＢＧＡ) 構造のＬＳＩパッケージを
有する半導体集積回路装置の製造に適用して有効な技術
に関するものである。
置の製造方法に関し、特に、ボール・グリッド・アレイ
(Ball Grid Array; ＢＧＡ) 構造のＬＳＩパッケージを
有する半導体集積回路装置の製造に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】多ピンＬＳＩパッケージの代表的なもの
としてＱＦＰ(Quad Flat package) が広く使用されてい
る。
としてＱＦＰ(Quad Flat package) が広く使用されてい
る。
【０００３】ＱＦＰは、５連程度のリードフレームに半
導体チップを搭載し、各半導体チップのボンディングパ
ッドとリードフレームとをＡｕワイヤなどで接続した
後、半導体チップを樹脂モールドし、次いで樹脂パッケ
ージの外部に残ったリードフレームの不要箇所を切断、
除去して組み立てる。
導体チップを搭載し、各半導体チップのボンディングパ
ッドとリードフレームとをＡｕワイヤなどで接続した
後、半導体チップを樹脂モールドし、次いで樹脂パッケ
ージの外部に残ったリードフレームの不要箇所を切断、
除去して組み立てる。
【０００４】従来、ＱＦＰは、樹脂パッケージの４辺に
設けたリードのピッチを縮小することにより多ピン化を
実現してきた。しかし、近年におけるパッケージのＩ／
Ｏ端子の増加により、ＱＦＰによる実装が次第に困難な
状況になりつつある。これはＱＦＰの場合、Ｉ／Ｏ端子
を増やすためにリードの狭ピッチ化を進めていくと、リ
ードが微細になって変形し易くなり、実装基板に半田付
けする際の不良率が高くなるからである。また、その対
策としてパッケージの外形寸法を大きくすると、実装密
度が低下したり、リードが長くなって高速動作が妨げら
れたりするといった問題が生じる。
設けたリードのピッチを縮小することにより多ピン化を
実現してきた。しかし、近年におけるパッケージのＩ／
Ｏ端子の増加により、ＱＦＰによる実装が次第に困難な
状況になりつつある。これはＱＦＰの場合、Ｉ／Ｏ端子
を増やすためにリードの狭ピッチ化を進めていくと、リ
ードが微細になって変形し易くなり、実装基板に半田付
けする際の不良率が高くなるからである。また、その対
策としてパッケージの外形寸法を大きくすると、実装密
度が低下したり、リードが長くなって高速動作が妨げら
れたりするといった問題が生じる。
【０００５】最近、ＱＦＰの上記した問題を解決するこ
とが可能なパッケージとして、ＢＧＡが注目されてい
る。ＢＧＡは、半導体チップを実装したパッケージ基板
の裏面に半田バンプをマトリクス状に取り付けた構造に
なっており、半導体チップとパッケージ基板との接続に
は、Ａｕワイヤまたは半田バンプが用いられる。また、
パッケージ基板には、ガラスエポキシ、ガラス変性エポ
キシ、ガラスＢＴ(Bismaleimide Triadine) 、ポリイミ
ドなどの樹脂材料が主として用いられる。通常、これら
のパッケージ基板は高密度配線を実現するために多層構
造になっているが、板厚は１ｍｍ以下が普通である。パ
ッケージ基板の外形寸法は、半導体チップの端子数や基
板の端子ピッチにより異なるが、１辺長が約１０ｍｍか
ら５０ｍｍ程度である。ＢＧＡは、ＱＦＰのようにリー
ドフレームを使用しないことから、多ピン化が容易で、
かつ実装面積も小さくできるという利点がある。
とが可能なパッケージとして、ＢＧＡが注目されてい
る。ＢＧＡは、半導体チップを実装したパッケージ基板
の裏面に半田バンプをマトリクス状に取り付けた構造に
なっており、半導体チップとパッケージ基板との接続に
は、Ａｕワイヤまたは半田バンプが用いられる。また、
パッケージ基板には、ガラスエポキシ、ガラス変性エポ
キシ、ガラスＢＴ(Bismaleimide Triadine) 、ポリイミ
ドなどの樹脂材料が主として用いられる。通常、これら
のパッケージ基板は高密度配線を実現するために多層構
造になっているが、板厚は１ｍｍ以下が普通である。パ
ッケージ基板の外形寸法は、半導体チップの端子数や基
板の端子ピッチにより異なるが、１辺長が約１０ｍｍか
ら５０ｍｍ程度である。ＢＧＡは、ＱＦＰのようにリー
ドフレームを使用しないことから、多ピン化が容易で、
かつ実装面積も小さくできるという利点がある。
【０００６】上記ＢＧＡについては、例えば米国特許第
５，２１６，２７８号公報に記載がある。この公報に記
載されたＢＧＡは、裏面に半田バンプを取り付けた樹脂
製のパッケージ基板上にワイヤボンディング方式で半導
体チップを実装し、この半導体チップをモールド樹脂で
封止した、いわゆるＯＭＰＡＣ(Over Molded Pad Array
Carrier) 構造で構成されている。
５，２１６，２７８号公報に記載がある。この公報に記
載されたＢＧＡは、裏面に半田バンプを取り付けた樹脂
製のパッケージ基板上にワイヤボンディング方式で半導
体チップを実装し、この半導体チップをモールド樹脂で
封止した、いわゆるＯＭＰＡＣ(Over Molded Pad Array
Carrier) 構造で構成されている。
【０００７】
【発明が解決しようとする課題】前述したＢＧＡは、多
ピン化を進めていくとパッケージ基板の外形寸法が大き
くなり、それに伴って基板の反りも大きくなる。パッケ
ージ基板の反りは、ＢＧＡの組立てを困難にするだけで
なく、ＢＧＡをマザーボードに実装する時の接続歩留ま
りにも直接影響する。
ピン化を進めていくとパッケージ基板の外形寸法が大き
くなり、それに伴って基板の反りも大きくなる。パッケ
ージ基板の反りは、ＢＧＡの組立てを困難にするだけで
なく、ＢＧＡをマザーボードに実装する時の接続歩留ま
りにも直接影響する。
【０００８】パッケージ基板の反りの原因は、パッケー
ジ構造とも関連しているが、基板の製造履歴に支配され
ている部分も多く、特に加熱処理を行った後に顕著に反
りが表れる。従って、パッケージ基板の構成材料や構造
を最適化するだけでは反りをなくすことは困難であり、
製造工程に着目した対策が必要となる。
ジ構造とも関連しているが、基板の製造履歴に支配され
ている部分も多く、特に加熱処理を行った後に顕著に反
りが表れる。従って、パッケージ基板の構成材料や構造
を最適化するだけでは反りをなくすことは困難であり、
製造工程に着目した対策が必要となる。
【０００９】ＢＧＡのもう一つの問題として、製造工程
でパッケージ基板から発生する異物による信頼性および
製造歩留まりの低下がある。
でパッケージ基板から発生する異物による信頼性および
製造歩留まりの低下がある。
【００１０】ＢＧＡの製造工程では、一枚の大型樹脂基
板を打ち抜いて何枚かのパッケージ基板を作成した後、
各パッケージ基板上に半導体チップを搭載する。打ち抜
き切断されたパッケージ基板の端部は、樹脂や繊維など
が破断された状態になっているため、それらのカス
（滓）が基板表面などに付着して不良を引き起こす。こ
の現象は、加熱工程を経た後に顕著に表れる。また、製
造工程で用いる洗浄液、フラックスなどの薬液が切断端
部から内部に染み込み易く、その洗浄や乾燥に長時間を
要するのみならず、基板自身の劣化を招く原因ともな
る。また、この切断端部には製造工程で使用する種々の
物質が付着し易く、それが汚染の発生源となる場合もあ
る。さらに、パッケージ基板の端部が破断された状態に
なることで、基板表面の回路形成領域が狭められるとい
った設計上の制約も生じる。
板を打ち抜いて何枚かのパッケージ基板を作成した後、
各パッケージ基板上に半導体チップを搭載する。打ち抜
き切断されたパッケージ基板の端部は、樹脂や繊維など
が破断された状態になっているため、それらのカス
（滓）が基板表面などに付着して不良を引き起こす。こ
の現象は、加熱工程を経た後に顕著に表れる。また、製
造工程で用いる洗浄液、フラックスなどの薬液が切断端
部から内部に染み込み易く、その洗浄や乾燥に長時間を
要するのみならず、基板自身の劣化を招く原因ともな
る。また、この切断端部には製造工程で使用する種々の
物質が付着し易く、それが汚染の発生源となる場合もあ
る。さらに、パッケージ基板の端部が破断された状態に
なることで、基板表面の回路形成領域が狭められるとい
った設計上の制約も生じる。
【００１１】従って、パッケージ基板の端部からのカス
の発生を防止し、組立て時間の短縮、基板の劣化防止な
どを図るためには、パッケージ基板の切断箇所を極力少
なくするような組立て方法や、切断カスの発生が少ない
切断方法を開発する必要がある。
の発生を防止し、組立て時間の短縮、基板の劣化防止な
どを図るためには、パッケージ基板の切断箇所を極力少
なくするような組立て方法や、切断カスの発生が少ない
切断方法を開発する必要がある。
【００１２】本発明の目的は、ＢＧＡ構造を有するＬＳ
Ｉパッケージの基板の反りを抑制することのできる技術
を提供することにある。
Ｉパッケージの基板の反りを抑制することのできる技術
を提供することにある。
【００１３】本発明の他の目的は、ＢＧＡ構造を有する
ＬＳＩパッケージの製造工程で発生する異物による信頼
性、製造歩留まりの低下を抑制することのできる技術を
提供することにある。
ＬＳＩパッケージの製造工程で発生する異物による信頼
性、製造歩留まりの低下を抑制することのできる技術を
提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】本発明による半導体集積回路装置の製造方
法は、主面に複数の半導体チップを搭載する領域を設け
た大型基板を用意する工程と、前記大型基板の主面に複
数の半導体チップを搭載し、前記複数の半導体チップの
それぞれと前記大型基板とを電気的に接続する工程と、
前記複数の半導体チップのそれぞれの素子形成面を樹脂
で被覆する工程と、前記複数の半導体チップが搭載され
た前記大型基板を切断することにより、前記半導体チッ
プが搭載されたパッケージ基板を複数個製造する工程と
を含んでいる。
法は、主面に複数の半導体チップを搭載する領域を設け
た大型基板を用意する工程と、前記大型基板の主面に複
数の半導体チップを搭載し、前記複数の半導体チップの
それぞれと前記大型基板とを電気的に接続する工程と、
前記複数の半導体チップのそれぞれの素子形成面を樹脂
で被覆する工程と、前記複数の半導体チップが搭載され
た前記大型基板を切断することにより、前記半導体チッ
プが搭載されたパッケージ基板を複数個製造する工程と
を含んでいる。
【００１７】本発明による半導体集積回路装置の製造方
法は、前記大型基板を回転式のブレードを用いて切断す
る。
法は、前記大型基板を回転式のブレードを用いて切断す
る。
【００１８】本発明による半導体集積回路装置の製造方
法は、前記大型基板を切断する工程に先立ち、前記大型
基板の裏面にバンプ電極を形成する。
法は、前記大型基板を切断する工程に先立ち、前記大型
基板の裏面にバンプ電極を形成する。
【００１９】本発明による半導体集積回路装置の製造方
法は、前記大型基板を切断する工程に先立ち、バーンイ
ン試験または電気特性評価試験を行う。
法は、前記大型基板を切断する工程に先立ち、バーンイ
ン試験または電気特性評価試験を行う。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００２１】（実施の形態１）本実施の形態によるＢＧ
Ａの製造方法を図１〜図１０を用いて工程順に説明す
る。
Ａの製造方法を図１〜図１０を用いて工程順に説明す
る。
【００２２】まず、図１（平面図）および図２（図１の
ＩＩ−ＩＩ’線に沿った断面図）に示すような大型基板
１Ａを用意する。この大型基板１Ａは、４〜６層程度の
配線層を備えた変性エポキシ樹脂製の多層プリント配線
基板であり、その外形寸法は、長辺が３００mm程度、短
辺が２００mm程度、板厚が１mm程度である。
ＩＩ−ＩＩ’線に沿った断面図）に示すような大型基板
１Ａを用意する。この大型基板１Ａは、４〜６層程度の
配線層を備えた変性エポキシ樹脂製の多層プリント配線
基板であり、その外形寸法は、長辺が３００mm程度、短
辺が２００mm程度、板厚が１mm程度である。
【００２３】大型基板１Ａは、例えば長辺方向に８個、
短辺方向に５個、合計８×５＝４０個の半導体チップを
搭載できるようになっており、その主面には半導体チッ
プとの接続に用いる電極パッド２と、マザーボードとの
接続に用いる電極パッド３とが設けられている。これら
の電極パッド２、３の数は、半導体チップ１個あたりそ
れぞれ２５０個程度である。電極パッド２、３とそれら
を接続する配線（図示せず）とは銅（Ｃｕ）からなり、
電極パッド２、３を構成するＣｕの表面にはニッケル
（Ｎｉ）およびＡｕのメッキが施されている。この大型
基板１Ａは、通常の多層プリント配線基板の製造方法に
従って製造することができる。
短辺方向に５個、合計８×５＝４０個の半導体チップを
搭載できるようになっており、その主面には半導体チッ
プとの接続に用いる電極パッド２と、マザーボードとの
接続に用いる電極パッド３とが設けられている。これら
の電極パッド２、３の数は、半導体チップ１個あたりそ
れぞれ２５０個程度である。電極パッド２、３とそれら
を接続する配線（図示せず）とは銅（Ｃｕ）からなり、
電極パッド２、３を構成するＣｕの表面にはニッケル
（Ｎｉ）およびＡｕのメッキが施されている。この大型
基板１Ａは、通常の多層プリント配線基板の製造方法に
従って製造することができる。
【００２４】次に、図３に示すように、大型基板１Ａの
主面に形成された半導体チップ接続用の電極パッド２の
上に錫（Ｓｎ）と鉛（Ｐｂ）の合金からなる半田バンプ
４を形成する。半田バンプ４は、電極パッド２の表面に
半田ペーストを印刷した後、リフロー炉内でこの半田ペ
ーストを２５０℃程度でリフローして形成する。
主面に形成された半導体チップ接続用の電極パッド２の
上に錫（Ｓｎ）と鉛（Ｐｂ）の合金からなる半田バンプ
４を形成する。半田バンプ４は、電極パッド２の表面に
半田ペーストを印刷した後、リフロー炉内でこの半田ペ
ーストを２５０℃程度でリフローして形成する。
【００２５】次に、図４および図５に示すように、大型
基板１Ａの主面に４０個の半導体チップ５を搭載する。
それぞれの半導体チップ５には、例えばマイクロコンピ
ュータが形成されており、端子数は２５０ピン程度であ
る。半導体チップ５を搭載するには、まずフラックス塗
布装置を使って大型基板１Ａの半田バンプ４の表面にフ
ラックスを塗布した後、位置合わせ搭載機を使い、ウエ
ハから切り出した良品の半導体チップ５をその主面（素
子形成面）を基板側に向けて１個ずつ半田バンプ４上に
位置決めする。次いで、リフロー炉内で半田バンプ４を
２３０℃程度でリフローすることにより、半導体チップ
５と半田バンプ４とを電気的に接続する。その後、大型
基板１Ａを洗浄してフラックス残渣を除去する。
基板１Ａの主面に４０個の半導体チップ５を搭載する。
それぞれの半導体チップ５には、例えばマイクロコンピ
ュータが形成されており、端子数は２５０ピン程度であ
る。半導体チップ５を搭載するには、まずフラックス塗
布装置を使って大型基板１Ａの半田バンプ４の表面にフ
ラックスを塗布した後、位置合わせ搭載機を使い、ウエ
ハから切り出した良品の半導体チップ５をその主面（素
子形成面）を基板側に向けて１個ずつ半田バンプ４上に
位置決めする。次いで、リフロー炉内で半田バンプ４を
２３０℃程度でリフローすることにより、半導体チップ
５と半田バンプ４とを電気的に接続する。その後、大型
基板１Ａを洗浄してフラックス残渣を除去する。
【００２６】次に、図６および図７に示すように、各半
導体チップ５をエポキシ樹脂６でモールドする。ここで
は、大型基板１Ａを基板単位でモールド金型に装着し、
４０個の半導体チップ５を同時に一括してモールドす
る。
導体チップ５をエポキシ樹脂６でモールドする。ここで
は、大型基板１Ａを基板単位でモールド金型に装着し、
４０個の半導体チップ５を同時に一括してモールドす
る。
【００２７】次に、図８に示すようなダイシング装置２
０を使って大型基板１Ａをその長辺方向および短辺方向
に沿って格子状に切断する。このダイシング装置２０
は、先端が鋭角となった回転式のブレード２１を備えて
おり、このブレード２１で大型基板１Ａを切断すること
により、打ち抜き方式で切断する場合に比べて切断面の
破断が少なくなるため、樹脂や繊維などのカスの発生量
を少なくすることができる。また、このダイシング装置
２０に大型基板１Ａの位置検出および切断軌道修正機能
を持たせることにより、高い寸法精度で切断を行うこと
ができる。
０を使って大型基板１Ａをその長辺方向および短辺方向
に沿って格子状に切断する。このダイシング装置２０
は、先端が鋭角となった回転式のブレード２１を備えて
おり、このブレード２１で大型基板１Ａを切断すること
により、打ち抜き方式で切断する場合に比べて切断面の
破断が少なくなるため、樹脂や繊維などのカスの発生量
を少なくすることができる。また、このダイシング装置
２０に大型基板１Ａの位置検出および切断軌道修正機能
を持たせることにより、高い寸法精度で切断を行うこと
ができる。
【００２８】図９は、上記の製造方法により得られたＢ
ＧＡ１０Ａの外観斜視図である。大型基板（１Ａ）を切
断して得られたパッケージ基板１２Ａの外形寸法は３５
mm×３５mm程度、半導体チップ（５）が封止されたエポ
キシ樹脂６の外形寸法は２７mm×２７mm程度である。組
立てに要した時間は、ＱＦＰと比較してパッケージ１個
あたり、半導体チップの電気的接続が約２分の１、樹脂
モールドが約４分の１に短縮できた。また、このパッケ
ージ基板１２Ａの反りは0.０５mm以下であったのに対
し、大型基板を切断してあらかじめパッケージ基板を作
成してから、半田バンプの形成、半導体チップの搭載お
よび封止などを行ってＢＧＡを組み立てた場合には、パ
ッケージ基板の反りが0.１５mm程度になった。
ＧＡ１０Ａの外観斜視図である。大型基板（１Ａ）を切
断して得られたパッケージ基板１２Ａの外形寸法は３５
mm×３５mm程度、半導体チップ（５）が封止されたエポ
キシ樹脂６の外形寸法は２７mm×２７mm程度である。組
立てに要した時間は、ＱＦＰと比較してパッケージ１個
あたり、半導体チップの電気的接続が約２分の１、樹脂
モールドが約４分の１に短縮できた。また、このパッケ
ージ基板１２Ａの反りは0.０５mm以下であったのに対
し、大型基板を切断してあらかじめパッケージ基板を作
成してから、半田バンプの形成、半導体チップの搭載お
よび封止などを行ってＢＧＡを組み立てた場合には、パ
ッケージ基板の反りが0.１５mm程度になった。
【００２９】その後、バーンイン試験および電気特性評
価試験を行ってＢＧＡ１０Ａの良否を判定した後、図１
０に示すように、マザーボード１１Ａの主面にＢＧＡ１
０Ａを実装する。ＢＧＡ１０Ａを実装するには、まずＢ
ＧＡ１０Ａのパッケージ基板１２Ａを接着剤などでマザ
ーボード１１Ａの主面に接合した後、ワイヤボンディン
グ装置を使い、ＢＧＡ１０Ａの電極パッド３とマザーボ
ード１１Ａの電極パッド１３とをＡｕワイヤ１４で電気
的に接続する。
価試験を行ってＢＧＡ１０Ａの良否を判定した後、図１
０に示すように、マザーボード１１Ａの主面にＢＧＡ１
０Ａを実装する。ＢＧＡ１０Ａを実装するには、まずＢ
ＧＡ１０Ａのパッケージ基板１２Ａを接着剤などでマザ
ーボード１１Ａの主面に接合した後、ワイヤボンディン
グ装置を使い、ＢＧＡ１０Ａの電極パッド３とマザーボ
ード１１Ａの電極パッド１３とをＡｕワイヤ１４で電気
的に接続する。
【００３０】（実施の形態２）本実施の形態によるＢＧ
Ａの製造方法を図１１〜図１９を用いて工程順に説明す
る。
Ａの製造方法を図１１〜図１９を用いて工程順に説明す
る。
【００３１】まず、図１１および図１２に示すような大
型基板１Ｂを用意する。この大型基板１Ｂは、マザーボ
ードとの接続に用いる電極パッド３が基板の裏面側に配
置されている以外は、前記実施の形態１で用いた大型基
板１Ａとほぼ同一の構造および寸法で構成されている。
型基板１Ｂを用意する。この大型基板１Ｂは、マザーボ
ードとの接続に用いる電極パッド３が基板の裏面側に配
置されている以外は、前記実施の形態１で用いた大型基
板１Ａとほぼ同一の構造および寸法で構成されている。
【００３２】次に、図１３および図１４に示すように、
大型基板１Ｂの主面に４０個の半導体チップ５を搭載す
る。前記実施の形態１と同様、半導体チップ５は、マイ
クロコンピュータを形成した、端子数２５０ピン程度の
ものを使用する。また、半導体チップ５の搭載は、前記
実施の形態１と同じ方法で行い、その後、大型基板１Ｂ
を洗浄してフラックス残渣を除去する。
大型基板１Ｂの主面に４０個の半導体チップ５を搭載す
る。前記実施の形態１と同様、半導体チップ５は、マイ
クロコンピュータを形成した、端子数２５０ピン程度の
ものを使用する。また、半導体チップ５の搭載は、前記
実施の形態１と同じ方法で行い、その後、大型基板１Ｂ
を洗浄してフラックス残渣を除去する。
【００３３】次に、図１５および図１６に示すように、
半導体チップ５の主面を水分や異物などから保護するた
めに、半導体チップ５の主面と大型基板１Ｂの主面との
隙間およびその周囲に薄い板状の樹脂層８を形成する。
樹脂層８を形成するには、例えばディスペンサなどを使
って大型基板１Ｂと半導体チップ５との隙間およびその
周囲にエポキシ系の熱硬化性樹脂をポッティングし、次
いでこの樹脂を１５０℃程度に加熱して硬化させる。
半導体チップ５の主面を水分や異物などから保護するた
めに、半導体チップ５の主面と大型基板１Ｂの主面との
隙間およびその周囲に薄い板状の樹脂層８を形成する。
樹脂層８を形成するには、例えばディスペンサなどを使
って大型基板１Ｂと半導体チップ５との隙間およびその
周囲にエポキシ系の熱硬化性樹脂をポッティングし、次
いでこの樹脂を１５０℃程度に加熱して硬化させる。
【００３４】次に、図１７に示すように、大型基板１Ｂ
の裏面に形成されたマザーボード接続用の電極パッド３
に半田バンプ９を形成する。半田バンプ９は、電極パッ
ド３の表面に半田ペーストを印刷した後、リフロー炉内
で半田ペーストをリフローして形成する。この半田バン
プ９は、半導体チップ５と大型基板１Ｂとを接続する半
田バンプ４よりも低融点の半田材料で構成する。その
後、大型基板１Ｂを洗浄してフラックス残渣を除去す
る。
の裏面に形成されたマザーボード接続用の電極パッド３
に半田バンプ９を形成する。半田バンプ９は、電極パッ
ド３の表面に半田ペーストを印刷した後、リフロー炉内
で半田ペーストをリフローして形成する。この半田バン
プ９は、半導体チップ５と大型基板１Ｂとを接続する半
田バンプ４よりも低融点の半田材料で構成する。その
後、大型基板１Ｂを洗浄してフラックス残渣を除去す
る。
【００３５】次に、前記実施の形態１で用いたダイシン
グ装置を使って大型基板１Ｂを切断することにより、図
１８に示すようなＢＧＡ１０Ｂが４０個得られる。
グ装置を使って大型基板１Ｂを切断することにより、図
１８に示すようなＢＧＡ１０Ｂが４０個得られる。
【００３６】このＢＧＡ１０Ｂのパッケージ基板１２Ｂ
の反りは0.０４mm以下であったのに対し、あらかじめ大
型基板を切断してパッケージ基板を作成してからＢＧＡ
を組み立てた場合、パッケージ基板の反りは0.１３mm程
度になった。組立てに要した時間は、ＱＦＰと比較して
パッケージ１個あたり、半導体チップの電気的接続が約
２分の１、樹脂層の形成が約３分の１に短縮できた。ま
た、パッケージ基板１２Ｂの裏面に半田バンプ９を形成
するのに要した時間は、あらかじめ大型基板を切断して
パッケージ基板を作成してから半田バンプを形成する場
合と比較してパッケージ基板１枚あたり、約２０分の１
に短縮できた。
の反りは0.０４mm以下であったのに対し、あらかじめ大
型基板を切断してパッケージ基板を作成してからＢＧＡ
を組み立てた場合、パッケージ基板の反りは0.１３mm程
度になった。組立てに要した時間は、ＱＦＰと比較して
パッケージ１個あたり、半導体チップの電気的接続が約
２分の１、樹脂層の形成が約３分の１に短縮できた。ま
た、パッケージ基板１２Ｂの裏面に半田バンプ９を形成
するのに要した時間は、あらかじめ大型基板を切断して
パッケージ基板を作成してから半田バンプを形成する場
合と比較してパッケージ基板１枚あたり、約２０分の１
に短縮できた。
【００３７】その後、バーンイン試験および電気特性評
価試験を行ってＢＧＡ１０Ｂの良否を判定した後、図１
９に示すように、マザーボード１１Ｂの主面にＢＧＡ１
０Ｂを実装する。ＢＧＡ１０Ｂを実装するには、まずフ
ラックス塗布装置を使ってＢＧＡ１０Ｂの半田バンプ９
の表面にフラックスを塗布した後、位置合わせ搭載機を
使い、ＢＧＡ１０Ｂをマザーボード１１Ｂの電極パッド
１５上に位置決めする。次いで、リフロー炉内で半田バ
ンプ９をリフローし、ＢＧＡ１０Ｂとマザーボード１１
Ｂとを電気的に接続する。
価試験を行ってＢＧＡ１０Ｂの良否を判定した後、図１
９に示すように、マザーボード１１Ｂの主面にＢＧＡ１
０Ｂを実装する。ＢＧＡ１０Ｂを実装するには、まずフ
ラックス塗布装置を使ってＢＧＡ１０Ｂの半田バンプ９
の表面にフラックスを塗布した後、位置合わせ搭載機を
使い、ＢＧＡ１０Ｂをマザーボード１１Ｂの電極パッド
１５上に位置決めする。次いで、リフロー炉内で半田バ
ンプ９をリフローし、ＢＧＡ１０Ｂとマザーボード１１
Ｂとを電気的に接続する。
【００３８】（実施の形態３）本実施の形態によるＢＧ
Ａの製造方法を図２０〜図２８を用いて工程順に説明す
る。
Ａの製造方法を図２０〜図２８を用いて工程順に説明す
る。
【００３９】まず、図２０および図２１に示すような大
型基板１Ｃを用意する。この大型基板１Ｃは、４層程度
の配線層を備えた変性エポキシ樹脂製の多層プリント配
線基板であり、その外形寸法は、長辺が２００mm程度、
短辺が１６７mm程度、板厚が１mm程度である。
型基板１Ｃを用意する。この大型基板１Ｃは、４層程度
の配線層を備えた変性エポキシ樹脂製の多層プリント配
線基板であり、その外形寸法は、長辺が２００mm程度、
短辺が１６７mm程度、板厚が１mm程度である。
【００４０】大型基板１Ｃは、例えば長辺方向に８個、
短辺方向に１６個、合計８×１６＝１２８個の半導体チ
ップを搭載できるようになっており、その主面には半導
体チップとの接続に用いる電極パッド１６が設けられ、
裏面にはマザーボードとの接続に用いる電極パッド１７
が設けられている。電極パッド１６の数は、半導体チッ
プ１個あたり３０個程度であり、電極パッド１７の数
は、ＢＧＡパッケージ１個あたり５０個程度である。電
極パッド１６、１７とそれらを接続する配線（図示せ
ず）とはＣｕからなり、電極パッド１６、１７を構成す
るＣｕの表面にはＮｉおよびＡｕのメッキが施されてい
る。
短辺方向に１６個、合計８×１６＝１２８個の半導体チ
ップを搭載できるようになっており、その主面には半導
体チップとの接続に用いる電極パッド１６が設けられ、
裏面にはマザーボードとの接続に用いる電極パッド１７
が設けられている。電極パッド１６の数は、半導体チッ
プ１個あたり３０個程度であり、電極パッド１７の数
は、ＢＧＡパッケージ１個あたり５０個程度である。電
極パッド１６、１７とそれらを接続する配線（図示せ
ず）とはＣｕからなり、電極パッド１６、１７を構成す
るＣｕの表面にはＮｉおよびＡｕのメッキが施されてい
る。
【００４１】次に、図２２および図２３に示すように、
大型基板１Ａの主面に１２８個の半導体チップ１８を搭
載する。それぞれの半導体チップ１８には、例えばメモ
リＬＳＩが形成されており、端子数は３０ピン程度であ
る。半導体チップ１８を搭載するには、まずディスペン
サを使って大型基板１Ｃの主面のチップ搭載領域に銀
（Ａｇ）ペーストなどの接着剤を塗布した後、位置合わ
せ搭載機を使い、ウエハから切り出した良品の半導体チ
ップ１８をその主面を上に向けて１個ずつチップ搭載領
域に位置決めする。次いで、赤外線加熱炉内で接着剤を
１５０℃程度で加熱、硬化させることにより、半導体チ
ップ１８を大型基板１Ｃ上に固定する。
大型基板１Ａの主面に１２８個の半導体チップ１８を搭
載する。それぞれの半導体チップ１８には、例えばメモ
リＬＳＩが形成されており、端子数は３０ピン程度であ
る。半導体チップ１８を搭載するには、まずディスペン
サを使って大型基板１Ｃの主面のチップ搭載領域に銀
（Ａｇ）ペーストなどの接着剤を塗布した後、位置合わ
せ搭載機を使い、ウエハから切り出した良品の半導体チ
ップ１８をその主面を上に向けて１個ずつチップ搭載領
域に位置決めする。次いで、赤外線加熱炉内で接着剤を
１５０℃程度で加熱、硬化させることにより、半導体チ
ップ１８を大型基板１Ｃ上に固定する。
【００４２】次に、図２４に示すように、ワイヤボンデ
ィング装置を使い、大型基板１Ｃの電極パッド１６と半
導体チップ１８とをＡｕワイヤ１９で電気的に接続した
後、図２５および図２６に示すように、半導体チップ１
８を２個ずつエポキシ樹脂６でモールドする。このと
き、大型基板１Ｃを基板単位でモールド金型に装着し、
１２８個の半導体チップ１８を同時に一括してモールド
する。
ィング装置を使い、大型基板１Ｃの電極パッド１６と半
導体チップ１８とをＡｕワイヤ１９で電気的に接続した
後、図２５および図２６に示すように、半導体チップ１
８を２個ずつエポキシ樹脂６でモールドする。このと
き、大型基板１Ｃを基板単位でモールド金型に装着し、
１２８個の半導体チップ１８を同時に一括してモールド
する。
【００４３】次に、図２７に示すように、大型基板１Ｃ
の裏面に形成されたマザーボード接続用の電極パッド１
７に半田バンプ９を形成する。半田バンプ９の形成は、
前記実施の形態２と同じ方法で行い、その後、大型基板
１Ｃを洗浄してフラックス残渣を除去する。
の裏面に形成されたマザーボード接続用の電極パッド１
７に半田バンプ９を形成する。半田バンプ９の形成は、
前記実施の形態２と同じ方法で行い、その後、大型基板
１Ｃを洗浄してフラックス残渣を除去する。
【００４４】次に、大型基板１Ｃをバーンイン装置に入
れ、１２５℃程度でバーンイン試験を行った後、前記実
施の形態１で用いたダイシング装置を使って大型基板１
Ｃを切断してパッケージ基板１２Ｃに分割することによ
り、図２８に示すような、２個の半導体チップ１８を搭
載したマルチチップモジュール構造のＢＧＡ１０Ｃが６
４個得られる。
れ、１２５℃程度でバーンイン試験を行った後、前記実
施の形態１で用いたダイシング装置を使って大型基板１
Ｃを切断してパッケージ基板１２Ｃに分割することによ
り、図２８に示すような、２個の半導体チップ１８を搭
載したマルチチップモジュール構造のＢＧＡ１０Ｃが６
４個得られる。
【００４５】このＢＧＡ１０Ｃのパッケージ基板１２Ｃ
の外形寸法は２０mm×１５mm程度、半導体チップ１８の
外形寸法は１４mm×５mm程度、この半導体チップ１８が
２個封止されたエポキシ樹脂６の外形寸法は１６mm×１
３mm程度である。また、パッケージ基板１２Ｃの反りは
0.０３mm以下であったのに対し、あらかじめ大型基板を
切断してパッケージ基板を作成してからＢＧＡを組み立
てた場合、パッケージ基板の反りは0.１mm程度になっ
た。
の外形寸法は２０mm×１５mm程度、半導体チップ１８の
外形寸法は１４mm×５mm程度、この半導体チップ１８が
２個封止されたエポキシ樹脂６の外形寸法は１６mm×１
３mm程度である。また、パッケージ基板１２Ｃの反りは
0.０３mm以下であったのに対し、あらかじめ大型基板を
切断してパッケージ基板を作成してからＢＧＡを組み立
てた場合、パッケージ基板の反りは0.１mm程度になっ
た。
【００４６】組立てに要した時間は、ＱＦＰと比較して
パッケージ１個あたり、半導体チップの電気的接続がほ
ぼ同時間、樹脂モールドが約４分の１に短縮できた。ま
た、バーンインの際の装着および取り外しに要した時間
は、ＢＧＡを１個ずつソケットに装着、配線する場合と
比較して約１／１０に低減できた。
パッケージ１個あたり、半導体チップの電気的接続がほ
ぼ同時間、樹脂モールドが約４分の１に短縮できた。ま
た、バーンインの際の装着および取り外しに要した時間
は、ＢＧＡを１個ずつソケットに装着、配線する場合と
比較して約１／１０に低減できた。
【００４７】本実施の形態のＢＧＡ１０Ｃは、パッケー
ジ基板１２Ｃの裏面に半田バンプ９を形成しているの
で、前記実施の形態２のＢＧＡ１０Ｂと同じ方法でマザ
ーボード１１に実装することができる。
ジ基板１２Ｃの裏面に半田バンプ９を形成しているの
で、前記実施の形態２のＢＧＡ１０Ｂと同じ方法でマザ
ーボード１１に実装することができる。
【００４８】（実施の形態４）実施の形態２で製造した
マイクロコンピュータのＢＧＡ１個と、ＳＲＡＭのＳＯ
Ｊ(Small Outline J-leaded)パッケージ２個と、実施の
形態３で製造したメモリＬＳＩのＢＧＡ２個とをマザー
ボードに搭載し、ディジタル信号処理用のモジュール基
板を作成した。
マイクロコンピュータのＢＧＡ１個と、ＳＲＡＭのＳＯ
Ｊ(Small Outline J-leaded)パッケージ２個と、実施の
形態３で製造したメモリＬＳＩのＢＧＡ２個とをマザー
ボードに搭載し、ディジタル信号処理用のモジュール基
板を作成した。
【００４９】（実施の形態５）実施の形態４で作成した
ディジタル信号処理用のモジュール基板を、送受信ボー
ド、液晶表示パネル、キーボードなどを組み込んだＰＤ
Ａ(Personal Digitalassistants) に実装し、小型の情
報端末機器を作成した。
ディジタル信号処理用のモジュール基板を、送受信ボー
ド、液晶表示パネル、キーボードなどを組み込んだＰＤ
Ａ(Personal Digitalassistants) に実装し、小型の情
報端末機器を作成した。
【００５０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５２】（１）本発明の製造方法によれば、大型基
板を切断してあらかじめパッケージ基板を作成してから
ＢＧＡを組み立てる製造方法に比べて、パッケージ基板
の反りを３分の１程度まで低減することができる。これ
により、各工程での製造が容易になり、ＢＧＡの製造歩
留まりが向上する。
板を切断してあらかじめパッケージ基板を作成してから
ＢＧＡを組み立てる製造方法に比べて、パッケージ基板
の反りを３分の１程度まで低減することができる。これ
により、各工程での製造が容易になり、ＢＧＡの製造歩
留まりが向上する。
【００５３】単一のパッケージ基板を作成してからＢＧ
Ａを組み立てる場合は、反りの基板依存性が大きく、特
に、加熱処理の直後にそれが顕著に表れる。これは、基
板の切断も含めたパッケージ基板の製造工程における不
均一さが原因であると推定される。これに対し、切断前
の大型基板を使ってＢＧＡを組み立てる場合に基板の反
りが少なくなるのは、大型基板では切断後にパッケージ
基板となる領域の端部同士が相互に接続し、連続してい
るので、加熱時の反りが互いに相殺され、かつその状態
が安定化しているためと考えられる。なお、この反り低
減の効果は、大型基板に半導体チップを１列に搭載した
時よりも、ＸおよびＹ方向にマトリクス状に搭載した時
の方が高かった。
Ａを組み立てる場合は、反りの基板依存性が大きく、特
に、加熱処理の直後にそれが顕著に表れる。これは、基
板の切断も含めたパッケージ基板の製造工程における不
均一さが原因であると推定される。これに対し、切断前
の大型基板を使ってＢＧＡを組み立てる場合に基板の反
りが少なくなるのは、大型基板では切断後にパッケージ
基板となる領域の端部同士が相互に接続し、連続してい
るので、加熱時の反りが互いに相殺され、かつその状態
が安定化しているためと考えられる。なお、この反り低
減の効果は、大型基板に半導体チップを１列に搭載した
時よりも、ＸおよびＹ方向にマトリクス状に搭載した時
の方が高かった。
【００５４】（２）本発明の製造方法によれば、ＢＧＡ
の組み立ての最終工程で大型基板を切断するので、基板
の端部（切断面）から出る樹脂や繊維などのカスが製造
工程の途中で基板表面などに再付着して不良を引き起こ
すことがない。また、製造工程で使用するフラックスや
洗浄液などの薬液が基板の切断面から浸入することがな
いので、基板自身の劣化を防止できる。これにより、Ｂ
ＧＡの信頼性、製造歩留まりが向上する。
の組み立ての最終工程で大型基板を切断するので、基板
の端部（切断面）から出る樹脂や繊維などのカスが製造
工程の途中で基板表面などに再付着して不良を引き起こ
すことがない。また、製造工程で使用するフラックスや
洗浄液などの薬液が基板の切断面から浸入することがな
いので、基板自身の劣化を防止できる。これにより、Ｂ
ＧＡの信頼性、製造歩留まりが向上する。
【００５５】本発明の製造方法によれば、先端が鋭角と
なった回転式のブレードを用いて大型基板を切断するこ
とにより、樹脂や繊維などのカスの発生が大幅に低減す
ると共に、パッケージ基板の外形寸法精度が向上する。
なった回転式のブレードを用いて大型基板を切断するこ
とにより、樹脂や繊維などのカスの発生が大幅に低減す
ると共に、パッケージ基板の外形寸法精度が向上する。
【００５６】また、打ち抜きによる基板の切断方法は、
外形寸法の異なるパッケージ基板が多種類ある場合、打
ち抜き型の種類が増えて型代が嵩むのに対し、ブレード
による切断方法は、単一の装置で種々の切断ピッチに対
応できるため、ＢＧＡの多品種製造に適している。
外形寸法の異なるパッケージ基板が多種類ある場合、打
ち抜き型の種類が増えて型代が嵩むのに対し、ブレード
による切断方法は、単一の装置で種々の切断ピッチに対
応できるため、ＢＧＡの多品種製造に適している。
【００５７】さらに、パッケージ基板の製造に用いる大
型基板の製造ロットおよび大型基板内での各パッケージ
基板の位置、大型基板の製造状態などの情報は、ＢＧＡ
の製造歩留まり向上を図る上で不可欠であるが、ＢＧＡ
の組み立ての最終工程で大型基板を切断する本発明の製
造方法によれば、これらの情報が容易に得られるため、
パッケージ基板の製造歩留まりが向上する。
型基板の製造ロットおよび大型基板内での各パッケージ
基板の位置、大型基板の製造状態などの情報は、ＢＧＡ
の製造歩留まり向上を図る上で不可欠であるが、ＢＧＡ
の組み立ての最終工程で大型基板を切断する本発明の製
造方法によれば、これらの情報が容易に得られるため、
パッケージ基板の製造歩留まりが向上する。
【００５８】これらの効果により、ＢＧＡの平均製造歩
留まりが約８２％となり、単一のパッケージ基板を作成
してからＢＧＡを組み立てる製造方法に比較して１６％
以上も向上した。
留まりが約８２％となり、単一のパッケージ基板を作成
してからＢＧＡを組み立てる製造方法に比較して１６％
以上も向上した。
【００５９】（３）本発明の製造方法によれば、大形基
板単位でＢＧＡを製造することにより、パッケージ基板
単位でＢＧＡを製造する場合に比較して基板のハンドリ
ングが容易になるので、ＢＧＡの生産性が向上する。
板単位でＢＧＡを製造することにより、パッケージ基板
単位でＢＧＡを製造する場合に比較して基板のハンドリ
ングが容易になるので、ＢＧＡの生産性が向上する。
【００６０】また、半田バンプの形成、半導体チップと
基板との電気的接続、半導体チップの樹脂被覆、バーン
イン試験あるいは電気特性評価試験などを大形基板単位
で行うことにより、一度に加工、組立できるＢＧＡの数
が大幅に増え、ＢＧＡの生産性が向上する。さらに、バ
ーンイン試験や電気特性評価試験時に配線の一部を大型
基板内に形成することにより、同時検査や引き出し配線
の低減が可能となるので、試験や組立に要する時間が低
減でき、ＢＧＡの生産性が向上する。
基板との電気的接続、半導体チップの樹脂被覆、バーン
イン試験あるいは電気特性評価試験などを大形基板単位
で行うことにより、一度に加工、組立できるＢＧＡの数
が大幅に増え、ＢＧＡの生産性が向上する。さらに、バ
ーンイン試験や電気特性評価試験時に配線の一部を大型
基板内に形成することにより、同時検査や引き出し配線
の低減が可能となるので、試験や組立に要する時間が低
減でき、ＢＧＡの生産性が向上する。
【００６１】また、ＢＧＡの組み立ての最終工程で大型
基板を切断することにより、製造工程で使用するフラッ
クスや洗浄液などの薬液が基板の切断面から浸入するこ
とがないので、基板の乾燥や洗浄に要する時間を大幅に
短縮でき、ＢＧＡの生産性が向上する。
基板を切断することにより、製造工程で使用するフラッ
クスや洗浄液などの薬液が基板の切断面から浸入するこ
とがないので、基板の乾燥や洗浄に要する時間を大幅に
短縮でき、ＢＧＡの生産性が向上する。
【００６２】（４）本発明の製造方法によれば、外形寸
法精度が高く、かつ基板端部へのダメージが少ない方法
で切断を行うことにより、パッケージ基板の回路形成領
域が基板の周辺部にまで拡張される。これにより、パッ
ケージ基板をより小型化することができ、ＢＧＡの実装
密度が向上する。
法精度が高く、かつ基板端部へのダメージが少ない方法
で切断を行うことにより、パッケージ基板の回路形成領
域が基板の周辺部にまで拡張される。これにより、パッ
ケージ基板をより小型化することができ、ＢＧＡの実装
密度が向上する。
【００６３】（５）上記したＢＧＡの製造歩留まりおよ
び生産性の向上により、ＢＧＡの製造コストを低減する
ことができる。
び生産性の向上により、ＢＧＡの製造コストを低減する
ことができる。
【００６４】（６）パッケージ基板の反りが低減される
ことにより、ＢＧＡを実装するマザーボードとの平坦性
が確保されるため、実装信頼性および実装歩留まりが向
上する。これにより、ＢＧＡを他の電子部品と共にマザ
ーボードに実装したモジュール基板、さらにはこのモジ
ュール基板を組み込んだ電子機器の信頼性および製造歩
留まりが向上する。
ことにより、ＢＧＡを実装するマザーボードとの平坦性
が確保されるため、実装信頼性および実装歩留まりが向
上する。これにより、ＢＧＡを他の電子部品と共にマザ
ーボードに実装したモジュール基板、さらにはこのモジ
ュール基板を組み込んだ電子機器の信頼性および製造歩
留まりが向上する。
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す大型基板の平面図である。
置の製造方法を示す大型基板の平面図である。
【図２】図１のＩＩ−ＩＩ’線に沿った大型基板の断面
図である。
図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す大型基板の断面図である。
置の製造方法を示す大型基板の断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す大型基板の斜視図である。
置の製造方法を示す大型基板の斜視図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す大型基板の断面図である。
置の製造方法を示す大型基板の断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す大型基板の斜視図である。
置の製造方法を示す大型基板の斜視図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す大型基板の断面図である。
置の製造方法を示す大型基板の断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すダイシング装置の概略図である。
置の製造方法を示すダイシング装置の概略図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すＢＧＡの外観斜視図である。
置の製造方法を示すＢＧＡの外観斜視図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の実装方法を示すマザーボードの概略図である。
装置の実装方法を示すマザーボードの概略図である。
【図１１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す大型基板の平面図である。
装置の製造方法を示す大型基板の平面図である。
【図１２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図１３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す大型基板の斜視図である。
装置の製造方法を示す大型基板の斜視図である。
【図１４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図１５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す大型基板の斜視図である。
装置の製造方法を示す大型基板の斜視図である。
【図１６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図１７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図１８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すＢＧＡの外観斜視図である。
装置の製造方法を示すＢＧＡの外観斜視図である。
【図１９】本発明の実施の形態２である半導体集積回路
装置の実装方法を示すマザーボードの断面図である。
装置の実装方法を示すマザーボードの断面図である。
【図２０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す大型基板の斜視図である。
装置の製造方法を示す大型基板の斜視図である。
【図２１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図２２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す大型基板の斜視図である。
装置の製造方法を示す大型基板の斜視図である。
【図２３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図２４】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図２５】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す大型基板の斜視図である。
装置の製造方法を示す大型基板の斜視図である。
【図２６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図２７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す大型基板の断面図である。
装置の製造方法を示す大型基板の断面図である。
【図２８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示すＢＧＡの断面図である。
装置の製造方法を示すＢＧＡの断面図である。
１Ａ 大型基板 １Ｂ 大型基板 １Ｃ 大型基板 ２ 電極パッド ３ 電極パッド ４ 半田バンプ ５ 半導体チップ ６ エポキシ樹脂 ８ 樹脂層 ９ 半田バンプ １０Ａ ＢＧＡ １０Ｂ ＢＧＡ １０Ｃ ＢＧＡ １１Ａ マザーボード １１Ｂ マザーボード １２Ａ パッケージ基板 １２Ｂ パッケージ基板 １２Ｃ パッケージ基板 １３ 電極パッド １４ Ａｕワイヤ １５ 電極パッド １６ 電極パッド １７ 電極パッド １８ 半導体チップ １９ Ａｕワイヤ ２０ ダイシング装置 ２１ ブレード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森永 賢一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 春田 亮 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 坪崎 邦宏 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (9)
- 【請求項１】 主面に縦方向および横方向に沿って複数
の半導体チップを搭載する領域を設けた大型基板を用意
する工程と、前記大型基板の主面に複数の半導体チップ
を搭載し、前記複数の半導体チップのそれぞれと前記大
型基板とを電気的に接続する工程と、前記複数の半導体
チップのそれぞれの素子形成面を樹脂で被覆する工程
と、前記複数の半導体チップが搭載された前記大型基板
を切断することにより、前記半導体チップが搭載された
パッケージ基板を複数個製造する工程とを含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記複数の半導体チップのそれぞれと
前記大型基板とをバンプ電極またはボンディングワイヤ
を介して電気的に接続することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記複数の半導体チップをモ
ールド樹脂またはポッティング樹脂で被覆することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記大型基板を回転式の
ブレードを用いて切断することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記大型基板を
切断する工程に先立ち、前記大型基板の裏面にバンプ電
極を形成することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記大型基板を
切断する工程に先立ち、バーンイン試験または電気特性
評価試験を行うことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記パッケージ
基板をバンプ電極またはボンディングワイヤを介してマ
ザーボードに実装することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項８】 請求項１〜７のいずれか１項に記載の製
造方法により得られた前記パッケージ基板が他の電子部
品と共にマザーボードに実装されてなることを特徴とす
るモジュール基板。 - 【請求項９】 請求項８記載のモジュール基板が組み込
まれてなることを特徴とする電子機器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13169096A JP3569386B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13169096A JP3569386B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器 |
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| Publication Number | Publication Date |
|---|---|
| JPH09321088A true JPH09321088A (ja) | 1997-12-12 |
| JP3569386B2 JP3569386B2 (ja) | 2004-09-22 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP13169096A Expired - Fee Related JP3569386B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252303A (ja) * | 2001-02-02 | 2002-09-06 | Texas Instruments Inc | 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法 |
| JP2004004738A (ja) * | 2002-04-30 | 2004-01-08 | Samsung Electronics Co Ltd | 駆動集積回路パッケージ及びこれを利用したチップオンガラス液晶表示装置 |
| US7045392B2 (en) | 1998-07-28 | 2006-05-16 | Seiko Epson Corporation | Semiconductor device and method of fabrication thereof, semiconductor module, circuit board, and electronic equipment |
| JP2007294832A (ja) * | 2005-07-15 | 2007-11-08 | ▲高▼築 良 | 集積回路チップ部品及びマルチチップモジュールとその製造方法 |
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| US7977801B2 (en) | 2005-07-15 | 2011-07-12 | Ryo Takatsuki | Integrated circuit chip component, multi-chip module, their integration structure, and their fabrication method |
| JP2013247124A (ja) * | 2012-05-23 | 2013-12-09 | Panasonic Corp | 半導体素子の実装装置および実装方法 |
| US9941182B2 (en) | 2013-06-21 | 2018-04-10 | Denso Corporation | Electronic device and method for manufacturing same |
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|---|---|---|---|---|
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-
1996
- 1996-05-27 JP JP13169096A patent/JP3569386B2/ja not_active Expired - Fee Related
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| JP2013247124A (ja) * | 2012-05-23 | 2013-12-09 | Panasonic Corp | 半導体素子の実装装置および実装方法 |
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