JP2001044324A - 樹脂封止型半導体装置及びその製造方法 - Google Patents

樹脂封止型半導体装置及びその製造方法

Info

Publication number
JP2001044324A
JP2001044324A JP11216108A JP21610899A JP2001044324A JP 2001044324 A JP2001044324 A JP 2001044324A JP 11216108 A JP11216108 A JP 11216108A JP 21610899 A JP21610899 A JP 21610899A JP 2001044324 A JP2001044324 A JP 2001044324A
Authority
JP
Japan
Prior art keywords
resin
substrate
semiconductor device
sealed
external connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11216108A
Other languages
English (en)
Other versions
JP3544895B2 (ja
Inventor
Koji Miyata
浩司 宮田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP21610899A priority Critical patent/JP3544895B2/ja
Priority to TW089105702A priority patent/TW454274B/zh
Priority to US09/536,405 priority patent/US6538317B1/en
Priority to KR1020000028322A priority patent/KR100339473B1/ko
Publication of JP2001044324A publication Critical patent/JP2001044324A/ja
Application granted granted Critical
Publication of JP3544895B2 publication Critical patent/JP3544895B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 配線基板２５上に１つの領域を封止樹脂２２
により封止すると封止樹脂２２と配線基板２５が一体と
なった基板は配線基板２５、封止樹脂２２、半導体チッ
プ２１の物性値の違いにより反りが発生し、樹脂封止す
る領域が大きくなる程、配線基板２５全体の反りは大き
くなる。 【解決手段】 一の配線基板５に少なくとも２以上の半
導体チップ１毎に一括樹脂封止され、且つ、一括封止し
た封止樹脂２が形成された領域が２つ以上あり、この複
数の封止樹脂２が配線基板５の長手方向に１列に設けら
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は樹脂封止型半導体装
置用基板、樹脂封止型半導体装置及びその製造方法に関
するものであり、特に、チップサイズパッケージ（Ｃｈ
ｉｐ ＳｉｚｅＰａｋａｇｅ、以下、「ＣＳＰ」とす
る）と呼ばれるボールグリッドアレイ（Ｂａｌｌ Ｇｒ
ｉｄ Ａｒｒａｙ、以下、「ＢＧＡ」とする）型半導体
装置に適した技術に関するものである。
【０００２】
【従来の技術】以下、図９乃至図１３を用いて、従来の
ＣＳＰと呼ばれるＢＧＡ型の樹脂封止型半導体装置の製
造工程図を説明する。図９乃至図１３は従来の樹脂封止
型半導体装置の製造工程の一部平面図であり、図１４は
従来の樹脂封止型半導体装置の製造工程の一部断面図で
あり、図１５は従来の樹脂封止型半導体装置の断面図で
ある。尚、図９乃至図１３において、（ａ）は半導体チ
ップ搭載面側からの一部平面図、（ｂ）は外部接続用端
子搭載面側からの一部平面図である。
【０００３】まず、図９（ａ）、（ｂ）において、配線
基板２５に、エリアアレイ状に配列された、外部接続用
端子が搭載される第１の貫通孔３１を形成し、半導体チ
ップ２１搭載面に配線パターン２６を形成する。その
際、配線パターン２６の一部が第１の貫通孔３１の開口
部をそれぞれすべて覆っており、外部接続用端子２４と
の接続領域となる外部接続用ランド２７を形成する。
【０００４】次に、図１０（ａ）、（ｂ）において、配
線基板２５上に半導体チップ２１を搭載した後、Ａｕワ
イヤー２３を用いたワイヤーボンドにより配線基板２５
と半導体チップ２１との間の電気的接続を確保する。
【０００５】次に、図１１（ａ）、（ｂ）に示すよう
に、トランスファーモールド法により配線基板２５上に
配列された半導体チップ２１およびＡｕワイヤー２３を
全て１つの領域で封止樹脂２２により封止する。
【０００６】次に、図１２（ａ）、（ｂ）及び図１４
（ａ）、（ｂ）に示すように、製品を個々に分離する
際、配線基板２５の外部端子搭載面側を配線基板固定用
治具３３に接着、固定させ、配線基板２５の半導体チッ
プ２１搭載面側を上にし、切断ライン確認用パターン３
０を配線基板の外部端子搭載面側から確認できるように
する。切断するラインＡの認識は配線基板２５の端部に
存在する切断ライン確認用パターン３０の各々２点と
し、その２点を結んだラインを一直線に封止樹脂２２と
配線基板２５を１枚の切断用刃物２９を用いて、１回の
動作で切断、分割する。
【０００７】その後、図１３（ａ）、（ｂ）及び図１５
に示すように、外部接続用端子搭載面上の外部接続端子
用ランド２７に外部接続用端子２４を搭載、リフローに
よって外部接続用端子２４と配線パターン２６とを金属
接合し、最終製品となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
ように、配線基板２５上に１つの領域を封止樹脂２２に
より封止すると封止樹脂２２と配線基板２５が一体とな
った基板は配線基板２５、封止樹脂２２、半導体チップ
２１の線膨張係数の違いにより反りが発生し、樹脂封止
する領域が大きくなる程、配線基板２５全体の反りは大
きくなる。
【０００９】そのため、配線基板２５全体の反りが大き
くなることによって、次の組み立て工程で配線基板が搬
送できなくなったり、外部端子搭載面上の外部接続端子
用ランド２７部に外部接続用端子２４が搭載できなくな
ったり等の不具合が生じる。
【００１０】また、図９乃至図１４に示すように、封止
樹脂２２によって封止された配線基板２５から切断によ
って製品を個々に分離する際、配線基板２５上にある封
止樹脂２２の外部にある切断ライン確認パターン３０を
認識して切断を実施してきたが、この方式では、外部端
子搭載面上の外部接続用ランド２７に外部接続用端子２
４を搭載する工程は、製品を個々に切断した後となり、
製品個々の処理となり、生産性が劣ることになる。更
に、切断ライン確認パターン３０は貫通孔３１とは別途
独立して形成するので、切断後の封止樹脂の端と貫通孔
３１との位置関係において、位置ずれが生じやすく、貫
通孔３１と切断ライン確認用パターンとの距離を正確に
制御することが困難であった。
【００１１】また、封止樹脂２２によって封止された基
板から切断によって製品を個々に分離する際、従来の方
法では、配線基板２５と封止樹脂２２からなる基板全体
を１枚の切断用刃物２９を用いて１回の動作で切断して
いたが、この方式では、材質の異なる封止樹脂２２と配
線基板２５を一度に切断することにより、切断用刃物２
９の摩耗が激しくなったりすることが懸念される。ま
た、封止樹脂２２と配線基板２５との切断面が同一面上
になることにより、封止樹脂２２と配線基板２５の界面
剥離が生じることも懸念される。
【００１２】
【課題を解決するための手段】本発明の樹脂封止型半導
体装置用基板は、一の基板であって、複数の半導体チッ
プ搭載領域となる第１の領域を有し、且つ、該第１の領
域毎に、前記基板における前記第１の領域側において配
線パターンを成す導電膜からなるランドで開口部がすべ
て覆われた、複数の外部接続用の第１の貫通孔を有する
樹脂封止型半導体装置用基板において、前記第１の領域
外の第２の領域に、前記第１の領域側において導電膜で
開口部がすべて覆われた複数の第２の貫通孔が設けられ
たことを特徴とするものである。
【００１３】また、本発明の樹脂封止型半導体装置用基
板は、前記基板が矩形であり、且つ、２つの前記第２の
貫通孔がそれぞれ前記基板のＸ方向又はＹ方向の中心線
に対して線対称の位置に設けられ、且つ、前記２つの第
２の貫通孔からなる第２の貫通孔対が複数設けられてい
ることが望ましい。
【００１４】また、本発明の樹脂封止型半導体装置の製
造方法は、一の基板上に複数の半導体チップを搭載し、
且つ２以上の前記半導体チップ毎に一括樹脂封止する樹
脂封止型半導体装置の製造方法において、第１のマスク
を用いて、前記基板に、複数の外部接続用の第１の貫通
孔を形成すると同時に、半導体チップ搭載領域となる第
１の領域外の第２の領域に複数の第２の貫通孔を形成す
る工程と、第１の領域側の前記基板上に導電膜を形成
し、第２のマスクを用いて、該導電膜をパターニングす
ることによって、第１の貫通孔の開口部全体を覆う、配
線パターンの一部を成すランドを形成すると同時に、前
記第２の貫通孔の開口部全体を覆う導電パターンを形成
する工程と、前記半導体チップを搭載し、且つ該半導体
チップ搭載面と反対側の面から前記第１の貫通孔に前記
外部接続用端子を搭載し、前記半導体チップと前記外部
接続用端子とを前記ランドを介して電気的に接続する工
程と、２以上の前記半導体チップ毎に、該半導体チップ
を封止樹脂を用いて一括樹脂封止する工程と、前記外部
接続用端子搭載面側から前記第２の貫通孔及び前記導電
パターンを用いて切断位置を認識し、前記基板を切断
し、続いて２以上の前記半導体チップを一括封止した前
記封止樹脂を切断することにより、前記半導体チップ毎
に上記基板を分割することを特徴とするものである。
【００１５】また、本発明の樹脂封止型半導体装置の製
造方法は、前記基板の２以上の領域において、２以上の
半導体チップを一括樹脂封止することが望ましい。
【００１６】また、本発明の樹脂封止型半導体装置の製
造方法は、前記切断の際に、基板を切断する切断用刃物
の刃に比べて厚さの薄い切断用刃物を用いて前記２以上
の半導体チップを一括封止した樹脂を切断することが望
ましい。
【００１７】また、本発明の樹脂封止型半導体装置の製
造方法は、前記第１の切断用刃物は前記封止樹脂よりも
前記基板の切断に適した刃物であり、前記第２の切断用
刃物は前記基板よりも前記封止樹脂の切断に適した刃物
であることが望ましい。
【００１８】更に、本発明の樹脂封止型半導体装置の製
造方法は、前記第１の切断用刃物は所定の粒径を有する
粒状研磨材を有する円盤状の回転部材であり、且つ、前
記第２の切断用刃物は前記第１の切断用刃物の粒状研磨
材よりも大きい粒径を有する粒状研磨材を有する円盤状
の回転部材であることが望ましい。
【００１９】また、本発明の樹脂封止型半導体装置は、
一の基板に複数の半導体チップが搭載され、前記基板の
該半導体チップ搭載側において配線パターンを成す導電
膜からなるランドで開口部がすべて覆われた複数の外部
接続用の第１の貫通孔が形成され、前記基板の半導体チ
ップ搭載面と反対側から外部接続用端子が前記第１の貫
通孔において、前記ランドと電気的に接続され、前記半
導体チップが樹脂により封止されている樹脂封止型半導
体装置において、少なくとも２以上の前記半導体チップ
毎に一括樹脂封止され、且つ、該一括樹脂封止された領
域が２つ以上あることを特徴とするものである。
【００２０】また、本発明の樹脂封止型半導体装置は、
上記一括樹脂封止された領域の境界線が前記基板の長手
方向に対して垂直方向となることが望ましい。
【００２１】
【発明の実施の形態】以下、実施の形態に基づいて、本
発明を詳細に説明する。
【００２２】図１乃至図６は本発明の一実施の形態の樹
脂封止型半導体装置の製造工程を示す一部平面図であ
り、図７は本発明の一実施の形態の樹脂封止型半導体装
置の製造工程を示す一部断面図であり、図８（ａ）は樹
脂封止する際の金型の平面図であり、（ｂ）は（ａ）の
Ｂ−Ｂにおける断面図である。尚、図１乃至図６におい
て、（ａ）は半導体チップ搭載領域側からの平面図であ
り、（ｂ）は外部接続用端子搭載側からの平面図であ
る。
【００２３】本発明の樹脂封止型半導体装置用基板は、
図１に示すように、半導体チップ搭載領域となる領域外
の領域（図２における符号５ａの領域）に、開口部が導
電パターン１０で覆われた、第２の貫通孔１１が設けら
れている。また、導電パターン１０と第２の貫通孔１１
とにより切断ライン確認用マーク１２を構成する。ま
た、配線基板５が矩形である場合、図１に示すように、
２つの切断ライン確認用マーク１２がそれぞれ配線基板
５のＸ方向又はＹ方向の中心線に対して線対称の位置に
設けられており、この対向する２つの切断ライン確認用
マーク１２からなる切断ライン確認用マーク対が複数設
けられている。また、この第２の貫通孔１１は、一のマ
スクを用いて、外部接続用端子４が設けられる第１の貫
通孔１４の形成と同時に形成することが望ましい。ま
た、導電パターン１０も同様に一のマスクを用いて、配
線パターン６の形成と同時に形成することが望ましい。
これは、工程数の増加を抑制し、且つ、切断後の封止樹
脂２の端と半導体チップ搭載領域と第２の貫通孔１１と
の位置ずれを抑制するためである。
【００２４】また、本発明の樹脂封止型半導体装置は、
図３に示すように、一の配線基板５に少なくとも２以上
の半導体チップ１毎に一括樹脂封止され、且つ、一括封
止した封止樹脂２が形成された領域が２つ以上あり、こ
の複数の封止樹脂２が配線基板５の長手方向に１列に設
けられている。これにより、従来の一の配線基板に搭載
されたすべての半導体チップを一括封止する場合に比べ
て反りの発生を抑制することができる。
【００２５】以下に本発明の樹脂封止型半導体装置の製
造工程について説明する。
【００２６】先ず、図１（ａ）、（ｂ）に示すように、
まず配線基板５となる基板に、外部接続端子が搭載され
るエリアアレイ状に配列された第１の貫通孔１４を形成
すると同時に、第２の貫通孔１１を形成する。尚、本実
施例においては、基板には（材料名）を用いている。そ
の後、半導体チップ１搭載面に導電膜を形成し、配線パ
ターン６、配線パターン６の一部である外部接続用ラン
ド７を形成すると同時に第２の貫通孔１１の開口部全面
を覆うように導電パターン１０を形成する。この導電パ
ターン１０によって、封止樹脂２の第２の貫通孔１１か
らの漏れ防止ができ、また、切断ラインの確認が容易に
なる。
【００２７】次に、図２（ａ）、（ｂ）に示すように、
この配線基板５に半導体チップ１をペーストあるいはフ
イルム状の接着剤で配線基板５に接着させ、配線基板全
体を所定の温度、時間で熱処理を実施する。その後、プ
ラズマ処理することにより配線基板５、半導体チップ１
等全体を洗浄し、これらの表面改質、ワイヤーボンド性
の向上を実施する。その後、半導体チップ１の電極パッ
ド（図示せず）と配線パターン６のターミナル（図示せ
ず）とをＡｕワイヤー３で接続する。
【００２８】次に、図３（ａ）、（ｂ）に示すように、
トランスファーモールド法により複数の半導体チップ１
およびＡｕワイヤー３を封止樹脂２で封入する。
【００２９】この際、図８に示すように、内部が２つの
空間に仕切りられた金型１５と押さえ部材１６とで配線
基板５を固定し、金型１５内の空間１５ａから空間１５
ｂに封止樹脂を注入することにより、１つの配線基板５
上に搭載された半導体チップ１を２つの領域に分割して
封止樹脂２により一括で封入する。その後、樹脂封止さ
れた配線基板５全体を所定の温度、時間で熱処理を実施
する。尚、封止樹脂２、２間の境界線（配線基板５の露
出領域）は配線基板５の長手方向に対して垂直方向とな
ることが、半導体装置の反り抑制のためには望ましい。
【００３０】次に、図４（ａ）、（ｂ）に示すように、
配線基板５の外部接続用ランド７に外部接続用端子４を
搭載する際、１回の動作で配線基板５の外部接続用ラン
ド７に全ての外部接続用端子４を搭載する。その後、リ
フローによって外部接続用端子４と外部接続用ランド７
とを金属接合する。
【００３１】次に、図５（ａ）、（ｂ）及び図７に示す
ように、外部接続用端子４が搭載された配線基板５から
切断によって個々の製品にする際、配線基板の封止樹脂
面側を基板固定用治具１３に接着、固定させ、配線基板
５の外部接続用端子搭載面側を上にし、導電パターン１
０と第２の貫通孔１１とから構成される切断ライン確認
用マーク１２を配線基板の外部端子搭載面側から確認で
きるようにする。切断するラインＡの認識は配線基板５
の端部に存在する切断ライン確認用マーク１２の対向す
る各々２点（切断ライン確認用マーク対）を用い、その
２点を結んだラインを一直線に切断用刃物８、９で切断
する。切断する際、まず最初に、配線基板の切断に適し
た切断用刃物８を用いて、配線基板５のみを切断し、次
に、封止樹脂の切断に適した、切断用刃物８より刃の厚
さの薄い切断用刃物９を用いて、封止樹脂を切断する。
樹脂封止型半導体装置形成後に、封止樹脂２と配線基板
５との界面が剥離するのを防止するためには、切断用刃
物８に比べて、刃の厚さの薄い切断用刃物９を用いれば
よいが、切断用刃物の摩耗を抑制するためには、それぞ
れ、切断する対象に応じて切断用刃物を取り替えること
が望ましい。具体的には、本実施例で用いるポリイミド
系樹脂からなる配線基板の切断には、平均粒径が８μｍ
のダイヤモンド粒からなる研磨材を有する回転部材から
なる切断用刃物を用い、同様に本実施例で用いるエポキ
シ樹脂からなる封止樹脂の切断には、平均粒径が２０μ
ｍのダイヤモンド粒からなる研磨材を有する回転部材か
らなる切断用刃物を用いる。尚、本実施例では切断用刃
物の摩耗を抑制するために、２種類の切断用刃物を用い
たが、１種類の切断用刃物で配線基板５及び封止樹脂２
を切断してもよい。
【００３２】次に、図６（ａ）、（ｂ）及び図７（ｃ）
に示すように、個々に切断された樹脂封止型半導体装置
を基板固定用治具１３から取り出して、最終製品とな
る。
【００３３】本実施例では、１つの配線基板上に樹脂封
止領域が２つある場合に付いて、説明したが、本発明の
製造方法において、樹脂封止領域が１つの場合や、３つ
以上ある場合においても適用可能である。
【００３４】また、本実施例では、ポリイミド系樹脂か
らなる配線基板で説明したが、ガラスエポキシ系樹脂か
らなる基板等を用いてもよい。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明の
ＢＧＡ型半導体装置において、生産性の向上、および品
質（特に半導体装置形成後における配線基板５と封止樹
脂２との剥離の抑制、予防）の安定化が可能となる樹脂
封止型半導体装置を提供することができる。
【００３６】より具体的には、本発明の、一の基板であ
って、複数の半導体チップ搭載領域となる第１の領域を
有し、且つ、該第１の領域毎に、前記基板における前記
第１の領域側において配線パターンを成す導電膜で開口
部がすべて覆われた複数の外部接続用の第１の貫通孔を
有する樹脂封止型半導体装置用基板において、前記第１
の領域外の第２の領域に、前記第１の領域側において導
電膜で開口部がすべて覆われた複数の第２の貫通孔が設
けられたことを特徴とする樹脂封止型半導体装置用基板
を用いることによって、一の基板に搭載された複数の半
導体チップを１又は複数の封止樹脂により一括封止した
場合でも、従来より、確実に切断ラインを確認すること
ができるので、外部接続用の第１の貫通孔と封止樹脂端
との距離の制御を正確に行なうことができる。
【００３７】また、本発明の、前記基板が矩形であり、
且つ、２つの前記第２の貫通孔がそれぞれ前記基板のＸ
方向又はＹ方向の中心線に対して線対称の位置に設けら
れ、かつ、前記２つの第２の貫通孔からなる第２の貫通
孔対が複数設けられていることを特徴とする樹脂封止型
半導体装置用基板を用いることにより、更に、より確実
に第１の貫通孔と封止樹脂端との距離の制御を正確に行
うことができる。
【００３８】また、本発明の、一の基板上に複数の半導
体チップを搭載し、且つ２以上の前記半導体チップ毎に
一括樹脂封止する樹脂封止型半導体装置の製造方法にお
いて、前記基板に、複数の外部接続用の第１の貫通孔を
形成すると同時に、半導体チップ搭載領域となる第１の
領域外の第２の領域に複数の第２の貫通孔を形成する工
程と、第１の領域側の前記基板上に導電膜を形成し、該
導電膜をパターニングすることによって、第１の貫通孔
の開口部全体を覆う、配線パターンの一部を成す第１の
導電膜を形成すると同時に、前記第２の貫通孔の開口部
全体を覆う第２の導電膜を形成する工程と、前記半導体
チップを搭載し、且つ該半導体チップ搭載面と反対側の
面から前記第１の貫通孔に前記外部接続用端子を搭載
し、前記半導体チップと前記外部接続用端子とを前記配
線パターンを介して電気的に接続する工程と、２以上の
前記半導体チップ毎に、該半導体チップを封止樹脂を用
いて一括樹脂封止する工程と、上記外部接続用端子搭載
面側から前記第２の貫通孔及び前記導電パターンを用い
て切断位置を認識し、上記基板を切断し、続いて２以上
の前記半導体チップを一括封止した前記封止樹脂を切断
することにより、前記半導体チップ毎に上記基板を分割
することを特徴とする、樹脂封止型半導体装置の製造方
法を用いることにより、第１の貫通孔と封止樹脂端との
位置関係を正確に制御することができ、且つ、生産性を
向上させることができる。
【００３９】また、本発明の、前記基板の２以上の領域
において、２以上の半導体チップを一括樹脂封止するこ
とを特徴とする樹脂封止型半導体装置の製造方法を用い
ることにより、樹脂封止型半導体装置の反りを低減する
ことができる。
【００４０】また、本発明の、前記切断の際に、基板を
切断する切断用刃物の刃に比べて厚さの薄い切断用刃物
を用いて前記２以上の半導体チップを一括封止した樹脂
を切断することを特徴とする、樹脂封止型半導体装置の
製造方法を用いることにより、封止樹脂型半導体装置の
封止樹脂と基板との剥離を抑制することができる。
【００４１】また、本発明の、前記第１の切断用刃物は
前記封止樹脂よりも前記基板の切断に適した刃物であ
り、前記第２の切断用刃物は前記基板よりも前記封止樹
脂の切断に適した刃物である、例えば、前記第１の切断
用刃物は所定の粒径を有する粒状研磨材を有する円盤状
の回転部材であり、且つ、前記第２の切断用刃物は前記
第１の切断用刃物の粒状研磨材よりも大きい粒径を有す
る粒状研磨材を有する円盤状の回転部材であることを特
徴とする、樹脂封止型半導体装置の製造方法を用いるこ
とにより、切断用刃物の摩耗を抑制することができる。
【００４２】また、本発明の、一の基板に複数の半導体
チップが搭載され、前記基板の該半導体チップ搭載側に
おいて配線パターンを成す導電膜で開口部がすべて覆わ
れた複数の外部接続用の第１の貫通孔が形成され、前記
基板の半導体チップ搭載面と反対側から外部接続用端子
が前記第１の貫通孔において、前記配線パターンを成す
導電膜と電気的に接続され、前記半導体チップが樹脂に
より封止されている樹脂封止型半導体装置において、少
なくとも２以上の前記半導体チップ毎に一括樹脂封止さ
れ、且つ、該一括樹脂封止された領域が２つ以上あるこ
とを特徴とする樹脂封止型半導体装置を用いることによ
り、樹脂封止型半導体装置に発生する反りを抑制するこ
とができる。
【００４３】更に、本発明の、上記一括樹脂封止された
領域の境界線が前記基板の長手方向に対して垂直方向と
なることを特徴とする樹脂封止型半導体装置を用いるこ
とにより、より効果的に樹脂封止型半導体装置に発生す
る反りを抑制することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施例の樹脂封止型半導体
装置の製造工程の半導体チップ搭載面側からの一部平面
図、（ｂ）は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
【図２】（ａ）は本発明の一実施例の樹脂封止型半導体
装置の製造工程の半導体チップ搭載面側からの一部平面
図、（ｂ）は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
【図３】（ａ）は本発明の一実施例の樹脂封止型半導体
装置の製造工程の半導体チップ搭載面側からの一部平面
図、（ｂ）は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
【図４】（ａ）は本発明の一実施例の樹脂封止型半導体
装置の製造工程の半導体チップ搭載面側からの一部平面
図、（ｂ）は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
【図５】（ａ）は本発明の一実施例の樹脂封止型半導体
装置の製造工程の半導体チップ搭載面側からの一部平面
図、（ｂ）は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
【図６】（ａ）は本発明の一実施例の樹脂封止型半導体
装置の製造工程の半導体チップ搭載面側からの一部平面
図、（ｂ）は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
【図７】本発明の一実施例の樹脂封止型半導体装置の製
造工程の一部断面図である。
【図８】本発明の一実施例の樹脂封止の際に用いる金型
の概略図である。
【図９】（ａ）は従来の樹脂封止型半導体装置の製造工
程の半導体チップ搭載面側からの一部平面図、（ｂ）は
従来の樹脂封止型半導体装置の製造工程の外部接続用端
子搭載面側からの一部平面図である。
【図１０】（ａ）は従来の樹脂封止型半導体装置の製造
工程の半導体チップ搭載面側からの一部平面図、（ｂ）
は従来の樹脂封止型半導体装置の製造工程の外部接続用
端子搭載面側からの一部平面図である。
【図１１】（ａ）は従来の樹脂封止型半導体装置の製造
工程の半導体チップ搭載面側からの一部平面図、（ｂ）
は従来の樹脂封止型半導体装置の製造工程の外部接続用
端子搭載面側からの一部平面図である。
【図１２】（ａ）は従来の樹脂封止型半導体装置の製造
工程の半導体チップ搭載面側からの一部平面図、（ｂ）
は従来の樹脂封止型半導体装置の製造工程の外部接続用
端子搭載面側からの一部平面図である。
【図１３】（ａ）は従来の樹脂封止型半導体装置の製造
工程の半導体チップ搭載面側からの一部平面図、（ｂ）
は従来の樹脂封止型半導体装置の製造工程の外部接続用
端子搭載面側からの一部平面図である。
【図１４】従来の樹脂封止型半導体装置の製造工程の一
部断面図である。
【図１５】従来の樹脂封止型半導体装置の断面図であ
る。
【符号の説明】
１ 半導体チップ ２ 封止樹脂 ３ Ａｕワイヤー ４ 外部接続用端子 ５ 配線基板 ６ 配線パターン ７ 外部接続用ランド ８ 配線基板切断用刃物 ９ 封止樹脂切断用刃物 １０ 導電パターン １１ 第２の貫通孔 １２ 切断ライン確認用マーク １３ 固定用治具 １４ 第１の貫通孔 １５ 金型 １６ 押さえ部材

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 一の基板であって、複数の半導体チップ
    搭載領域となる第１の領域を有し、且つ、該第１の領域
    毎に、前記基板における前記第１の領域側において配線
    パターンを成す導電膜からなるランドで開口部がすべて
    覆われた、複数の外部接続用の第１の貫通孔を有する樹
    脂封止型半導体装置用基板において、 前記第１の領域外の第２の領域に、前記第１の領域側に
    おいて導電膜で開口部がすべて覆われた複数の第２の貫
    通孔が設けられたことを特徴とする樹脂封止型半導体装
    置用基板。
  2. 【請求項２】 前記基板が矩形であり、且つ、２つの前
    記第２の貫通孔がそれぞれ前記基板のＸ方向又はＹ方向
    の中心線に対して線対称の位置に設けられ、且つ、前記
    ２つの第２の貫通孔からなる第２の貫通孔対が複数設け
    られていることを特徴とする、請求項１に記載の樹脂封
    止型半導体装置用基板。
  3. 【請求項３】 一の基板上に複数の半導体チップを搭載
    し、且つ２以上の前記半導体チップ毎に一括樹脂封止す
    る樹脂封止型半導体装置の製造方法において、 前記基板に、第１のマスクを用いて、複数の外部接続用
    の第１の貫通孔を形成すると同時に、半導体チップ搭載
    領域となる第１の領域外の第２の領域に複数の第２の貫
    通孔を形成する工程と、 第１の領域側の前記基板上に導電膜を形成し、第２のマ
    スクを用いて、該導電膜をパターニングすることによっ
    て、第１の貫通孔の開口部全体を覆う、配線パターンの
    一部を前記ランドを形成すると同時に、前記第２の貫通
    孔の開口部全体を覆う導電パターンを形成する工程と、 前記半導体チップを搭載し、且つ該半導体チップ搭載面
    と反対側の面から前記第１の貫通孔に前記外部接続用端
    子を搭載し、前記半導体チップと前記外部接続用端子と
    を前記ランドを介して電気的に接続する工程と、 ２以上の前記半導体チップ毎に、該半導体チップを封止
    樹脂を用いて一括樹脂封止する工程と、 前記外部接続用端子搭載面側から前記第２の貫通孔及び
    前記導電パターンを用いて切断位置を認識し、前記基板
    を切断し、続いて２以上の前記半導体チップを一括封止
    した前記封止樹脂を切断することにより、前記半導体チ
    ップ毎に上記基板を分割することを特徴とする、樹脂封
    止型半導体装置の製造方法。
  4. 【請求項４】 前記基板の２以上の領域において、２以
    上の半導体チップを一括樹脂封止することを特徴とす
    る、請求項３に記載の樹脂封止型半導体装置の製造方
    法。
  5. 【請求項５】 前記切断の際に、基板を切断する切断用
    刃物の刃に比べて厚さの薄い切断用刃物を用いて前記２
    以上の半導体チップを一括封止した樹脂を切断すること
    を特徴とする、請求項３又は請求項４に記載の樹脂封止
    型半導体装置の製造方法。
  6. 【請求項６】 前記第１の切断用刃物は前記封止樹脂よ
    りも前記基板の切断に適した刃物であり、前記第２の切
    断用刃物は前記基板よりも前記封止樹脂の切断に適した
    刃物であることを特徴とする、請求項５に記載の樹脂封
    止型半導体装置の製造方法。
  7. 【請求項７】 前記第１の切断用刃物は所定の粒径を有
    する粒状研磨材を有する円盤状の回転部材であり、且
    つ、前記第２の切断用刃物は前記第１の切断用刃物の粒
    状研磨材よりも大きい粒径を有する粒状研磨材を有する
    円盤状の回転部材であることを特徴とする、請求項５又
    は請求項６に記載の樹脂封止型半導体装置の製造方法。
  8. 【請求項８】 一の基板に複数の半導体チップが搭載さ
    れ、前記基板の該半導体チップ搭載側において配線パタ
    ーンを成す導電膜からなるランドで開口部がすべて覆わ
    れた複数の外部接続用の第１の貫通孔が形成され、前記
    基板の半導体チップ搭載面と反対側から外部接続用端子
    が前記第１の貫通孔において、前記ランドと電気的に接
    続され、前記半導体チップが樹脂により封止されている
    樹脂封止型半導体装置において、 少なくとも２以上の前記半導体チップ毎に一括樹脂封止
    され、且つ、該一括樹脂封止された領域が２つ以上ある
    ことを特徴とする樹脂封止型半導体装置。
  9. 【請求項９】 上記一括樹脂封止された領域の境界線が
    前記基板の長手方向に対して垂直方向となることを特徴
    とする、請求項８に記載の樹脂封止型半導体装置。
JP21610899A 1999-07-30 1999-07-30 樹脂封止型半導体装置及びその製造方法 Expired - Fee Related JP3544895B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP21610899A JP3544895B2 (ja) 1999-07-30 1999-07-30 樹脂封止型半導体装置及びその製造方法
TW089105702A TW454274B (en) 1999-07-30 2000-03-28 Substrate for resin-encapsulated semiconductor device, resin-encapsulated semiconductor device and process for fabricating the same
US09/536,405 US6538317B1 (en) 1999-07-30 2000-03-28 Substrate for resin-encapsulated semiconductor device, resin-encapsulated semiconductor device and process for fabricating the same
KR1020000028322A KR100339473B1 (ko) 1999-07-30 2000-05-25 수지 캡슐화된 반도체 장치용 기판, 수지 캡슐화된 반도체장치 및 이들의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21610899A JP3544895B2 (ja) 1999-07-30 1999-07-30 樹脂封止型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2001044324A true JP2001044324A (ja) 2001-02-16
JP3544895B2 JP3544895B2 (ja) 2004-07-21

Family

ID=16683377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21610899A Expired - Fee Related JP3544895B2 (ja) 1999-07-30 1999-07-30 樹脂封止型半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US6538317B1 (ja)
JP (1) JP3544895B2 (ja)
KR (1) KR100339473B1 (ja)
TW (1) TW454274B (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021288A (ja) * 2008-07-09 2010-01-28 Elpida Memory Inc 半導体装置の製造方法及び基板母体
JP2010141261A (ja) * 2008-12-15 2010-06-24 Elpida Memory Inc 半導体装置の中間構造体及び中間構造体の製造方法
US7888179B2 (en) 2007-08-06 2011-02-15 Elpida Memory, Inc. Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
EP2639822A2 (en) 2012-03-13 2013-09-18 Shin-Etsu Chemical Co., Ltd. Method of producing a resin molded semiconductor device
US8610288B2 (en) 2010-04-23 2013-12-17 Elpida Memory, Inc. Semiconductor device with stacked semiconductor chips
KR20140043878A (ko) 2012-10-03 2014-04-11 신에쓰 가가꾸 고교 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치
KR20140070651A (ko) 2011-10-31 2014-06-10 가부시키가이샤 무라타 세이사쿠쇼 전자부품, 집합 기판 및 전자부품의 제조방법
US8810047B2 (en) 2008-10-24 2014-08-19 Ps4 Luxco S.A.R.L. Semiconductor device and method of manufacturing the same
US8873247B2 (en) 2010-07-22 2014-10-28 Ps4 Luxco S.A.R.L. Device and manufacturing method of the same
US8878070B2 (en) 2010-09-01 2014-11-04 Ps4 Luxco S.A.R.L. Wiring board and method of manufacturing a semiconductor device
KR20150020098A (ko) 2013-08-15 2015-02-25 신에쓰 가가꾸 고교 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치
US9129912B2 (en) 2012-11-16 2015-09-08 Shin-Etsu Chemical Co., Ltd. Encapsulant, encapsulated substrate having semiconductor devices mounting thereon, encapsulated wafer having semiconductor devices forming thereon, semiconductor apparatus, and method for manufacturing semiconductor apparatus

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617680B2 (en) * 2001-08-22 2003-09-09 Siliconware Precision Industries Co., Ltd. Chip carrier, semiconductor package and fabricating method thereof
US20070045807A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
WO2008066133A1 (en) * 2006-11-30 2008-06-05 Tokuyama Corporation Method for manufacturing metallized ceramic substrate chip
SG143098A1 (en) * 2006-12-04 2008-06-27 Micron Technology Inc Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
JP2010278138A (ja) * 2009-05-27 2010-12-09 Elpida Memory Inc 半導体装置及びその製造方法
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8105875B1 (en) * 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
JP5952032B2 (ja) * 2012-03-07 2016-07-13 新光電気工業株式会社 配線基板及び配線基板の製造方法
CN102608811A (zh) * 2012-03-22 2012-07-25 深圳市华星光电技术有限公司 液晶显示装置及其制造方法
CN106935519B (zh) 2013-05-03 2020-01-17 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
JP2019054172A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1213756A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
JP3127195B2 (ja) * 1994-12-06 2001-01-22 シャープ株式会社 発光デバイスおよびその製造方法
US5776798A (en) 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
JP2975979B2 (ja) * 1996-12-30 1999-11-10 アナムインダストリアル株式会社 ボールグリッドアレイ半導体パッケージ用可撓性回路基板
US6077757A (en) * 1997-05-15 2000-06-20 Nec Corporation Method of forming chip semiconductor devices
KR100253116B1 (ko) * 1997-07-07 2000-04-15 윤덕용 Le방법을 이용한 칩사이즈 패키지의 제조방법
JP3020201B2 (ja) * 1998-05-27 2000-03-15 亜南半導体株式会社 ボールグリッドアレイ半導体パッケージのモールディング方法
JP3536728B2 (ja) * 1998-07-31 2004-06-14 セイコーエプソン株式会社 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置
JP3556503B2 (ja) * 1999-01-20 2004-08-18 沖電気工業株式会社 樹脂封止型半導体装置の製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888179B2 (en) 2007-08-06 2011-02-15 Elpida Memory, Inc. Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JP2010021288A (ja) * 2008-07-09 2010-01-28 Elpida Memory Inc 半導体装置の製造方法及び基板母体
US8810047B2 (en) 2008-10-24 2014-08-19 Ps4 Luxco S.A.R.L. Semiconductor device and method of manufacturing the same
JP2010141261A (ja) * 2008-12-15 2010-06-24 Elpida Memory Inc 半導体装置の中間構造体及び中間構造体の製造方法
US8610288B2 (en) 2010-04-23 2013-12-17 Elpida Memory, Inc. Semiconductor device with stacked semiconductor chips
US9177941B2 (en) 2010-04-23 2015-11-03 Ps4 Luxco S.A.R.L. Semiconductor device with stacked semiconductor chips
US8873247B2 (en) 2010-07-22 2014-10-28 Ps4 Luxco S.A.R.L. Device and manufacturing method of the same
US8878070B2 (en) 2010-09-01 2014-11-04 Ps4 Luxco S.A.R.L. Wiring board and method of manufacturing a semiconductor device
US9368464B2 (en) 2011-10-31 2016-06-14 Murata Manufacturing Co., Ltd. Electronic component, mother substrate, and electronic component manufacturing method
KR20140070651A (ko) 2011-10-31 2014-06-10 가부시키가이샤 무라타 세이사쿠쇼 전자부품, 집합 기판 및 전자부품의 제조방법
KR20130105423A (ko) 2012-03-13 2013-09-25 신에쓰 가가꾸 고교 가부시끼가이샤 반도체 장치 및 그 제조 방법
EP2639822A2 (en) 2012-03-13 2013-09-18 Shin-Etsu Chemical Co., Ltd. Method of producing a resin molded semiconductor device
US9401290B2 (en) 2012-03-13 2016-07-26 Shin-Etsu Chemical Co., Ltd. Semiconductor apparatus and method for producing the same
US9129976B2 (en) 2012-10-03 2015-09-08 Shin-Etsu Chemical Co., Ltd. Method of manufacturing semiconductor apparatus and semiconductor apparatus
KR20140043878A (ko) 2012-10-03 2014-04-11 신에쓰 가가꾸 고교 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치
US9129912B2 (en) 2012-11-16 2015-09-08 Shin-Etsu Chemical Co., Ltd. Encapsulant, encapsulated substrate having semiconductor devices mounting thereon, encapsulated wafer having semiconductor devices forming thereon, semiconductor apparatus, and method for manufacturing semiconductor apparatus
KR20150020098A (ko) 2013-08-15 2015-02-25 신에쓰 가가꾸 고교 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치

Also Published As

Publication number Publication date
JP3544895B2 (ja) 2004-07-21
US6538317B1 (en) 2003-03-25
KR100339473B1 (ko) 2002-06-03
KR20010066801A (ko) 2001-07-11
TW454274B (en) 2001-09-11

Similar Documents

Publication Publication Date Title
JP3544895B2 (ja) 樹脂封止型半導体装置及びその製造方法
US6759745B2 (en) Semiconductor device and manufacturing method thereof
US11244835B2 (en) Control of under-fill using a film during fabrication for a dual-sided ball grid array package
US20040043537A1 (en) Method of manufacturing a semiconductor device having a flexible wiring substrate
JP2001057404A (ja) 半導体装置およびその製造方法
EP0923120A1 (en) Method for manufacturing semiconductor device
JP3521325B2 (ja) 樹脂封止型半導体装置の製造方法
JP2006261485A (ja) 半導体装置およびその製造方法
US6246124B1 (en) Encapsulated chip module and method of making same
KR19980044243A (ko) 반도체 패키지용 인쇄회로기판 스트립
JP3673442B2 (ja) 半導体装置の製造方法
KR20010051976A (ko) 패키지 그룹 몰드 및 다이싱법으로 제조되는 반도체 장치
US20040018667A1 (en) Method and apparatus for producing a silicon wafer chip package
JP2006245459A (ja) 半導体装置の製造方法
JP3854814B2 (ja) 半導体装置の製造方法
JP3611463B2 (ja) 電子部品の製造方法
US6551855B1 (en) Substrate strip and manufacturing method thereof
JP2007287820A (ja) 電子装置及びその製造方法
US6291260B1 (en) Crack-preventive substrate and process for fabricating solder mask
JP3544655B2 (ja) 半導体装置
JP4252391B2 (ja) 集合半導体装置
JP2003338589A (ja) Ｂｇａパッケージ及びその製造方法
KR100576886B1 (ko) 반도체패키지의 제조 방법
JP2002246400A (ja) 半導体装置の製造方法
JP2001077129A (ja) 樹脂封止型半導体装置の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040330

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040406

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080416

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100416

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100416

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110416

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120416

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120416

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees