JP2001057404A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2001057404A
JP2001057404A JP24585499A JP24585499A JP2001057404A JP 2001057404 A JP2001057404 A JP 2001057404A JP 24585499 A JP24585499 A JP 24585499A JP 24585499 A JP24585499 A JP 24585499A JP 2001057404 A JP2001057404 A JP 2001057404A
Authority
JP
Japan
Prior art keywords
semiconductor chip
substrate
semiconductor
active surface
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP24585499A
Other languages
English (en)
Other versions
JP3339838B2 (ja
Inventor
Kazutaka Shibata
和孝 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP24585499A priority Critical patent/JP3339838B2/ja
Priority to TW89110099A priority patent/TW473945B/zh
Priority to KR20000030538A priority patent/KR100665777B1/ko
Priority to US09/588,628 priority patent/US6870248B1/en
Publication of JP2001057404A publication Critical patent/JP2001057404A/ja
Application granted granted Critical
Publication of JP3339838B2 publication Critical patent/JP3339838B2/ja
Priority to US11/053,934 priority patent/US7138298B2/en
Priority to US11/053,892 priority patent/US7262490B2/en
Priority to US11/053,933 priority patent/US7339264B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】半導体チップの割れや欠けを生じさせることな
く薄型の半導体装置の製造を実現する。 【解決手段】半導体チップCは、基板1にフェースダウ
ンで接合される。この状態で、半導体チップCは樹脂5
で封止される。次いで、樹脂5および半導体チップCの
非活性表面13側が研削目標厚Tまで同時に研削され、
半導体チップCが薄型化される。さらに、切断ラインD
に沿って、樹脂5および基板1を切断することにより、
半導体装置の個片が切り出される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、とくに薄型化に
有利な半導体装置およびその製造方法に関する。
【0002】
【従来の技術】半導体装置の典型的な組立工程は、半導
体ウエハをダイシングして個別半導体チップを作成する
工程と、半導体チップをリードフレームにダイボンディ
ングする工程と、半導体チップのパッドとリードフレー
ムとをワイヤボンディングする工程と、リードを外部に
引き出した状態で樹脂モールドする工程とを含む。半導
体装置全体の薄型化のためには半導体チップ自体の薄型
化が必要である。そこで、半導体ウエハのダイシングに
先立ち、ウエハの非活性表面(裏面)をグラインダーで
研削する研削工程が行われる。こうして一定の厚さまで
薄くしたウエハをダイシングして個別半導体チップが切
り出される。
【0003】ところが、薄い半導体ウエハをダイシング
ソーで分割すると、ウエハの割れやチップの欠けが生じ
る。そのため、ダンシング前のウエハの薄型化には限界
がある。そこで、最近では、先にダイシングを行い、そ
の後に、ウエハの裏面研削を行うことが提案されてい
る。すなわち、図9(a)に示されているように、ウエハ
100の活性表面101を露出させた状態で、非活性表
面102側がダイシングテープ105に接着させられ
る。この状態で、ダイシングソー107によって、活性
表面101側から、約50μmの深さまでウエハ100
に切り溝103を付けるハーフカット工程が行われる。
このハーフカット工程に引き続いて、図9(b)に示すよ
うに、非活性表面102側のダイシングテープ105を
剥がし、活性表面101側にダイシングテープ106を
貼着する。この状態で、グラインダー109を用いて、
非活性表面102側の研削、すなわち裏面研削が行われ
る。この裏面研削は、切り溝103に到達するまで行わ
れる。裏面研削によって切り溝103が現れたときに
は、厚さが約50μmの半導体チップ個片110が得ら
れることになる。
【0004】このようにして、ダイシング時における割
れや欠けの問題を生じさせることなく、薄型化された半
導体チップ110を作成できる。こうして作成された半
導体チップは、その後、実装基板に搭載され、外部端子
の接続および樹脂モールドなどの工程を経て、半導体装
置(集積回路素子)として完成されることになる。
【0005】
【発明が解決しようとする課題】ところが、薄型化され
た半導体チップ110は、ハンドリング時に割れや欠け
が生じるおそれがある。すなわち、たとえば、実装基板
への搭載は、ロボットによって自動で行われることにな
るが、ロボットのハンドで保持される際などに加わる外
力により、薄い半導体チップ110は、割れてしまった
り、また、角部が容易に欠けてしまったりする。
【0006】したがって、上述の従来技術は、ダイシン
グ時におけるチップの割れおよび欠けを防ぐことができ
ても、ハンドリング時における割れや欠けといった新た
な問題を招来することとなっていた。そこで、この発明
の目的は、上述の技術的課題を解決し、半導体チップの
割れや欠けを生じさせることなく製造することができる
構造の半導体装置を提供することである。
【0007】また、この発明の他の目的は、半導体チッ
プの割れや欠けを生じさせることなく半導体装置を製造
するための方法を提供することである。
【0008】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項1記載の発明は、半導体チ
ップと、この半導体チップの側壁を覆い、上記半導体チ
ップの活性表面とは反対側の表面である非活性表面と面
一に形成された表面を有する保護樹脂とを含む半導体装
置である。上記の構成によれば、半導体チップの側壁
は、保護樹脂で覆われていて、この保護樹脂は、半導体
チップの非活性表面と面一に形成された表面を有してい
る。
【0009】このような半導体チップは、請求項8に記
載されているように、半導体チップを、この半導体チッ
プの少なくとも側壁を覆う保護樹脂で封止する樹脂封止
工程と、上記半導体チップの活性表面とは反対側の表面
である非活性表面側と、この半導体チップの側壁を覆っ
ている上記保護樹脂とを同時に研削または研磨する研削
工程とを含むことを特徴とする製造方法により製造する
ことができる。なお、請求項2に記載のように、上記半
導体装置は、上記半導体チップの活性表面に電気接続さ
れ、上記保護樹脂外に露出する露出部を有する外部接続
端子をさらに含むことが好ましい。
【0010】この場合に、外部接続端子は、配線基板に
接合された半田ボールなどのボール状端子であってもよ
いし、半導体チップにボンディングワイヤを介して電気
接続されたリードフレームであってもよい。請求項3記
載の発明は、上記半導体チップが接合されている基板を
さらに含むことを特徴とする請求項1または2記載の半
導体装置である。この構成の半導体装置は、請求項9に
記載されているように、上記樹脂封止工程の前に、上記
半導体チップを基板に接合するチップ接合工程をさらに
含む製造方法により作成することができる。
【0011】この場合に、上記半導体チップは、活性表
面が上記基板に対向した状態で、当該基板に接合されて
いてもよい(請求項4)。この場合、上記チップ接合工
程では、上記半導体チップは、その活性表面を上記基板
に対向させた状態で当該基板に接合されることになる
(請求項10)。この構成の場合には、半導体チップ
は、いわゆるフェースダウンで基板に接合される。した
がって、半導体チップの活性表面は、基板によって保護
される。
【0012】また、請求項11に記載のように、上記基
板は、リードフレームであってもよい。この場合には、
上記チップ接合工程では、上記半導体チップは、非活性
表面を上記リードフレームに対向させた状態で当該リー
ドフレームに接合され、上記樹脂封止工程の前に、上記
リードフレームの所定箇所と上記半導体チップの活性表
面の所定箇所とをボンディングワイヤで接続する接続工
程をさらに含み、上記樹脂封止工程では、上記半導体チ
ップの活性表面および上記ボンディングワイヤが併せて
樹脂封止され、上記研削工程では、上記リードフレーム
の上記非活性表面側に位置する部分が上記半導体チップ
の非活性表面側の研削に先だって研削されることが好ま
しい。この場合、半導体チップの活性表面は、保護樹脂
によって保護されることになる。
【0013】たとえば、チップ接合工程では、比較的厚
い半導体ウエハ(たとえば、300〜700μm厚)を
ダイシングして得られた半導体チップ個片が、基板に接
合される。このような厚い半導体ウエハからの半導体チ
ップ個片の切り出しは、容易であり、半導体チップに割
れや欠けが生じることがない。そして、このような厚い
半導体ウエハから取り出された厚い半導体チップは、ロ
ボットなどによるハンドリングの際に、割れや欠けが生
じることがない。
【0014】そして、半導体チップを保護樹脂で封止
し、さらにこの保護樹脂と半導体チップの非活性表面側
とを同時に研削することにより、半導体基板の非活性表
面と保護樹脂の表面とを面一にできる。この研削の際、
半導体チップは、保護樹脂により周囲が保護された状態
で研削されていくので、欠けが生じたりするおそれはな
い。このようにして、半導体チップの厚みを薄くでき
る。こうして得られた半導体装置は、半導体チップの側
壁が保護樹脂により覆われていて、半導体チップのいず
れの角部も保護樹脂により保護されている。したがっ
て、たとえ研削によって半導体チップを非常に薄くした
場合(たとえば、100〜200μm)であっても、半
導体チップが損傷を受けるおそれはない。
【0015】すなわち、半導体装置をロボットを用いて
プリント配線基板などに実装する場合であっても、半導
体チップに割れや欠けが生じるおそれがない。また、請
求項12に記載のように、上記チップ接合工程では、上
記基板に複数個の半導体チップが接合されてもよい。こ
の場合、上記樹脂封止工程では、上記基板上の複数個の
半導体チップが樹脂封止され、上記研削工程は、上記複
数の半導体チップに関して並行して行われ、上記研削工
程の後に、所定個数の半導体チップを含む半導体装置個
片に切り出す切り出し工程がさらに行われることが好ま
しい。
【0016】これにより、複数個の半導体装置を一括し
て製造することができる。この場合に、複数個の半導体
チップの樹脂封止は、個別に行われてもよく、また、一
括して行われてもよい。一括して複数個の半導体チップ
を樹脂封止する場合には、請求項13に記載のように、
上記切り出し工程は、上記保護樹脂と上記基板とを同時
に切断する工程を含むこととすればよい。なお、請求項
6に記載のように、上記基板は、配線パターンが形成さ
れた配線基板であってもよいし、また、請求項7に記載
のように、上記基板は、別の半導体チップであって、全
体としてチップ・オン・チップ構造の半導体装置が構成
されてもよい。
【0017】チップ・オン・チップ構造を採用する場合
に、土台となる親チップ上に複数個の子チップをフェー
スダウンで接合し、この複数個の子チップについて、保
護樹脂および非活性表面側の研削を同時に行えば、子チ
ップの表面の高さを均一にすることができるという利点
がある。なお、基板に対する半導体チップの接合は、た
とえば、金バンプなどのバンプを介して行われてもよ
い。
【0018】請求項5記載の発明は、基板と、この基板
に活性表面を対向させた状態で当該基板に接合され、上
記活性表面とは反対側の表面である非活性表面を露出さ
せた半導体チップとを含むことを特徴とする半導体装置
である。この場合に、基板の側壁を覆う保護樹脂が設け
られていてもよいし、このような保護樹脂がなくてもよ
い。最終製品の形態において、基板の非活性表面は、保
護樹脂などにより覆われることなく外部に露出すること
になるが、基板に対向している活性表面側の表層領域に
形成されている素子に対する外部からの影響は無視でき
る。活性表面は、基板と対向させられることにより保護
されることになるが、必要に応じて、活性表面と基板と
の間に樹脂剤を充填すれば、活性表面側の表層領域に形
成された素子の保護には十分である。
【0019】なお、上記半導体チップは、非活性表面に
対する研磨または研削処理によって、薄型化(好ましく
は、100μmないし200μmの厚さに薄型化)され
ていることが好ましい。このような半導体装置は、請求
項14に記載のように、基板上に、半導体チップを、当
該半導体チップの活性表面を上記基板に対向させて接合
するチップ接合工程と、上記半導体チップの活性表面と
は反対側の表面である非活性表面側を研削または研磨す
る研削工程とを含むことを特徴とする製造方法によって
作製することができる。
【0020】この場合に、半導体チップの樹脂封止はさ
れてもされなくてもよい。研削工程は、半導体チップの
樹脂封止を行わなくても、問題なく実行できる。樹脂封
止工程を省けば、製造工程が著しく簡素化されるから、
生産コストを低く抑えることができ、かつ、生産性を向
上できる。ただし、半導体チップの活性表面の保護のた
めには、半導体チップの活性表面と基板との間の空隙に
樹脂剤を注入する工程がさらに含まれていることが好ま
しい。
【0021】なお、請求項15に記載されているよう
に、上記チップ接合工程では、上記基板に複数個の半導
体チップが接合され、上記研削工程は、上記複数の半導
体チップに関して並行して行われてもよい。この場合に
は、上記研削工程の後に、上記基板を切断することによ
り、所定個数の半導体チップを含む半導体装置個片を切
り出す切り出し工程をさらに含むことが好ましい。これ
により、複数個の半導体装置を一括して製造することが
できる。
【0022】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図1は、この
発明の第1の実施形態に係る半導体装置の組立工程を工
程順に示す断面図である。図1(a)は、半導体チップ接
合工程を示す。ポリイミド基板などの基板1には、予め
配線パターンが、たとえば銅箔のエッチングなどによっ
て形成されている。この基板1には、複数の半導体チッ
プCがフェースダウンで接合される。すなわち、半導体
チップCは、トランジスタや抵抗などの素子が形成され
た活性表層領域側の表面である活性表面11を基板1に
対向させた状態で、バンプ2を介して、基板1に接合さ
れており、この基板1に形成された配線パターンに電気
的に接続されている。
【0023】基板1に接合される半導体チップCは、比
較的大きな厚み、たとえば、300〜700μm程度の
厚みを有している。このような半導体チップCは、30
0〜700μmの厚い半導体ウエハ(図示せず)をダイ
シングソーで分割することによって得られる。このよう
に十分に厚いウエハは、ダイシング工程において割れや
欠けが生じることがなく、かつ、このダイシング工程を
経て得られる厚い半導体チップCは、その後に基板1に
接合するためのハンドリング時においても割れや欠けが
生じるおそれがない。
【0024】半導体チップCが基板1に接合された後に
は、必要に応じて、活性表面11と基板1との間の空隙
に液状樹脂3(アンダーフィル)が注入される。図1
(b)は、半導体チップ接合工程に続いて行われる樹脂封
止工程を示す。この樹脂封止工程では、基板1に接合さ
れた複数個の半導体チップCを一括して収容するキャビ
ティが形成された金型(図示せず)が用いられ、基板1
上の複数個の半導体チップCが樹脂5によって一括して
封止される。これにより、各半導体チップCの側壁12
と、活性表面11とは反対側の非活性表面13とが樹脂
5で覆われる。また、活性表面11と基板1との間の空
隙の側方が、樹脂5で封止され、こうして活性表面11
が保護される。
【0025】図1(c)は、樹脂封止工程に続いて、樹脂
5の硬化後に行われる研削工程を示す。研削工程では、
図1(b)において二点鎖線で示す研削目標厚Tまで、グ
ラインダーを用いて研削が行われる。すなわち、樹脂5
が研削され、半導体チップCの非活性表面13が露出さ
せられる。その後は、樹脂5および半導体チップCの非
活性表面13側の研削が同時に進行し、研削目標厚Tま
で研削される。この研削目標厚Tは、たとえば、研削後
の半導体チップCの厚みtが、100〜200μm程度
となるように設定される。
【0026】続いて、たとえば、ダイシングソーを用い
て、半導体チップC同士の間に設定された切断ラインD
に沿って、樹脂5および基板1が切断され、図1(d)に
示すように、半導体装置の個片が切り出される。この切
り出し工程によって切り出された半導体装置は、半導体
チップCの側壁が全周にわたって樹脂5で覆われてい
る。そして、この樹脂5の上面5aと研削後の非活性表
面13とは面一になっており、半導体チップCの角部は
樹脂5により覆われていて、いずれの位置においても保
護されている。
【0027】この切り出し工程の後には、必要に応じ
て、図1(e)に示すように半田ボール7などの外部端子
が設けられる。図2は、半田ボール7の近傍の構成を拡
大して示す断面図である。基板1の半導体チップC側の
表面には、バンプ2の接合位置に、予め導体パターン1
5が形成されている。基板1には、所定の位置におい
て、導体パターン15を反対側の面において露出させる
ための孔16が形成されている。この孔16の内壁と、
導体パターン15とは反対側の表面における孔16の縁
部付近には、導体パターン17が形成されている。導体
パターン15および17の形成は、たとえば、銅の電解
めっきにより行うことができる。
【0028】このような基板1の裏面側には、印刷によ
り半田ボール7が孔16の位置に転写される。そして、
必要に応じてリフローを施すことにより、半田ボール7
を構成する半田の一部が孔16に入り込み、導体パター
ン15および17と接合されることになる。このように
して、図1(e)に示すボールグリッドアレイ(BGA)
型の半導体装置が得られる。なお、孔16の内壁から基
板1の裏面にかけて形成された導体パターン17は省略
することができ、この導体パターン17が無くても、導
体パターン15に接合された良好な半田ボール7の形成
が可能である。
【0029】むろん、図1(d)に示すように、外部端子
のないランドグリッドアレイ(LGA)型の半導体装置
を完成品としてもよい。以上のようにこの実施形態によ
れば、半導体チップCのダイシングは厚いウエハから行
い、その後、厚い半導体チップCを基板1に実装し、さ
らに樹脂封止した後に、研削を行って半導体チップCを
薄型化している。したがって、ダイシング時における割
れや欠け、またはハンドリング時における割れや欠けが
生じるおそれがない。そして、半導体装置個片への切り
出しは、樹脂5によって薄い半導体チップCが保護され
ている状態で行われるので、この切り出し工程において
半導体チップCが損傷を受けることもない。
【0030】さらに、最終的に得られる半導体装置は、
半導体チップCの側壁の全周が樹脂5で覆われており、
さらに、半導体チップCの非活性表面13と樹脂5とが
面一になっていて、半導体チップCの角部が露出するこ
とがない。そのため、その後のハンドリング時において
も、樹脂5によって半導体チップCを保護することがで
きる。このようにして、半導体チップCに割れや欠けを
生じさせることなく、極めて薄型の半導体装置を作成す
ることができる。
【0031】なお、半導体チップCの非活性表面13は
露出することになるが、半導体チップCの活性表面11
は基板1に対向しており、かつ、半導体チップCの側壁
は樹脂5で覆われているため、半導体チップCの活性表
層領域は十分に保護されている。図3は、この発明の第
2の実施形態に係る半導体装置の組立工程を工程順に示
す断面図である。この図3において上述の図1に示され
た各部に対応する各部には図1の場合と同一の参照符号
を付して示す。
【0032】上述の第1の実施形態においては、複数の
半導体チップCを一括して樹脂モールドするようにして
いるが(図1(a)参照)、この実施形態においては、個
々の半導体チップCに対応した複数のキャビティ21が
形成された金型20を用いて、各半導体チップCの樹脂
モールドを個別に行うようにしている(図3(a),図3
(b))。この場合、切断ラインDは、個別樹脂モールド
の間の位置に設定される。したがって、モールド樹脂5
は、切断されず、基板1のみが切断されることになる。
【0033】樹脂封止工程の後には、樹脂5の硬化後、
基板1の切断に先だって、研削工程が行われる(図3
(c))。すなわち、グラインダーなどを用いて、研磨目
標厚T(図3(b)参照)まで、樹脂および半導体チップ
Cの非活性表面13側が研削される。切り出し工程で個
片に切り出された半導体装置(図3(d))には、必要に
応じて、外部端子形成工程(図3(e))が施され、たと
えば、半田ボール7からなる外部端子が設けられる。
【0034】図4は、この発明の第3の実施形態に係る
半導体装置の組み立て工程を工程順に示す断面図であ
る。この図4において上述の図1に示された各部に対応
する各部には図1の場合と同一の参照符号を付して示
す。この実施形態においても、図3に示された第2の実
施形態の場合と同じく、個々の半導体チップCが、個別
に樹脂封止される。ただし、この実施形態においては、
比較的粘度の高い液状樹脂5を各半導体チップCの位置
に滴下して硬化させることにより樹脂封止を行うように
しており、金型を用いることなく樹脂封止工程が達成さ
れる(図4(a))。
【0035】樹脂封止後は、樹脂5の硬化後に、図4
(b)に示すように、樹脂5および半導体チップCが、グ
ラインダーなどを用いて研削目標厚T(図4(a)参照)
まで同時に研削される。この後の工程は、図3(d)(e)の
工程と同様である。図5は、この発明の第4の実施形態
に係る半導体装置の組立工程を工程順に示す断面図であ
る。この図5において上述の図4に示された各部に対応
する各部には図4の場合と同一の参照符号を付して示
す。
【0036】この実施形態では、樹脂封止工程(図5
(a))において、液状樹脂5が、半導体チップCの側壁
12の部分のみに被着させられて硬化させられる。これ
により、その後の研削工程(図5(b))においては、樹
脂5および半導体チップCの非活性表面13側を同時に
研削する際に、樹脂5の研削量が少なくなるので、研削
工程に要する時間を短縮できる。第1ないし第4の実施
形態は、半導体チップCの少なくとも側壁部は全周にわ
たって樹脂5で封止され、この樹脂5と半導体チップC
の非活性表面側が同時に研削される点において共通して
おり、これにより、半導体チップCと、この半導体チッ
プCの側壁12を全周にわたって覆う樹脂5の表面5a
とが面一の状態となった装置が得られる。
【0037】図6は、この発明の第5の実施形態に係る
半導体装置の組立工程を工程順に示す断面図である。こ
の図6において、上述の図1に示された各部に対応する
部分には同一の参照符号を付して示すこととし、説明の
重複を省く。この実施形態では、いわゆるチップ・オン
・チップ構造の半導体装置が組み立てられる。すなわ
ち、ポリイミドなどからなる基板1には、土台となる親
半導体チップCmがダイボンディングされている。すな
わち、親半導体チップCmは、非活性表面32を基板1
に対向させて接合されている。この親半導体チップCm
の活性表面31には、所定個数(1個でもよいし複数個
でもよい。)の子半導体チップCdがフェースダウンで
接合されている。すなわち、子半導体チップCdは、活
性表面11を親半導体チップCmの活性表面31に対向
させた状態で、この親半導体チップCmに接合されてい
る。
【0038】より具体的には、親半導体チップCmおよ
び子半導体チップCdはそれぞれチップ間接続用のパッ
ド(図示せず)を有しており、このチップ間接続用のパ
ッドの間が、金などの耐酸化性金属からなるバンプ2で
相互接続されている。このようなバンプ2は、親半導体
チップCmおよび子半導体チップCdの少なくとも一方
に設けられれば、両チップCm,Cdの接合を行える。
親半導体チップCmの活性表面31にはさらに、外部接
続用のパッドPeが、縁部に近い位置に設けられてい
る。このパッドPeは、基板1上に形成された配線パタ
ーン33に、ボンディングワイヤ35によって接続され
るようになっている。
【0039】このようにして、基板1に接合された親半
導体チップCm上に子半導体チップCdが接合され、さ
らに、親半導体チップCmと基板1とがワイヤボンディ
ングで接続された状態で、このチップ・オン・チップ構
造の半導体装置が、封止樹脂5によって封止される。こ
の樹脂封止された状態が、図6(a)に示されている。こ
の樹脂封止工程の後は、樹脂5の硬化後、グラインダー
などによって樹脂5が研削され、子半導体チップCdの
非活性表面13が露出させられ、その後、さらに、樹脂
5および子半導体チップCdの非活性表面13側が同時
に研削される。こうして、ボンディングワイヤ35にま
で到達しないように設定された研削目標厚Tまで、樹脂
5および子半導体チップCdの研削が行われる(図6
(b))。
【0040】続いて、たとえばダイシングソーを用いる
ことにより、切断ラインDに沿って、チップ・オン・チ
ップ構造の半導体装置の個片が切り出される(図6
(c))。その後は、必要に応じて、基板1の下面(親半
導体チップCmの接合面とは反対側の面)に、半田ボー
ル7などの外部端子を接続する外部端子形成工程が行わ
れる。この半田ボール7の近傍の構成は、図2に示され
た構造とほぼ同様である。このようにこの実施形態にお
いては、子半導体チップCdを樹脂封止し、その後、封
止樹脂5と子半導体チップCdの非活性表面13側を同
時に研削することにより、子半導体チップCdの非活性
表面13と面一の表面5aを有する封止樹脂5によって
子半導体チップCdの側壁12が全周にわたって覆われ
た状態の半導体装置を得ることができる。また、この実
施形態においては、親半導体チップCm上に実装された
複数個の子半導体チップCdが共通に研削されるので、
これらの複数個の子半導体チップCdの高さを等しくす
ることができるという利点がある。
【0041】なお、この実施形態のチップ・オン・チッ
プ構造の半導体装置の組立においても、上述の図3、図
4または図5に示された樹脂封止方法を適用することが
できる。図7は、この発明の第6の実施形態に係る半導
体装置の組立工程を工程順に示す断面図である。この図
7において、上述の図1に示された各部に対応する部分
には、図1の場合と同じ参照符号を付して示す。
【0042】この実施形態では、基板の一形態であるリ
ードフレーム50が用いられる。リードフレーム50
は、半導体チップCをマウントするためのアイランド部
51と、外部接続のためのリード部52(外部接続端
子)とを有している。そして、図7(a)に示すチップ接
合工程では、アイランド部51に、半導体チップCがダ
イボンドされる。この際、半導体チップCの非活性表面
13が、アイランド部51に対向させられる。この後、
半導体チップCの活性表面11に設けられたパッド(図
示せず)と、リード部52との間が、ボンディングワイ
ヤ55によって接続される。
【0043】この状態で、図7(b)に示すように(図1
の場合とは天地を反転して図示してある。)、封止樹脂
5により、半導体チップCが封止される。この際、封止
樹脂5は、半導体チップCの側壁12、活性表面11お
よびボンディングワイヤ55を併せて封止し、リードフ
レーム50のリード部52の一部が外部に露出するよう
にされる。続いて、図7(c)に示す研削工程が行われ
る。すなわち、グラインダーを用いることにより、図7
(b)に示す研削目標厚Tまで研削される。この研削工程
の初期には、樹脂5のみが研削され、次いで、樹脂5お
よびリードフレーム50のアイランド部51(半導体チ
ップCの非活性表面13側に対向している部分)が同時
に研削され、引き続いて、樹脂5、リードフレーム50
および半導体チップCの非活性表面側13が同時研削さ
れる。このようにして、樹脂5は、半導体チップCの側
壁12を覆い、かつ、この半導体チップCの非活性表面
13と面一の表面5aを有することになる。
【0044】この後は、たとえばダイシングソーを用い
ることにより、図7(c)の切断ラインDに沿って、樹脂
5およびリードフレーム50を切断するための切り出し
工程が行われ、図7(c)に示す半導体装置の個片が得ら
れる。このようにして、この実施形態によれば、リード
フレームを外部接続端子として有する薄型の半導体装置
を、半導体チップに割れや欠けを生じさせることなく作
成することができる。
【0045】図8は、この発明の第7の実施形態に係る
半導体装置の組立工程を工程順に示す断面図である。こ
の図8において、上述の図1に示された各部に対応する
部分には同一の参照符号を付して示すこととする。この
実施形態の特徴は、樹脂5(図1参照)による半導体チ
ップCの封止工程を省いた点にある。すなわち、図8
(a)に示すように、基板1には、複数の半導体チップC
が、トランジスタや抵抗などの素子が形成された活性表
層領域側の表面である活性表面11を基板1に対向させ
た状態で(すなわち、フェースダウンで)、バンプ2を
介して、基板1に接合され、この基板1に形成された配
線パターンに電気的に接続される。
【0046】半導体チップCが基板1に接合された後に
は、活性表面11と基板1との間の空隙に液状樹脂3
(アンダーフィル)が注入される。これにより、活性表
面11側の表層領域に形成された素子の保護が図られ
る。続いて、基板1上の複数の半導体チップCの非活性
表面13に対して、半導体チップCを樹脂封止しない状
態で、研削工程が行われる。本願発明者の研究によれ
ば、半導体チップCを樹脂封止しなくとも、非活性表面
13の研削工程は問題なく行えることが確認されてい
る。
【0047】この研削工程では、図8(a)において二点
鎖線で示す研削目標厚Tまで、半導体チップCの非活性
表面13側が、グラインダーを用いて研削される。研削
目標厚Tは、たとえば、研削後の半導体チップCの厚み
tが、100〜200μm程度となるように設定され
る。続いて、たとえば、ダイシングソーを用いて、半導
体チップC同士の間に設定された切断ラインDに沿っ
て、基板1が切断され、図8(c)に示すように、半導体
装置の個片が切り出される。
【0048】この後は、必要に応じて、図8(d)に示す
ように、基板1の半導体チップCとは反対側に半田ボー
ル7が形成される。この最終形態において、半導体チッ
プCは、非活性表面13はもちろんその側壁12におい
ても樹脂封止がされている必要はない。このように、こ
の実施形態によれば、半導体チップCの樹脂封止を要し
ないので、半導体装置の製造工程を著しく簡素化でき
る。これにより、生産コストを低減できる上、生産性を
著しく向上することができる。
【0049】以上、この発明の7つの実施形態について
説明したが、この発明は、他の形態でも実施することが
できる。たとえば、上述の第2、第3または第4の実施
形態においては、個々の半導体チップCを個別に樹脂モ
ールドすることとしているが、2〜3個ずつ(すなわ
ち、所定の複数個)の半導体チップCにグループ分けし
て、各グループの複数個の半導体チップを一括して樹脂
モールドするようにしてもよい。
【0050】また、上述の第2、第3または第4の実施
形態の工程では、図3(d)において参照符号60で示す
ように、封止樹脂5から基板1がはみ出ることになる。
これでも大きな問題はないが、この基板1のはみ出しが
問題となるのであれば、樹脂5を通るように切断ライン
D1(図3(c)参照)を設定し、この切断ラインD1に
沿って樹脂5および基板1を切断すればよい。さらに、
上述の各実施形態では、研削工程では、グラインダーに
よる機械的研削が行われることとしたが、この研削工程
は、エッチング液を用いた化学的研削工程であってもよ
く、また、CMP(化学的機械的研磨)法のような化学
的機械的研磨工程であってもよい。ただし、半導体チッ
プの非活性表面側の研削または研磨は、研削精度よりも
研削速度の方が重視されるから、上述の3つの方法のな
かでは、グラインダーによる機械的研削方法が、生産効
率の向上の観点からは、もっとも好ましい。
【0051】グラインダーによる機械的研削が行われた
樹脂および半導体チップの非活性表面は、連続した削り
跡を有することになろうが、この削り跡は、必要に応じ
て、エッチングなどの化学的方法によって消すことがで
きる。また、上述の実施形態では、半導体装置の個片を
切り出すための切り出し工程に、ダイシングソーを用い
ることとしたが、たとえば、レーザビームによる切断な
どの他の切断手法が採用されてもよい。
【0052】その他、特許請求の範囲に記載された事項
の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係る半導体装置の
組立工程を工程順に示す断面図である。
【図2】半田ボールの近傍の構成を拡大して示す断面図
である。
【図3】この発明の第2の実施形態に係る半導体装置の
組立工程を工程順に示す断面図である。
【図4】この発明の第3の実施形態に係る半導体装置の
組み立て工程を工程順に示す断面図である。
【図5】この発明の第4の実施形態に係る半導体装置の
組立工程を工程順に示す断面図である。
【図6】この発明の第5の実施形態に係る半導体装置の
組立工程を工程順に示す断面図である。
【図7】この発明の第6の実施形態に係る半導体装置の
組立工程を工程順に示す断面図である。
【図8】この発明の第7の実施形態に係る半導体装置の
組立工程を工程順に示す断面図である。
【図9】先行技術による薄型半導体装置の製造工程を説
明するための断面図である。
【符号の説明】
1 基板 2 バンプ 5 樹脂 11 活性表面 12 側壁 13 非活性表面 Cd 子半導体チップ Cm 親半導体チップ D 切断ライン D1 切断ライン T 研磨目標厚 50 リードフレーム
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 25/18

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】半導体チップと、 この半導体チップの側壁を覆い、上記半導体チップの活
    性表面とは反対側の表面である非活性表面と面一に形成
    された表面を有する保護樹脂とを含む半導体装置。
  2. 【請求項2】上記半導体チップの活性表面に電気接続さ
    れ、上記保護樹脂外に露出する露出部を有する外部接続
    端子をさらに含むことを特徴とする請求項1記載の半導
    体装置。
  3. 【請求項3】上記半導体チップが接合されている基板を
    さらに含むことを特徴とする請求項1または2記載の半
    導体装置。
  4. 【請求項4】上記半導体チップは、活性表面が上記基板
    に対向した状態で、当該基板に接合されていることを特
    徴とする請求項3記載の半導体装置。
  5. 【請求項5】基板と、この基板に活性表面を対向させた
    状態で当該基板に接合され、上記活性表面とは反対側の
    表面である非活性表面を露出させた半導体チップとを含
    むことを特徴とする半導体装置。
  6. 【請求項6】上記基板は、配線パターンが形成された配
    線基板であることを特徴とする請求項3ないし5のいず
    れかに記載の半導体装置。
  7. 【請求項7】上記基板は、別の半導体チップであり、全
    体としてチップ・オン・チップ構造を成していることを
    特徴とする請求項3ないし5のいずれかに記載の半導体
    装置。
  8. 【請求項8】半導体チップを、この半導体チップの少な
    くとも側壁を覆う保護樹脂で封止する樹脂封止工程と、 上記半導体チップの活性表面とは反対側の表面である非
    活性表面側と、この半導体チップの側壁を覆っている上
    記保護樹脂とを同時に研削または研磨する研削工程とを
    含むことを特徴とする半導体装置の製造方法。
  9. 【請求項9】上記樹脂封止工程の前に、上記半導体チッ
    プを基板に接合するチップ接合工程をさらに含むことを
    特徴とする請求項8記載の半導体装置の製造方法。
  10. 【請求項10】上記チップ接合工程では、上記半導体チ
    ップは、その活性表面を上記基板に対向させた状態で当
    該基板に接合されることを特徴とする請求項9記載の半
    導体装置の製造方法。
  11. 【請求項11】上記基板は、リードフレームであり、 上記チップ接合工程では、上記半導体チップは、非活性
    表面を上記リードフレームに対向させた状態で当該リー
    ドフレームに接合され、 上記樹脂封止工程の前に、上記リードフレームの所定箇
    所と上記半導体チップの活性表面の所定箇所とをボンデ
    ィングワイヤで接続する接続工程をさらに含み、 上記樹脂封止工程では、上記半導体チップの活性表面お
    よび上記ボンディングワイヤが併せて樹脂封止され、 上記研削工程では、上記リードフレームの上記非活性表
    面側に位置する部分が上記半導体チップの非活性表面側
    の研削に先だって研削されることを特徴とする請求項9
    記載の半導体装置の製造方法。
  12. 【請求項12】上記チップ接合工程では、上記基板に複
    数個の半導体チップが接合され、 上記樹脂封止工程では、上記基板上の複数個の半導体チ
    ップが樹脂封止され、 上記研削工程は、上記複数の半導体チップに関して並行
    して行われ、 上記研削工程の後に、所定個数の半導体チップを含む半
    導体装置個片に切り出す切り出し工程をさらに含むこと
    を特徴とする請求項9ないし11のいずれかに記載の半
    導体装置の製造方法。
  13. 【請求項13】上記切り出し工程は、上記保護樹脂と上
    記基板とを同時に切断する工程を含むことを特徴とする
    請求項12記載の半導体装置の製造方法。
  14. 【請求項14】基板上に、半導体チップを、当該半導体
    チップの活性表面を上記基板に対向させて接合するチッ
    プ接合工程と、 上記半導体チップの活性表面とは反対側の表面である非
    活性表面側を研削または研磨する研削工程とを含むこと
    を特徴とする半導体装置の製造方法。
  15. 【請求項15】上記チップ接合工程では、上記基板に複
    数個の半導体チップが接合され、 上記研削工程は、上記複数の半導体チップに関して並行
    して行われ、 上記研削工程の後に、上記基板を切断することにより、
    所定個数の半導体チップを含む半導体装置個片を切り出
    す切り出し工程をさらに含むことを特徴とする請求項1
    4記載の半導体装置の製造方法。
JP24585499A 1999-06-07 1999-08-31 半導体装置およびその製造方法 Expired - Fee Related JP3339838B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP24585499A JP3339838B2 (ja) 1999-06-07 1999-08-31 半導体装置およびその製造方法
TW89110099A TW473945B (en) 1999-06-07 2000-05-25 Semiconductor device and its manufacturing process
KR20000030538A KR100665777B1 (ko) 1999-06-07 2000-06-02 반도체장치 및 그 제조방법
US09/588,628 US6870248B1 (en) 1999-06-07 2000-06-07 Semiconductor chip with external connecting terminal
US11/053,934 US7138298B2 (en) 1999-06-07 2005-02-10 Semiconductor chip with external connecting terminal
US11/053,892 US7262490B2 (en) 1999-06-07 2005-02-10 Semiconductor chip with external connecting terminal
US11/053,933 US7339264B2 (en) 1999-06-07 2005-02-10 Semiconductor chip with external connecting terminal

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP16006699 1999-06-07
JP11-160066 1999-06-07
JP24585499A JP3339838B2 (ja) 1999-06-07 1999-08-31 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2002136026A Division JP3544655B2 (ja) 1999-06-07 2002-05-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2001057404A true JP2001057404A (ja) 2001-02-27
JP3339838B2 JP3339838B2 (ja) 2002-10-28

Family

ID=26486667

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24585499A Expired - Fee Related JP3339838B2 (ja) 1999-06-07 1999-08-31 半導体装置およびその製造方法

Country Status (4)

Country Link
US (4) US6870248B1 (ja)
JP (1) JP3339838B2 (ja)
KR (1) KR100665777B1 (ja)
TW (1) TW473945B (ja)

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252303A (ja) * 2001-02-02 2002-09-06 Texas Instruments Inc 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
US6459152B1 (en) * 1999-10-27 2002-10-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a chip, reinforcing plate, and sealing material sharing a common rear surface
JP2003017654A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003060117A (ja) * 2001-08-10 2003-02-28 Texas Instr Japan Ltd 半導体装置の製造方法
JP2003060118A (ja) * 2001-08-13 2003-02-28 Texas Instr Japan Ltd 半導体装置の製造方法
US6582991B1 (en) 2000-12-14 2003-06-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6798121B2 (en) 2000-03-17 2004-09-28 Matsushita Electric Industrial Co., Ltd. Module with built-in electronic elements and method of manufacture thereof
JP2005501423A (ja) * 2001-08-31 2005-01-13 アトメル グルノーブル ソシエテ アノニム パッドとパッドがはんだ付けされた支持基板を有するカラー画像センサの製造方法
WO2005119776A1 (ja) * 2004-06-04 2005-12-15 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置及びその製造方法
US7138706B2 (en) 2002-06-25 2006-11-21 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same
US7247518B2 (en) 2001-11-01 2007-07-24 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
JP2007214152A (ja) * 2006-02-07 2007-08-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008118152A (ja) * 2001-03-26 2008-05-22 Nec Electronics Corp 半導体装置および積層型半導体装置
WO2008105535A1 (ja) * 2007-03-01 2008-09-04 Nec Corporation 半導体装置及びその製造方法
JP2008305833A (ja) * 2007-06-05 2008-12-18 Disco Abrasive Syst Ltd ウェーハの加工方法
US7556983B2 (en) 2001-03-26 2009-07-07 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
JP2010245443A (ja) * 2009-04-09 2010-10-28 Disco Abrasive Syst Ltd 半導体装置の製造方法
KR101000457B1 (ko) * 2007-08-17 2010-12-13 유택(타이완) 코포레이션 다중 기판 영역 기반의 패키지 및 이의 제조 방법
US7906363B2 (en) 2004-08-20 2011-03-15 Zycube Co., Ltd. Method of fabricating semiconductor device having three-dimensional stacked structure
JP2012526400A (ja) * 2009-05-07 2012-10-25 クアルコム,インコーポレイテッド 薄い半導体のためのパネル化裏面処理
JP2012238793A (ja) * 2011-05-13 2012-12-06 Disco Abrasive Syst Ltd デバイスチップの製造方法
JP2015532017A (ja) * 2012-09-20 2015-11-05 シレゴ・テクノロジー・インコーポレーテッドSilego Technology Incorporated 極薄パッケージ
JP2015198241A (ja) * 2014-03-31 2015-11-09 菱生精密工業股▲分▼有限公司 クワッドフラットノーリードパッケージ装置及びその製造方法
JP2015534729A (ja) * 2012-10-05 2015-12-03 マイクロン テクノロジー, インク. 半導体デバイスにおける寄生通電の除去に関するデバイス、システム及び方法
JP2017112317A (ja) * 2015-12-18 2017-06-22 Towa株式会社 電子部品およびその製造方法ならびに電子部品製造装置
JP2018113429A (ja) * 2016-12-28 2018-07-19 ローム株式会社 半導体装置および半導体装置の製造方法
CN109326528A (zh) * 2017-08-01 2019-02-12 台虹科技股份有限公司 晶粒封装方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP2003163459A (ja) * 2001-11-26 2003-06-06 Sony Corp 高周波回路ブロック体及びその製造方法、高周波モジュール装置及びその製造方法。
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
TW200511531A (en) * 2003-09-08 2005-03-16 Advanced Semiconductor Eng Package stack module
TWI221343B (en) * 2003-10-21 2004-09-21 Advanced Semiconductor Eng Wafer structure for preventing contamination of bond pads during SMT process and process for the same
TWI231578B (en) * 2003-12-01 2005-04-21 Advanced Semiconductor Eng Anti-warpage package and method for making the same
US20050164681A1 (en) * 2004-01-22 2005-07-28 Jenkins William W. Voice message storage in a push-to-talk communication system
JP2007123362A (ja) * 2005-10-25 2007-05-17 Disco Abrasive Syst Ltd デバイスの製造方法
CN101101882A (zh) * 2006-07-05 2008-01-09 阎跃军 基板树脂封装方法
JP5085081B2 (ja) * 2006-09-22 2012-11-28 パナソニック株式会社 電子部品実装構造体
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
US7851928B2 (en) * 2008-06-10 2010-12-14 Texas Instruments Incorporated Semiconductor device having substrate with differentially plated copper and selective solder
US9064716B2 (en) * 2009-09-30 2015-06-23 Virtium Technology, Inc. Stacking devices at finished package level
JP5252007B2 (ja) * 2011-03-08 2013-07-31 株式会社村田製作所 電子部品の製造方法
US9349663B2 (en) 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9111912B2 (en) * 2013-05-30 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
US10121768B2 (en) 2015-05-27 2018-11-06 Bridge Semiconductor Corporation Thermally enhanced face-to-face semiconductor assembly with built-in heat spreader and method of making the same
US10354984B2 (en) 2015-05-27 2019-07-16 Bridge Semiconductor Corporation Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same
DE102014112540A1 (de) * 2014-09-01 2016-03-03 Osram Opto Semiconductors Gmbh Optoelektronisches Bauteil
JP6631905B2 (ja) * 2015-07-28 2020-01-15 ローム株式会社 マルチチップモジュールおよびその製造方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136865A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
JPH0231437A (ja) 1988-07-21 1990-02-01 Oki Electric Ind Co Ltd 半導体チップの実装方法
JP2513055B2 (ja) * 1990-02-14 1996-07-03 日本電装株式会社 半導体装置の製造方法
US5172214A (en) 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JP2701589B2 (ja) 1991-06-26 1998-01-21 日本電気株式会社 半導体装置及びその製造方法
JP3189799B2 (ja) * 1991-08-23 2001-07-16 ソニー株式会社 半導体装置の製造方法
JP3128878B2 (ja) 1991-08-23 2001-01-29 ソニー株式会社 半導体装置
JPH05259274A (ja) * 1992-02-27 1993-10-08 Nec Corp 半導体装置及びその製造方法
KR100280762B1 (ko) 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5369056A (en) * 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH08306853A (ja) 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
JP3309681B2 (ja) * 1995-11-30 2002-07-29 株式会社日立製作所 半導体装置及びその加工方法
JPH09327990A (ja) 1996-06-11 1997-12-22 Toshiba Corp カード型記憶装置
DE19632113C1 (de) * 1996-08-08 1998-02-19 Siemens Ag Chipkarte, Verfahren zur Herstellung einer Chipkarte und Halbleiterchip zur Verwendung in einer Chipkarte
US5707881A (en) * 1996-09-03 1998-01-13 Motorola, Inc. Test structure and method for performing burn-in testing of a semiconductor product wafer
JPH10107095A (ja) 1996-10-01 1998-04-24 Matsushita Electric Ind Co Ltd 半導体装置の実装構造とリペア方法
US6130116A (en) * 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
JP2907186B2 (ja) 1997-05-19 1999-06-21 日本電気株式会社 半導体装置、その製造方法
JPH1140522A (ja) * 1997-07-17 1999-02-12 Rohm Co Ltd 半導体ウエハの製造方法、この方法により作製された半導体ウエハ、半導体チップの製造方法、およびこの方法により製造された半導体チップ、ならびにこの半導体チップを備えたicカード
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JP3655069B2 (ja) 1997-10-27 2005-06-02 沖電気工業株式会社 樹脂封止型半導体装置とその製造方法
JPH11214450A (ja) * 1997-11-18 1999-08-06 Matsushita Electric Ind Co Ltd 電子部品実装体とそれを用いた電子機器と電子部品実装体の製造方法
KR100357757B1 (ko) * 1997-11-21 2003-01-24 로무 가부시키가이샤 반도체장치및그제조방법
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
WO1999049512A1 (fr) * 1998-03-20 1999-09-30 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication associe
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
JP2000022039A (ja) * 1998-07-06 2000-01-21 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000138317A (ja) * 1998-10-31 2000-05-16 Anam Semiconductor Inc 半導体装置及びその製造方法
US6246010B1 (en) * 1998-11-25 2001-06-12 3M Innovative Properties Company High density electronic package
SG93192A1 (en) * 1999-01-28 2002-12-17 United Microelectronics Corp Face-to-face multi chip package
JP3560488B2 (ja) * 1999-01-29 2004-09-02 ユナイテッド マイクロエレクトロニクス コープ マルチチップ用チップ・スケール・パッケージ
US6376915B1 (en) * 1999-02-26 2002-04-23 Rohm Co., Ltd Semiconductor device and semiconductor chip
US6239484B1 (en) * 1999-06-09 2001-05-29 International Business Machines Corporation Underfill of chip-under-chip semiconductor modules
JP2001127206A (ja) 1999-08-13 2001-05-11 Citizen Watch Co Ltd チップスケールパッケージの製造方法及びicチップの製造方法
JP2001060591A (ja) 1999-08-23 2001-03-06 Rohm Co Ltd 半導体装置の製造方法
JP3803214B2 (ja) 1999-09-10 2006-08-02 ローム株式会社 半導体装置の製造方法
JP3833858B2 (ja) 1999-08-23 2006-10-18 ローム株式会社 半導体装置およびその製造方法
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
JP2001339011A (ja) 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
US6451928B1 (en) * 2000-09-21 2002-09-17 Ppg Industries Ohio, Inc. Aminoplast-based crosslinkers and powder coating compositions containing such crosslinkers
KR100393448B1 (ko) * 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
JP3882738B2 (ja) 2002-10-24 2007-02-21 ソニー株式会社 複合チップモジュール及びその製造方法、並びに複合チップユニット及びその製造方法

Cited By (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6459152B1 (en) * 1999-10-27 2002-10-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a chip, reinforcing plate, and sealing material sharing a common rear surface
US6798121B2 (en) 2000-03-17 2004-09-28 Matsushita Electric Industrial Co., Ltd. Module with built-in electronic elements and method of manufacture thereof
US7134198B2 (en) 2000-03-17 2006-11-14 Matsushita Electric Industrial Co., Ltd. Method for manufacturing electric element built-in module with sealed electric element
US6905912B2 (en) 2000-12-14 2005-06-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6582991B1 (en) 2000-12-14 2003-06-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7154189B2 (en) 2000-12-14 2006-12-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
EP1229577A3 (en) * 2001-02-02 2005-02-02 Texas Instruments Incorporated Flip chip semiconductor device in a moulded chip scale package (csp) and method of assembly
JP2002252303A (ja) * 2001-02-02 2002-09-06 Texas Instruments Inc 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
US7556983B2 (en) 2001-03-26 2009-07-07 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
JP2008118152A (ja) * 2001-03-26 2008-05-22 Nec Electronics Corp 半導体装置および積層型半導体装置
US7622801B2 (en) 2001-03-26 2009-11-24 Nec Electronics Corporation Thin planar semiconductor device
JP4593835B2 (ja) * 2001-07-04 2010-12-08 パナソニック株式会社 半導体装置およびその製造方法
JP2003017654A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003060117A (ja) * 2001-08-10 2003-02-28 Texas Instr Japan Ltd 半導体装置の製造方法
JP2003060118A (ja) * 2001-08-13 2003-02-28 Texas Instr Japan Ltd 半導体装置の製造方法
JP4595265B2 (ja) * 2001-08-13 2010-12-08 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP2005501423A (ja) * 2001-08-31 2005-01-13 アトメル グルノーブル ソシエテ アノニム パッドとパッドがはんだ付けされた支持基板を有するカラー画像センサの製造方法
JP4733347B2 (ja) * 2001-08-31 2011-07-27 イー2ブイ セミコンダクターズ パッドとパッドがはんだ付けされた支持基板を有するカラー画像センサの製造方法
US7247518B2 (en) 2001-11-01 2007-07-24 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
US7138706B2 (en) 2002-06-25 2006-11-21 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same
JP5052130B2 (ja) * 2004-06-04 2012-10-17 カミヤチョウ アイピー ホールディングス 三次元積層構造を持つ半導体装置及びその製造方法
JPWO2005119776A1 (ja) * 2004-06-04 2008-04-03 株式会社ザイキューブ 三次元積層構造を持つ半導体装置及びその製造方法
WO2005119776A1 (ja) * 2004-06-04 2005-12-15 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置及びその製造方法
US7906363B2 (en) 2004-08-20 2011-03-15 Zycube Co., Ltd. Method of fabricating semiconductor device having three-dimensional stacked structure
JP2007214152A (ja) * 2006-02-07 2007-08-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4637761B2 (ja) * 2006-02-07 2011-02-23 パナソニック株式会社 半導体装置およびその製造方法
JPWO2008105535A1 (ja) * 2007-03-01 2010-06-03 日本電気株式会社 半導体装置及びその製造方法
US8237292B2 (en) 2007-03-01 2012-08-07 Nec Corporation Semiconductor device and method for manufacturing the same
WO2008105535A1 (ja) * 2007-03-01 2008-09-04 Nec Corporation 半導体装置及びその製造方法
JP2008305833A (ja) * 2007-06-05 2008-12-18 Disco Abrasive Syst Ltd ウェーハの加工方法
KR101000457B1 (ko) * 2007-08-17 2010-12-13 유택(타이완) 코포레이션 다중 기판 영역 기반의 패키지 및 이의 제조 방법
JP2010245443A (ja) * 2009-04-09 2010-10-28 Disco Abrasive Syst Ltd 半導体装置の製造方法
US9252128B2 (en) 2009-05-07 2016-02-02 Qualcomm Incorporated Panelized backside processing for thin semiconductors
JP2012526400A (ja) * 2009-05-07 2012-10-25 クアルコム,インコーポレイテッド 薄い半導体のためのパネル化裏面処理
JP2012238793A (ja) * 2011-05-13 2012-12-06 Disco Abrasive Syst Ltd デバイスチップの製造方法
JP2015532017A (ja) * 2012-09-20 2015-11-05 シレゴ・テクノロジー・インコーポレーテッドSilego Technology Incorporated 極薄パッケージ
US9735018B2 (en) 2012-09-20 2017-08-15 Silego Technology, Inc. Extremely thin package
JP2015534729A (ja) * 2012-10-05 2015-12-03 マイクロン テクノロジー, インク. 半導体デバイスにおける寄生通電の除去に関するデバイス、システム及び方法
JP2015198241A (ja) * 2014-03-31 2015-11-09 菱生精密工業股▲分▼有限公司 クワッドフラットノーリードパッケージ装置及びその製造方法
WO2017104169A1 (ja) * 2015-12-18 2017-06-22 Towa株式会社 電子部品およびその製造方法ならびに電子部品製造装置
JP2017112317A (ja) * 2015-12-18 2017-06-22 Towa株式会社 電子部品およびその製造方法ならびに電子部品製造装置
CN108431933A (zh) * 2015-12-18 2018-08-21 东和株式会社 电子零件及其制造方法和电子零件制造装置
KR20180095829A (ko) * 2015-12-18 2018-08-28 토와 가부시기가이샤 전자 부품 및 그 제조 방법 및 전자 부품 제조 장치
KR102261309B1 (ko) * 2015-12-18 2021-06-07 토와 가부시기가이샤 전자 부품 및 그 제조 방법 및 전자 부품 제조 장치
JP2018113429A (ja) * 2016-12-28 2018-07-19 ローム株式会社 半導体装置および半導体装置の製造方法
JP7009157B2 (ja) 2016-12-28 2022-01-25 ローム株式会社 半導体装置
CN109326528A (zh) * 2017-08-01 2019-02-12 台虹科技股份有限公司 晶粒封装方法

Also Published As

Publication number Publication date
US7138298B2 (en) 2006-11-21
JP3339838B2 (ja) 2002-10-28
KR20010049481A (ko) 2001-06-15
US7339264B2 (en) 2008-03-04
US7262490B2 (en) 2007-08-28
US20050146032A1 (en) 2005-07-07
KR100665777B1 (ko) 2007-01-09
US6870248B1 (en) 2005-03-22
US20050146056A1 (en) 2005-07-07
US20050146055A1 (en) 2005-07-07
TW473945B (en) 2002-01-21

Similar Documents

Publication Publication Date Title
JP3339838B2 (ja) 半導体装置およびその製造方法
KR100699649B1 (ko) 반도체장치 및 그 제조방법
US6566168B2 (en) Semiconductor package having implantable conductive lands and method for manufacturing the same
JP5280014B2 (ja) 半導体装置及びその製造方法
US20120326288A1 (en) Method of assembling semiconductor device
JP2002118201A (ja) 半導体装置およびその製造方法
JP2001024024A (ja) 半導体パッケージ及びその製造方法
KR19990009095A (ko) Le방법을 이용한 칩사이즈 패키지(csp) 제조방법
JP4595265B2 (ja) 半導体装置の製造方法
JP2002110718A (ja) 半導体装置の製造方法
JP3833859B2 (ja) 半導体装置およびその製造方法
JP3673442B2 (ja) 半導体装置の製造方法
JP2010103348A (ja) 半導体装置及びその製造方法
JP2000228465A (ja) 半導体装置及びその製造方法
JP2003249604A (ja) 樹脂封止半導体装置およびその製造方法、樹脂封止半導体装置に使用されるリードフレーム、ならびに半導体モジュール装置
JP3544655B2 (ja) 半導体装置
KR100881394B1 (ko) 웨이퍼 레벨 패키지의 제조 방법
KR100369394B1 (ko) 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법
KR100576886B1 (ko) 반도체패키지의 제조 방법
KR100955642B1 (ko) 반도체 패키지 몰딩 방법
JP2001198928A (ja) 樹脂封止型半導体装置の製造方法
KR20070077685A (ko) 솔더 범프를 갖는 배선기판을 이용한 반도체 패키지 및그의 제조 방법
KR20010004611A (ko) 칩 사이즈 패키지
KR19990025703A (ko) 칩 스케일 패키지 및 그 제조방법
JP2000200862A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees