JP2017112317A - 電子部品およびその製造方法ならびに電子部品製造装置 - Google Patents

電子部品およびその製造方法ならびに電子部品製造装置 Download PDF

Info

Publication number
JP2017112317A
JP2017112317A JP2015247561A JP2015247561A JP2017112317A JP 2017112317 A JP2017112317 A JP 2017112317A JP 2015247561 A JP2015247561 A JP 2015247561A JP 2015247561 A JP2015247561 A JP 2015247561A JP 2017112317 A JP2017112317 A JP 2017112317A
Authority
JP
Japan
Prior art keywords
resin
substrate
electronic component
semiconductor chip
sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015247561A
Other languages
English (en)
Other versions
JP6482454B2 (ja
Inventor
勝則 傳藤
Katsunori Dento
勝則 傳藤
山本　雅之
Masayuki Yamamoto
雅之 山本
幹司 石橋
Kanji Ishibashi
幹司 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Towa Corp
Original Assignee
Towa Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Towa Corp filed Critical Towa Corp
Priority to JP2015247561A priority Critical patent/JP6482454B2/ja
Priority to CN201680072617.1A priority patent/CN108431933B/zh
Priority to KR1020187017784A priority patent/KR102261309B1/ko
Priority to PCT/JP2016/073389 priority patent/WO2017104169A1/ja
Priority to TW105126044A priority patent/TW201724391A/zh
Publication of JP2017112317A publication Critical patent/JP2017112317A/ja
Application granted granted Critical
Publication of JP6482454B2 publication Critical patent/JP6482454B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

【課題】半導体ウエハの割れや欠けなどが抑制され、歩留まりが改善された電子部品およびその製造方法を提供する。【解決手段】電子部品の製造方法は、半導体ウエハを準備する工程と、上記半導体ウエハを個片化して複数の半導体チップを作製する工程と、上記複数の半導体チップを基板に実装する工程と、上記半導体チップの上面を研削して上記半導体チップの厚みを減じる工程とを備える。【選択図】図１

Description

本発明は、電子部品およびその製造方法ならびに電子部品製造装置に関する。
電子部品の厚みを薄くしたい（電子部品の薄肉化）という市場の要請に応じて、半導体チップの厚みを薄くする技術が開発されている。
たとえば、個片化して半導体チップを形成する前の半導体ウエハ（表面側に集積回路のパターンが形成されているもの）の裏面を研削（バックグラインド）する技術が知られている。
特開平４−２９７０５６号公報
半導体ウエハの厚みが一定以下（たとえば１００μｍ以下程度）になると、強度不足によってウエハの裏面研削時、個片化時、搬送時に割れまたは欠けが生じやすくなる。このように、半導体ウエハを一定厚み以下にすると加工が困難になり、半導体チップの歩留まりが悪化する。
また、上記とは異なる観点では、電子部品を製造する各工程において使用される独立した製造装置は、被加工物の搬入部と搬出部とを含む。各工程に用いる製造装置を別々に設けることにより、電子部品の製造工場において装置の占有面積が大きくなる。
本発明の１つの目的は、半導体ウエハの割れや欠けなどが抑制され、歩留まりが改善された電子部品およびその製造方法を提供することにある。
また、上記とは異なる観点では、本発明の他の目的は、電子部品の製造工場において占有面積が低減された電子部品製造装置を提供することにある。
１つの局面では、複数の機能要素を基板に設ける工程と、上記基板に形成された上記複数の機能要素を樹脂封止する工程と、上記樹脂封止に用いた樹脂の上面を研削して上記樹脂の厚みを減じる工程とを備える。
他の局面では、本発明に係る電子部品の製造方法は、複数の半導体チップを基板に実装する工程と、上記基板に実装された上記複数の半導体チップを樹脂封止する工程と、上記樹脂封止に用いた樹脂の上面を研削して上記樹脂の厚みを減じる工程とを備える。
１つの実施態様では、上記電子部品の製造方法において、上記半導体チップはフリップチップボンディングにより上記基板に実装され、上記半導体チップが露出するように上記樹脂の上面が研削される。
１つの実施態様では、上記電子部品の製造方法は、上記樹脂の上面と上記半導体チップの上面とを研削することによって上記樹脂の厚みと上記半導体チップの厚みとを減じる工程を備える。
他の局面では、本発明に係る電子部品の製造方法は、複数の半導体チップを基板に実装する工程と、上記半導体チップの上面を研削して上記半導体チップの厚みを減じる工程とを備える。
１つの局面では、本発明に係る電子部品製造装置は、第１の機能を有する第１の特定機構と、基板上に設けられた複数の機能要素を封止する樹脂の上面を研削する研削機構とを備え、上記第１の機能は、上記基板上に設けられた上記複数の機能要素を樹脂封止する機能である。
他の局面では、本発明に係る電子部品製造装置は、基板上に設けられた複数の機能要素を封止する樹脂の上面を研削する研削機構と、第２の機能を有する第２の特定機構とを備え、上記第２の機能は、上記基板および上記樹脂を切断して個片化された電子部品を作製する機能である。
さらに他の局面では、本発明に係る電子部品製造装置は、第１の機能を有する第１の特定機構と、基板上に設けられた複数の機能要素を封止する樹脂の上面を研削する研削機構と、第２の機能を有する第２の特定機構とを備え、上記第１の機能は、上記基板上に設けられた上記複数の機能要素を樹脂封止する機能であり、上記第２の機能は、上記基板および上記樹脂を切断して個片化された電子部品を作製する機能である。
さらに他の局面では、本発明に係る電子部品製造装置は、基板上に設けられた複数の機能要素を封止する樹脂の上面を研削する研削機構と、第３の機能を有する第３の特定機構とを備え、上記第３の機能は、少なくとも上記樹脂の上面にマークを付ける機能である。
１つの実施態様では、上記電子部品製造装置において、上記第１ないし第３の特定機構と上記研削機構とは互いに着脱可能である。
１つの局面では、本発明に係る電子部品は、基板と、上記基板上に設けられた複数の機能要素と、上記複数の機能要素を封止する封止樹脂と、上記封止樹脂の上面において連続する溝とを備える。
他の局面では、本発明に係る電子部品は、基板と、上記基板上に設けられた複数の機能要素と、上記複数の機能要素の上面を露出させながら上記複数の機能要素を封止する封止樹脂と、上記封止樹脂の上面と上記複数の機能要素の上面とにわたって連続する溝とを備える。
さらに他の局面では、本発明に係る電子部品は、基板と、上記基板上に実装された半導体チップと、上記半導体チップを封止する封止樹脂と、上記封止樹脂の上面において連続する溝とを備える。
さらに他の局面では、本発明に係る電子部品は、基板と、上記基板上に実装された半導体チップと、上記半導体チップの上面を露出させながら上記半導体チップを封止する封止樹脂と、上記封止樹脂の上面と上記半導体チップの上面とにわたって連続する溝とを備える。
１つの効果として、本発明によれば、半導体チップを基板に実装した後に樹脂ないし半導体チップの厚みを減じる研削工程を行なう。この結果、半導体チップに割れや欠けが生じることを抑制して、歩留まりを向上させることができる。
他の効果として、本発明によれば、半導体チップを封止する樹脂の上面を研削する研削機構を樹脂封止機構、個片化機構やマーキング機構と共通の装置に組み込むことにより、電子部品の製造工場において占有面積が低減された電子部品製造装置を提供することができる。
本発明の１つの実施の形態に係る電子部品の製造方法を示すフロー図である。 比較例に係る電子部品の製造方法を示すフロー図である。 本発明の１つの実施の形態に係る電子部品の製造方法における樹脂封止工程を行なった状態を示す図である。 本発明の１つの実施の形態に係る電子部品の製造方法における研削工程を示す図である。 本発明の１つの実施の形態に係る電子部品の製造方法における切断工程を示す図である。 本発明の１つの実施の形態に係る電子部品製造装置を示す図である。 本発明の他の実施の形態に係る電子部品製造装置を示す図である。 図６，図７に示す電子部品製造装置により加工される被加工物としての電子部品の例を示す断面図である。 本発明の１つの実施の形態に係る電子部品の製造方法の変形例の一工程を示す断面図である。 図９の状態に対応する上面図である。 図９，図１０に示す例のさらなる変形例を示す上面図である。
以下に、本発明の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。
図１は、本実施の形態に係る電子部品の製造方法を示すフロー図である。図１に示すように、本実施の形態に係る電子部品の製造方法は、ウエハを個片化して半導体チップを形成する工程（Ｓ１０）と、基板上に半導体チップを実装する工程（Ｓ２０）と、基板上に実装された半導体チップを樹脂封止する工程（Ｓ３０）と、樹脂の上面を研磨（研削）する工程（Ｓ４０）と、樹脂封止品を個片化する工程（Ｓ５０）と、検査・試験を行なう工程（Ｓ６０）とを含む。基板上に半導体チップを実装する工程（Ｓ２０）は、基板上に半導体チップを装着する工程（例：ダイボンディング）と、半導体チップが有する端子と基板が有する端子とを電気的に接続する工程（例：ワイヤボンディング）とを含む。フリップチップボンディングも、基板上に半導体チップを実装する工程（Ｓ２０）に含まれる。
図２は、比較例に係る電子部品の製造方法を示すフロー図である。図２に示すように、比較例に係る電子部品の製造方法も、ウエハの個片化工程（Ｓ１０Ａ）と、半導体チップの実装工程（Ｓ２０Ａ）と、樹脂封止工程（Ｓ３０Ａ）と、研磨（研削）工程（Ｓ４０Ａ）と、樹脂封止品の個片化工程（Ｓ５０Ａ）と、検査・試験工程（Ｓ６０Ａ）とを含む。ただし、比較例においては、ウエハの個片化工程（Ｓ１０Ａ）の前にウエハ裏面を研磨（研削）する工程（Ｓ４０Ａ）を行なっている。このように、半導体チップを基板に実装する前にその厚みを減じる場合、その研磨（研削）時、ウエハの個片化時、半導体チップの搬送時に割れまたは欠けが生じやすくなり、半導体チップの歩留まりが悪化する。
これに対し、本実施の形態に係る電子部品の製造方法においては、前工程（ウエハの製造工程）で製造された半導体ウエハは、後工程（組立て工程）において、所定の厚みを維持したまま切断されて半導体チップとなる。半導体チップは、回路基板に実装された後、樹脂封止される。その後、樹脂封止部分と半導体チップとが順次研削されて薄くなる。このようにすることで、半導体チップの割れや欠けを抑制し、半導体チップの歩留まりを向上させることができる。
図３は、本実施の形態に係る電子部品の製造方法における樹脂封止工程（Ｓ３０）を行なった状態を示す図である。図３に示すように、基板１０上に複数の半導体チップ２０が実装され、封止樹脂３０により樹脂封止される。封止樹脂３０としては、たとえばエポキシ樹脂が用いられる。各半導体チップ２０は、演算、制御、データの記憶などの機能を有する。基板１０上に実装された複数の半導体チップ２０は、基板１０上に設けられた複数の機能要素に相当する。
図４は、本実施の形態に係る電子部品の製造方法における研磨（研削）工程（Ｓ４０）を示す図である。図４に示すように、半導体チップ２０が実装された基板１０は、テーブル４０に吸着される（矢印ＤＲ４０）。なお、治具を用いて基板１０をテーブル４０に固定してもよい。基板１０の裏面には裏面電極としてのはんだボール１０Ａが形成されている。テーブル４０は、はんだボール１０Ａを収納可能な凹部４０Ａを有している。回転しながら一定の移動速度で矢印ＤＲ５０方向に移動するグラインダ５０により、封止樹脂３０および半導体チップ２０が研磨される。半導体チップ２０に加えて封止樹脂３０を研磨することにより、半導体チップ２０の裏面のみを研磨する場合と比較して、研磨すべき面積は増大するものの、半導体チップ２０を基板１０に実装する前に研磨する必要がないため、半導体チップ２０に割れや欠けが生じることを抑制して、歩留まりを向上させることができる。
図４は、研磨（研削）する工程（Ｓ４０）として、封止樹脂３０のすべての厚みと半導体チップ２０の一部分の厚みとを同時に研磨（研削）する工程を示す。この場合には、グラインダ５０の回転数（単位時間当りの回転数をいう。以下同じ。）が、硬脆性を有する半導体チップ２０によって制約を受ける。研磨（研削）する効率を高めることを目的として、封止樹脂３０のすべての厚みを大きい回転数によって研磨（研削）した後に、半導体チップ２０の一部分の厚みを小さい回転数によって研磨（研削）してもよい。封止樹脂３０のすべての厚みを大きい移動速度によって研磨（研削）した後に、半導体チップ２０の一部分の厚みを小さい移動速度によって研磨（研削）してもよい。移動速度は、テーブル４０とグラインダ５０との間の相対的な移動の速度であってもよい。
図５は、本実施の形態に係る電子部品の製造方法における切断工程（Ｓ５０）を示す図である。図５に示すように、回転するブレート６０によって基板１０および封止樹脂３０に切り込みを入れ、樹脂封止された電子部品を製品サイズに合わせて切断（個片化）する。
次に、図６、図７を用いて、本実施の形態に係る電子部品製造装置について説明する。
図６は、樹脂封止機構と研削機構とを１つの装置に組み込んだ例を示し、図７は、研削機構と切断機構とを１つの装置に組み込んだ例を示す。
図６の例では、電子部品製造装置は、第１ないし第４ユニットＡ１〜Ａ４を含む。「搬入ユニット」としての第１ユニットＡ１は、被加工物が搬入される搬入部１００と、被加工物の搬送機構１５０と、基板載置部２００とを含む。「樹脂封止ユニット」としての第２ユニットＡ２は、被加工物を回転させる回転機構３００と、半導体チップの樹脂封止を行なう樹脂封止機構４００とを含む。「研削ユニット」としての第３ユニットＡ３は、被加工物を回転させる回転機構３００と、被加工物に研磨（研削）を施す研削機構５００とを含む。「検査・搬出ユニット」としての第４ユニットＡ４は、検査用テーブル６００と、被加工物を搬出するための搬出部７００とを含む。
図６において、第１ユニットＡ１と第２ユニットＡ２とは互いに着脱可能である。第２ユニットＡ２と第３ユニットＡ３とは互いに着脱可能である。第３ユニットＡ３と第４ユニットＡ４とは互いに着脱可能である。加えて、同種のユニット、例えば、「樹脂封止ユニット」としての第２ユニットを、第２ユニットＡ２ａ、Ａ２ｂ、・・・にように２個以上設けてもよい。この場合には、第２ユニットＡ２ａ、Ａ２ｂ、・・・同士が互いに着脱可能である。同種のユニットとして、「研削ユニット」としての第３ユニットＡ３を２個以上設けてもよい。この場合には、第３ユニットＡ３ａ、Ａ３ｂ、・・・同士が互いに着脱可能である。
図７の例では、電子部品製造装置は、第１ないし第４ユニットＢ１〜Ｂ４を含む。「搬入ユニット」としての第１ユニットＢ１は、被加工物が搬入される搬入部１００と、被加工物の搬送機構１５０と、基板載置部２００とを含む。「研削ユニット」としての第２ユニットＢ２は、被加工物を回転させる回転機構３００と、被加工物に研磨（研削）を施す研削機構５００とを含む。「切断ユニット」としての第３ユニットＢ３は、被加工物を回転させる回転機構３００と、被加工物を切断する切断機構８００とを含む。「検査・搬出ユニット」としての第４ユニットＢ４は、検査用テーブル６００と、被加工物を搬出するための搬出部７００とを含む。
図７において、第１ユニットＢ１と第２ユニットＢ２とは互いに着脱可能である。第２ユニットＢ２と第３ユニットＢ３とは互いに着脱可能である。第３ユニットＢ３と第４ユニットＢ４とは互いに着脱可能である。同種のユニットを２個以上設けてもよいことは、図６の例の場合に同じである。図７の例では、同種のユニットは、「研削ユニット」としての第２ユニット、「切断ユニット」としての第３ユニットである。
図７の例において、「研削ユニット」としての第２ユニットＢ２の前に、樹脂封止ユニット（図６における第２ユニットＡ２参照）を設けてもよい。この場合には、「搬入ユニット」としての第１ユニットＢ１と樹脂封止ユニットとが互いに着脱可能であり、樹脂封止ユニットと研削ユニットとが互いに着脱可能である。
図６および図７の例においては、「研削ユニット」としての第３ユニットＡ３（図６参照）または第２ユニットＢ２（図７参照）の後に、少なくとも樹脂封止に用いた封止樹脂の上面にマークを付けるマーキングユニットを設けてもよい。この場合には、研削ユニットとマーキングユニットとが互いに着脱可能である。
本実施の形態によれば、半導体チップを封止する樹脂の上面を研削する研削ユニットが、樹脂封止ユニット、個片化ユニットやマーキングユニットを含む共通の装置に事後的に組み込まれ、共通の装置から事後的に取り外される。したがって、必要に応じて、研削ユニットが事後的に組み込まれ、研削ユニットが事後的に取り外される、電子部品製造装置を提供することができる。加えて、必要に応じて、樹脂封止ユニットが事後的に増設され、樹脂封止ユニットが事後的に減設される、電子部品製造装置を提供することができる。したがって、これらの電子部品製造装置によれば、電子部品に関する需要の増減および電子部品の薄肉化の要請に事後的に対応することができる。
なお、上記の変形例として、たとえば、樹脂封止機構と研削機構と切断機構とを１つの装置に組み込んでもよい。
図８は、上述の電子部品製造装置により加工される被加工物としての電子部品の断面図である。図８（ａ）に示すように、基板１０上に半導体チップ２０がワイヤボンディングされた電子部品であってもよいし、図８（ｂ）に示すように、基板１０上に半導体チップ２０がフリップチップ実装された電子部品であってもよい。
図８（ａ）の構造の場合、研削範囲はワイヤ２０Ａよりも上方とする必要があるため、たとえば図中「Ａ」線よりも上方となる。この場合、半導体チップ２０は露出しないが、半導体チップ２０上に搭載した冷却板などが露出する場合がある。研削後においては、封止樹脂３０の上面において連続した研磨痕が形成される。
図８（ｂ）の構造の場合、半導体チップ２０の下方にはアンダーフィル２０Ｂが設けられる。この構造の場合、研削範囲を図中「Ｂ」よりも上方として、封止樹脂３０とともに半導体チップ２０の裏面を研削することも可能である。これにより、封止樹脂３０から半導体チップ２０の裏面が露出する。また、研削後においては、封止樹脂３０の上面と半導体チップ２０の上面とにわたって連続した研磨痕が形成される。図８（ｂ）の構造を適用した電子部品として、半導体素子を含む電子部品の他に、たとえばＭＥＭＳなどが挙げられる。
図８（ｂ）において、アンダーフィル２０Ｂのみを封止樹脂として設けてもよい。この場合には、半導体チップの上面において連続した研磨痕が形成される。
１個の電子部品に複数の半導体チップ２０が含まれていてもよい。たとえば、１個の電子部品に含まれる複数の半導体チップ２０が積層されていてもよい。この場合には、最上段の半導体チップ２０上の封止樹脂３０が研磨される。得られた電子部品は、スタック型の電子部品になる。
ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）型の電子部品においては、最上段の半導体チップ２０上の封止樹脂３０が研磨される。最上段の半導体チップ２０がフリップチップである場合には、最上段の半導体チップ２０上の封止樹脂３０と最上段の半導体チップ２０とが研磨される。
１個の電子部品に含まれる複数のチップに半導体チップ以外のチップが含まれていてもよい。たとえば、図４に示された複数のチップが、制御用ＩＣ、パワー系デバイス、受動素子などであってもよい。この場合には、複数のチップにおける厚さなどの寸法、端子数などが異なる。図４に示された研削工程が完了した後の部品が１個の電子部品（例：パワー制御用の電子モジュール）に相当する場合がある。
図８（ａ）の構造および図８（ｂ）の構造の場合のいずれの場合においても、連続した研磨痕は、平行に複数本並んだ連続する微細溝によって構成される。言い換えれば、電子部品の上面にいずれも微細な尾根部と谷部とが平行に複数本並んで形成される。研磨の方法によっては、いずれも微細な凹部と凸部とが複数個並んで形成される。本出願書類においては、「溝」という文言は「凹部」を含むものとする。
複数本並んで形成された微細溝または複数個並んで形成された凹部と凸部とによって、封止樹脂の上面における表面積、半導体チップの上面における表面積、または、封止樹脂の上面と半導体チップの上面とにおける表面積が増加する。したがって、第１に、封止樹脂の上面からの放熱性と半導体チップの上面からの放熱性とが向上する。第２に、少なくとも半導体チップの上面に放熱板を取り付ける場合において、半導体チップの上面と放熱板の下面との間の密着性および放熱性が向上する。第３に、捺印によって電子部品にマーキングする場合において、インクと封止樹脂または半導体チップとの間の密着性が向上する。第４に、プリント基板などに電子部品をマウントする工程において、電子部品を位置決めするための画像認識が反射光によって妨げられることが抑制される。
図９は、本実施の形態に係る電子部品の製造方法の変形例の一工程を示す断面図である。図９の変形例では、研削工程前に封止樹脂３０に溝３０Ａ（３０Ａ１，３０Ａ２）を形成している。樹脂封止した後の成形済基板は、樹脂と基板との熱膨張係数の違いから反りを生ずる場合があるが、溝３０Ａを形成することにより、上記の反りを低減させることができる。ただし、溝３０Ａは研削ライン（Ｃ）よりも浅く形成する。
なお、溝３０Ａの形成工程は、たとえば樹脂封止後に溝３０Ａを切断機構において形成し、研削機構で樹脂面を研削し、再び切断機構において完全に切断するなど、複数の工程の間に組み込むことができる。これにより、被加工物の搬送時間を低減することができる。
溝３０Ａの配置は、図１０に示すようなものであってもよいし、図１１に示すようなものであってもよい。図１０，図１１に示す溝形状は例示であって任意に変更可能である。
ところで、図８においては、複数の半導体チップ２０がそれぞれ有する端子と基板１０が有する端子とを電気的に接続する工程として、ワイヤボンディングおよびフリップチップ実装の例を示した。基板１０の上面に半導体チップ２０を実装する方法は任意であり、電子部品の品種は図８の例に限定されない。
また、図３〜図５に示す製造工程は、発明を概略的に説明するための一例にすぎない。たとえば、上述した工程の他に、樹脂封止後のアフターキュア工程やマーキング工程等が存在する。本発明は、電子部品の品種に相応する製造工程を適宜採用するものであり、上述した製造工程に係るものに限定されない。
また、半導体チップ２０と封止樹脂３０とは必ずしも一括して研削されない。製造品種によっては、半導体チップ２０のみまたは封止樹脂３０のみが研削されることもある。半導体チップ２０のみを研削する場合は、たとえば、フリップチップ実装された半導体チップ２０を対象にアンダーフィル（半導体チップ２０と基板１０との間に樹脂を充填させること）を施した後、半導体チップ２０を研削可能である。
本発明に係る電子部品の製造工程の順序は、製造品種によって適宜変更される。本実施の形態では、樹脂封止機構または切断機構と研削機構とを１つの装置に組み込んだ（ビルドインした）例を示したが、研削機構と組み合わせる工程は製造品種に応じて適宜変更可能である。
本実施の形態に係る電子部品の製造方法によれば、半導体チップ２０を基板１０に実装した後に、封止樹脂３０の厚みまたは半導体チップ２０の厚みのうち少なくとも一方を減じる研削工程を行なう。このことにより、半導体チップ２０を基板１０に実装する前に半導体ウエハを研削する工程を省略することが可能となる。この結果、半導体チップ２０に割れや欠けが生じることを抑制して、歩留まりを向上させることができる。半導体ウエハを個片化する前に半導体ウエハを研削する工程を残す場合においても、半導体ウエハを研削する量（厚み）を低減できる。したがって、第１に、半導体ウエハの厚みを搬送時などにおいて取り扱いやすい厚みにすることによって、歩留まりを向上させることができる。第２に、半導体ウエハを研削する工数を低減することができる。
また、半導体チップ２０を封止する封止樹脂３０の上面を研削する研削機構５００を前後の工程を実施する機構に組み込むことにより、電子部品の製造工場において占有面積が低減され、工場床面積に余裕が生じる。
本発明に係る電子部品は、半導体チップを含む電子部品に限定されない。電子部品の第１の例として、表面弾性波フィルタが挙げられる。圧電機能を有する（圧電効果を奏する）基板の一面を複数の領域に区分し、相対向する櫛歯状の金属電極を各領域に形成する。基板の一面を樹脂封止し、封止樹脂の上面を研磨し、基板を各領域に個片化する。複数の領域にそれぞれ相当する複数の表面弾性波フィルタを製造することができる。この場合には、各領域における櫛歯状の金属電極が、表面弾性波フィルタとして機能する機能要素に相当する。
電子部品の第１の例として、マイクロミラーアレイが挙げられる。シリコン、ガラス、セラミックス等からなる基板の一面を複数の領域に区分する。基板の一面に、蒸着、スパッタリングなどによって金属薄膜を形成する。その金属薄膜上に、フォトリソグラフィー、電鋳などの工程を組み合わせることによって、微小な複数の柱状金属を形成する。基板の一面を樹脂封止した後に、封止樹脂の上面を研磨して複数の柱状金属の断面を鏡面状に露出させる。その後に基板を各領域に個片化する。柱状金属の露出面によってレーザ光などの光を反射する。複数の領域にそれぞれ相当する複数のマイクロミラーアレイを製造することができる。この場合には、各領域における複数の柱状金属が、マイクロミラーアレイとして機能する機能要素に相当する。複数の柱状金属同士の間における基板を、エッチングなどによって適当な厚みだけ除去してもよい。
以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 基板、１０Ａ はんだボール、２０ 半導体チップ、２０Ａ ワイヤ、２０Ｂ アンダーフィル、３０ 封止樹脂、３０Ａ，３０Ａ１，３０Ａ２ 溝部、４０ テーブル、４０Ａ 凹部、５０ グラインダ、６０ ブレード、１００ 搬入部、１５０ 搬送機構、２００ 基板載置部、３００ 回転機構、４００ 樹脂封止機構、５００ 研削機構、６００ 検査用テーブル、７００ 搬出部、８００ 切断機構。

Claims (14)

  1. 複数の機能要素を基板に設ける工程と、
    前記基板に形成された前記複数の機能要素を樹脂封止する工程と、
    前記樹脂封止に用いた樹脂の上面を研削して前記樹脂の厚みを減じる工程とを備えた、電子部品の製造方法。
  2. 複数の半導体チップを基板に実装する工程と、
    前記基板に実装された前記複数の半導体チップを樹脂封止する工程と、
    前記樹脂封止に用いた樹脂の上面を研削して前記樹脂の厚みを減じる工程とを備えた、電子部品の製造方法。
  3. 前記半導体チップはフリップチップボンディングにより前記基板に実装され、
    前記半導体チップが露出するように前記樹脂の上面が研削される、請求項２に記載の電子部品の製造方法。
  4. 前記樹脂の上面と前記半導体チップの上面とを研削することによって前記樹脂の厚みと前記半導体チップの厚みとを減じる工程を備えた、請求項３に記載の電子部品の製造方法。
  5. 複数の半導体チップを基板に実装する工程と、
    前記半導体チップの上面を研削して前記半導体チップの厚みを減じる工程とを備えた、電子部品の製造方法。
  6. 第１の機能を有する第１の特定機構と、
    基板上に設けられた複数の機能要素を封止する樹脂の上面を研削する研削機構とを備え、
    前記第１の機能は、前記基板上に設けられた前記複数の機能要素を樹脂封止する機能である、電子部品製造装置。
  7. 基板上に設けられた複数の機能要素を封止する樹脂の上面を研削する研削機構と、
    第２の機能を有する第２の特定機構とを備え、
    前記第２の機能は、前記基板および前記樹脂を切断して個片化された電子部品を作製する機能である、電子部品製造装置。
  8. 第１の機能を有する第１の特定機構と、
    基板上に設けられた複数の機能要素を封止する樹脂の上面を研削する研削機構と、
    第２の機能を有する第２の特定機構とを備え、
    前記第１の機能は、前記基板上に設けられた前記複数の機能要素を樹脂封止する機能であり、
    前記第２の機能は、前記基板および前記樹脂を切断して個片化された電子部品を作製する機能である、電子部品製造装置。
  9. 基板上に設けられた複数の機能要素を封止する樹脂の上面を研削する研削機構と、
    第３の機能を有する第３の特定機構とを備え、
    前記第３の機能は、少なくとも前記樹脂の上面にマークを付ける機能である、電子部品製造装置。
  10. 前記第１ないし第３の特定機構と前記研削機構とは互いに着脱可能である、請求項６〜９のいずれか１項に記載の電子部品製造装置。
  11. 基板と、
    前記基板上に設けられた複数の機能要素と、
    前記複数の機能要素を封止する封止樹脂と、
    前記封止樹脂の上面において連続する溝とを備えた、電子部品。
  12. 基板と、
    前記基板上に設けられた複数の機能要素と、
    前記複数の機能要素の上面を露出させながら前記複数の機能要素を封止する封止樹脂と、
    前記封止樹脂の上面と前記複数の機能要素の上面とにわたって連続する溝とを備えた、電子部品。
  13. 基板と、
    前記基板上に実装された半導体チップと、
    前記半導体チップを封止する封止樹脂と、
    前記封止樹脂の上面において連続する溝とを備えた、電子部品。
  14. 基板と、
    前記基板上に実装された半導体チップと、
    前記半導体チップの上面を露出させながら前記半導体チップを封止する封止樹脂と、
    前記封止樹脂の上面と前記半導体チップの上面とにわたって連続する溝とを備えた、電子部品。
JP2015247561A 2015-12-18 2015-12-18 電子部品の製造方法ならびに電子部品製造装置 Active JP6482454B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015247561A JP6482454B2 (ja) 2015-12-18 2015-12-18 電子部品の製造方法ならびに電子部品製造装置
CN201680072617.1A CN108431933B (zh) 2015-12-18 2016-08-09 电子零件及其制造方法和电子零件制造装置
KR1020187017784A KR102261309B1 (ko) 2015-12-18 2016-08-09 전자 부품 및 그 제조 방법 및 전자 부품 제조 장치
PCT/JP2016/073389 WO2017104169A1 (ja) 2015-12-18 2016-08-09 電子部品およびその製造方法ならびに電子部品製造装置
TW105126044A TW201724391A (zh) 2015-12-18 2016-08-16 電子元件以及其製造方法與電子元件製造裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015247561A JP6482454B2 (ja) 2015-12-18 2015-12-18 電子部品の製造方法ならびに電子部品製造装置

Publications (2)

Publication Number Publication Date
JP2017112317A true JP2017112317A (ja) 2017-06-22
JP6482454B2 JP6482454B2 (ja) 2019-03-13

Family

ID=59055971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015247561A Active JP6482454B2 (ja) 2015-12-18 2015-12-18 電子部品の製造方法ならびに電子部品製造装置

Country Status (5)

Country Link
JP (1) JP6482454B2 (ja)
KR (1) KR102261309B1 (ja)
CN (1) CN108431933B (ja)
TW (1) TW201724391A (ja)
WO (1) WO2017104169A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019012714A (ja) * 2017-06-29 2019-01-24 株式会社ディスコ 半導体パッケージの製造方法
JP6994279B1 (ja) * 2021-05-12 2022-01-14 ハイソル株式会社 研磨方法、及び研磨用半導体チップ保持構造

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6609674B1 (ja) * 2018-07-11 2019-11-20 浜松ホトニクス株式会社 光検出装置及び光検出装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001057404A (ja) * 1999-06-07 2001-02-27 Rohm Co Ltd 半導体装置およびその製造方法
JP2002305266A (ja) * 2001-04-06 2002-10-18 Hitachi Ltd 半導体装置の製造方法
JP2003152005A (ja) * 2001-11-19 2003-05-23 Towa Corp 半導体素子の樹脂封止成形装置
JP2009117584A (ja) * 2007-11-06 2009-05-28 Tokyo Seimitsu Co Ltd ウェーハ処理装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS552112U (ja) * 1978-06-21 1980-01-09
JPH04297056A (ja) 1991-03-08 1992-10-21 Sony Corp 半導体装置の製造方法
JPH06120295A (ja) * 1992-10-02 1994-04-28 Mitsubishi Electric Corp 半導体装置
JP4803855B2 (ja) * 1999-02-09 2011-10-26 三洋電機株式会社 半導体装置の製造方法
DE10106346B4 (de) * 2001-02-09 2007-03-01 Infineon Technologies Ag Elektronisches Bauteil
JP5192790B2 (ja) * 2007-11-28 2013-05-08 Ｔｏｗａ株式会社 基板の切断方法及び装置
JP3142888U (ja) * 2008-03-28 2008-07-03 幸三 松井 パタークラブ
JP2010073803A (ja) * 2008-09-17 2010-04-02 Nec Electronics Corp 半導体装置の製造方法
TW201032300A (en) * 2009-02-27 2010-09-01 Advanced Semiconductor Eng Chip scale package and method of fabricating the same
JP2011222706A (ja) * 2010-04-08 2011-11-04 Canon Inc 半導体パッケージ
US9318404B2 (en) * 2013-02-05 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming stress relieving vias for improved fan-out WLCSP package
JP2014165324A (ja) * 2013-02-25 2014-09-08 Disco Abrasive Syst Ltd パッケージ基板の加工方法
US9252092B2 (en) * 2013-07-24 2016-02-02 Stats Chippac, Ltd. Semiconductor device and method of forming through mold hole with alignment and dimension control
JP6235391B2 (ja) * 2014-03-27 2017-11-22 Ｔｏｗａ株式会社 検査用治具、切断装置及び切断方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001057404A (ja) * 1999-06-07 2001-02-27 Rohm Co Ltd 半導体装置およびその製造方法
JP2002305266A (ja) * 2001-04-06 2002-10-18 Hitachi Ltd 半導体装置の製造方法
JP2003152005A (ja) * 2001-11-19 2003-05-23 Towa Corp 半導体素子の樹脂封止成形装置
JP2009117584A (ja) * 2007-11-06 2009-05-28 Tokyo Seimitsu Co Ltd ウェーハ処理装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019012714A (ja) * 2017-06-29 2019-01-24 株式会社ディスコ 半導体パッケージの製造方法
JP6994279B1 (ja) * 2021-05-12 2022-01-14 ハイソル株式会社 研磨方法、及び研磨用半導体チップ保持構造

Also Published As

Publication number Publication date
WO2017104169A1 (ja) 2017-06-22
KR20180095829A (ko) 2018-08-28
JP6482454B2 (ja) 2019-03-13
KR102261309B1 (ko) 2021-06-07
TW201724391A (zh) 2017-07-01
CN108431933A (zh) 2018-08-21
CN108431933B (zh) 2021-07-13

Similar Documents

Publication Publication Date Title
JP4856328B2 (ja) 半導体装置の製造方法
US10515904B2 (en) Method for forming chip package structure
US7833881B2 (en) Methods for fabricating semiconductor components and packaged semiconductor components
TWI556349B (zh) 半導體裝置的結構及其製造方法
JP5908030B2 (ja) 貫通電極を有する半導体パッケージ及びその製造方法
KR100517075B1 (ko) 반도체 소자 제조 방법
JP5465042B2 (ja) パッケージ基板の加工方法
TWI733049B (zh) 半導體封裝及其製造方法
TW201332083A (zh) 封裝結構與其製法
US9972580B2 (en) Semiconductor package and method for fabricating the same
US20150262878A1 (en) Semiconductor device manufacturing method and semiconductor device
JP2005005380A (ja) 半導体装置の製造方法
US10490531B2 (en) Manufacturing method of semiconductor device and semiconductor device
JP6482454B2 (ja) 電子部品の製造方法ならびに電子部品製造装置
JP2008211125A (ja) 半導体装置およびその製造方法
US8652939B2 (en) Method and apparatus for die assembly
JP2007116141A (ja) Ｗｌｐのパッケージ分離方法
JP2012114214A (ja) 半導体装置及びその製造方法
US9842776B2 (en) Integrated circuits and molding approaches therefor
US10304716B1 (en) Package structure and manufacturing method thereof
US7479455B2 (en) Method for manufacturing semiconductor wafer
US20050126686A1 (en) Combination back grind tape and underfill for flip chips
JP2018182060A (ja) 半導体装置、半導体ウェハ、および半導体装置の製造方法
JP2010073803A (ja) 半導体装置の製造方法
JP2016119331A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190212

R150 Certificate of patent or registration of utility model

Ref document number: 6482454

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250