JP2008305833A - ウェーハの加工方法 - Google Patents

ウェーハの加工方法 Download PDF

Info

Publication number
JP2008305833A
JP2008305833A JP2007149082A JP2007149082A JP2008305833A JP 2008305833 A JP2008305833 A JP 2008305833A JP 2007149082 A JP2007149082 A JP 2007149082A JP 2007149082 A JP2007149082 A JP 2007149082A JP 2008305833 A JP2008305833 A JP 2008305833A
Authority
JP
Japan
Prior art keywords
grinding
wiring board
wafer
insulating film
devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007149082A
Other languages
English (en)
Inventor
Kazuma Sekiya
一馬 関家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Abrasive Systems Ltd filed Critical Disco Abrasive Systems Ltd
Priority to JP2007149082A priority Critical patent/JP2008305833A/ja
Priority to US12/126,261 priority patent/US7608483B2/en
Publication of JP2008305833A publication Critical patent/JP2008305833A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Abstract

【課題】低誘電率絶縁膜を有するデバイスの裏面を研削する場合において、低誘電率絶縁膜を破損させないようにする。
【解決手段】低誘電率絶縁膜が表面側に積層されたデバイスを有するウェーハを個々のデバイスに分割し、分割後のデバイスを配線基板に実装した後に、実装されたデバイスの側面側から研削砥石を接触させてデバイスの裏面を所望量研削する。低誘電率絶縁膜には垂直荷重がかからないため、低誘電率絶縁膜の破損を防止することができ、デバイスの品質が低下しない。
【選択図】図9

Description

本発明は、低誘電率絶縁膜を有するデバイスが形成されたウェーハを加工する方法に関するものである。
IC、LSI等のデバイスが表面側に形成されたウェーハは、裏面の研削により所望の厚さに形成された後にダイシングされて個々のデバイスに分割される。ウェーハの裏面の研削は、回転する研削砥石をウェーハの裏面に接触させて厚さ方向に押圧することによって行われている(特許文献1参照)。
特開2006−303051号公報
しかし、個々のデバイスには、配線遅延防止による高速化等のために多層配線における層間絶縁膜として低誘電率絶縁膜(Low−k膜)が採用されているタイプのものもあり、低誘電率絶縁膜を採用しているデバイスについて、ウェーハの段階でその裏面から研削砥石を押圧して研削すると、研削時の厚さ方向の圧力によって低誘電率絶縁膜が破損し、デバイスの品質低下を招くという問題がある。
そこで、本発明が解決しようとする課題は、低誘電率絶縁膜を有するデバイスの裏面を研削する場合において、低誘電率絶縁膜を破損させないようにすることにある。
本発明は、低誘電率絶縁膜が表面側に積層された複数のデバイスが分割予定ラインによって区画されて形成されたウェーハを個々のデバイスに分割すると共に所望の厚さに形成するウェーハの加工方法に関するもので、ウェーハを個々のデバイスに分割する分割工程と、分割されたデバイスの電極を配線基板の電極にボンディングすると共に、配線基板とボンディングされたデバイスとの隙間に樹脂を充填して封止するボンディング工程と、研削装置のチャックテーブルにおいてデバイスがボンディングされた配線基板を保持し、配線基板を水平方向に移動させてデバイスの側面側から所定の高さに固定した研削砥石を接触させてデバイスの裏面を研削してデバイスを所望の厚さに形成するデバイス研削工程とから構成される。研削砥石は、粗加工用研削砥石と仕上げ加工用研削砥石とから構成されることがある。
本発明では、ウェーハの裏面を研削する前にウェーハを個々のデバイスに分割し、配線基板の電極にデバイスの電極をボンディングして配線基板とデバイスとの間に樹脂を樹脂を充填して封止することにより低誘電率絶縁膜を保護し、その状態でデバイスを側面側から研削していく。したがって、低誘電率絶縁膜には垂直荷重がかからないため、低誘電率絶縁膜の破損を防止することができ、デバイスの品質が低下しない。
図1に示すウェーハWは、低誘電率絶縁膜(Low−k膜)が表面側に積層されて形成されたデバイスDが分割予定ラインSによって区画されて形成されたウェーハであり、その表面には電極であるバンプBが形成されている。個々のデバイスDは、配線基板に直接実装されるフリップチップであり、デバイスへの分割に先立ち、ウェーハWはテープTに貼着され、テープTを介してテープTの外周部分に貼着されたフレームと一体となって支持される。
テープTを介してフレームFに支持されたウェーハWは、図2に示すように、切削装置の保持テーブル10に保持される。そして、保持テーブル10が紙面に垂直な方向に移動すると共に、スピンドル11に装着され高速回転する切削ブレード12が各分割予定ラインSに切り込むことにより、図3に示すように、すべての分割予定ラインSが縦横に切削され、個々のデバイスDに分割される(分割工程)。
図4及び図5に示すように、デバイスDに形成されたバンプBは、配線基板2の電極にボンディングされる。そして、図6に示すように、ボンディングされたデバイスDと配線基板1との間の隙間に樹脂3を充填して封止し、デバイスDの表面側のLow−k膜を保護する(ボンディング工程)。図7に示すように、ボンディングされ樹脂封止された複数のデバイスDは、大きさや形状が不揃いであってもよい。
次に、デバイスDの裏面(露出面)を研削してデバイスDを所望の厚さに形成する。この研削には、例えば図8に示す研削装置4を用いる。
図8に示す研削装置4には、研削前のデバイスDが実装された配線基板2を収容する第一のカセット40a及びデバイス研削後の配線基板2を収容する第二のカセット40bを備えている。第一のカセット40a及び第二のカセット40bの近傍には、第一のカセット40aからデバイス研削前の配線基板2を搬出すると共に、デバイス研削後の配線基板2を第二のカセット40bに搬入する機能を有する搬出入手段41が配設されている。搬出入手段41は、屈曲自在なアーム部410の先端にウェーハを保持する保持部411が設けられた構成となっており、保持部411の可動域には、加工前のウェーハの位置合わせをする位置合わせ手段42及び加工済みのウェーハを洗浄する洗浄手段43が配設されている。
位置合わせ手段42の近傍には第一の搬送手段44aが配設され、洗浄手段43の近傍には第二の搬送手段44bが配設されている。第一の搬送手段44aは、位置合わせ手段42に載置された配線基板2をいずれかのチャックテーブル45a、45b、45c、45dに搬送する機能を有し、第二の搬送手段44bは、いずれかのチャックテーブル45a、45b、45c、45dに保持された加工済みのウェーハを洗浄手段43に搬送する機能を有する。
配線基板2を保持するチャックテーブル45a、45b、45c、45dは、配線基板2の形状に対応した形状に形成されており、ターンテーブル46によって公転可能に支持されている。また、チャックテーブル45a、45b、45c、45dの移動経路の上方には第一の研削手段47及び第二の研削手段48が配設されている。
第一の研削手段47は、垂直方向の軸心を有するスピンドル470と、スピンドル470を回転可能に支持するスピンドルハウジング471と、スピンドル470の一端に連結されたモータ472と、スピンドル470の他端に設けられたホイールマウント473と、ホイールマウント473に装着された研削ホイール474とから構成され、モータ472の駆動によりスピンドル470が回転し、それに伴い研削ホイール474も回転する構成となっている。研削ホイール474の下面には第一の砥石475が固着されている。第一の砥石475としては、例えば粗加工用の研削砥石が用いられる。
第一の研削手段47は、第一の高さ制御手段49によって駆動されて垂直方向に移動可能となっている。第一の高さ制御手段49は、垂直方向に配設されたガイドレール490と、ガイドレール490に摺接し第一の研削手段47が固定された昇降板491と、昇降板491を昇降させるパルスモータ492とから構成され、パルスモータ492による駆動により昇降板491がガイドレール490にガイドされて昇降するのに伴い第一の研削手段47も昇降する構成となっている。パルスモータ492は、図示しない制御部から送出されるパルスによって制御される。また、第一の研削手段47を構成する第一の砥石475の垂直方向の位置はパルスモータ492によって制御される。
第二の研削手段48は、垂直方向の軸心を有するスピンドル480と、スピンドル480を回転可能に支持するスピンドルハウジング481と、スピンドル480の一端に連結されたモータ482と、スピンドル480の他端に設けられたホイールマウント483と、ホイールマウント483に装着された研削ホイール484とから構成され、モータ482の駆動によりスピンドル480が回転し、それに伴い研削ホイール484も回転する構成となっている。研削ホイール484の下面には第二の砥石485が固着されている。第二の砥石485としては、例えば仕上げ加工用の研削砥石が用いられる。
第二の研削手段48は、第二の高さ制御手段50によって駆動されて垂直方向に移動可能となっている。第二の高さ制御手段50は、垂直方向に配設されたガイドレール500と、ガイドレール500に摺接する昇降板501と、昇降板501を昇降させるパルスモータ502とから構成され、パルスモータ502による駆動により昇降板501がガイドレール500にガイドされて昇降するのに伴い第二の研削手段48も昇降する構成となっている。パルスモータ502は、図示しない制御部から送出されるパルスによって制御される。また、第二の研削手段48を構成する第二の砥石485の垂直方向の位置はパルスモータ502によって制御される。
第一のカセット40aに収容された配線基板2は、搬出入手段41によって位置合わせ手段42に搬送され、一定の位置に位置合わせされた後に、第一の搬送手段44aによってチャックテーブル45aに搬送される。チャックテーブル45aにおいては、配線基板2の裏面側(デバイスDが実装されていない側)が保持され、デバイスDの裏面が露出した状態となる。
図8に示した第一の高さ制御手段49は、第一の砥石475の下面の高さが所定の位置に固定されるように制御する。この所定の位置は、研削後のデバイスDの所望の厚さによって異なる。例えば、図9に示すように、チャックテーブル45aの保持面450aを高さ制御の原点とした場合において、その原点からH1(例えば1150μm)だけ上の高さまでデバイスDを研削する場合は、第一の砥石475の下面が原点からH1だけ上の高さの位置で固定されるように第一の研削手段47を制御する。H1の値は、例えば、保持面450aからデバイスDの裏面までの高さを触針式の厚さ計測計を用いて計測し、その計測値から第一の研削手段47による所望の研削量を引くことによって求めることができる。なお、第一の砥石475は、図9の例では外周が下方に向けて拡径することにより尖鋭部475aが形成された形状となっているが、拡径しない形状であってもよい。
また、第二の高さ制御手段50も、第二の砥石485の下面の高さが所定の位置に位置するように制御する。例えば図10に示すように、チャックテーブル45aの保持面450aを原点とした場合において、その原点からH2(例えば1100μm)だけ上の高さまでデバイスDを研削する場合は、第二の砥石485の下面が原点から1100μm上の位置で固定されるように第二の研削手段48を制御する。H2の値は、H1と同様の方法によって求めることができる。なお、第二の砥石485は、図10の例では外周が下方に向けて拡径することにより尖鋭部485aが形成された形状となっているが、拡径しない形状であってもよい。
このように、砥石475、485がそれぞれ所定の位置に固定された状態でスピンドル471、481を回転させて研削ホイール474、484を回転させると共に、ターンテーブル46の反時計回りの回転によりチャックテーブル45aに保持された配線基板2を公転させる。そうすると、図9に示すように、まず、砥石475の尖鋭部475aがデバイスDの側面に接触し、更にターンテーブル46が回転することにより、デバイスDの側面から水平方向に徐々に研削されていき、チャックテーブル45aの保持面450aからH1(1150μm)上の位置まで研削される。側面から研削することにより、デバイスDのLow−k膜に対して厚さ方向の垂直荷重がかからないため、Low−k膜を損傷させることがない。また、尖鋭部475aが形成されていることにより、研削を円滑に開始することができる。なお、このとき、次に研削するデバイスがマウントされた配線基板が搬出入手段41によってカセット40aから取り出され、位置合わせ手段42を経由して第一の搬送手段44aによりチャックテーブル45bに載置され保持される。
更に、ターンテーブル46が同方向への回転を続けると、第二の研削手段48を構成する第二の砥石485の尖鋭部485aがデバイスDの側面に接触し、更にターンテーブル46が回転することにより、デバイスDが側面から水平方向に徐々に研削されていき、チャックテーブル45aの保持面450aからH2(1100μm)上の位置まで研削され、所望の厚さに形成される(研削工程)。側面から研削することにより、デバイスDのLow−k膜に対して厚さ方向の垂直荷重がかからないため、Low−k膜を損傷させることがない。また、尖鋭部485aが形成されていることにより、研削を円滑に開始することができる。なおこのとき、次に研削するデバイスがマウントされた配線基板が搬出入手段41によってカセット40aから取り出され、位置合わせ手段42を経由して第一の搬送手段44aによりチャックテーブル45cに載置され保持される。そして、チャックテーブル45bに保持された配線基板2に実装されたデバイスDの裏面の研削が開始される。
そして更にターンテーブル46が同方向に回転すると、研削されたデバイスDが実装されチャックテーブル45aに保持された配線基板2が第二の搬送手段44bの近傍に移動する。そうすると、第二の搬送手段44bが配線基板2を吸着して洗浄手段43に搬送する。洗浄手段43では、スピンナーテーブル430において配線基板2を保持し、スピンナーテーブル430を回転させると共に高圧の洗浄水を配線基板2及びデバイスDに対して噴出し、研削屑を除去する。
洗浄後は、搬出入手段41が配線基板2を保持して第二のカセット40bに収容する。このようにして、チャックテーブル45a、45b、45c、45dに保持された配線基板2にマウントされたデバイスが次々と研削されて所望の厚さに形成され、第二のカセット40bに収容されていく。
なお、上記の例では研削手段が2つあり、2段階の研削を行う場合について説明したが、1つの研削手段を用いて1回の研削を行うこともできる。
バンプが形成されたウェーハがフレームに支持された状態を示す平面図である。 ウェーハを切削する状態を略示的に示す断面図である。 切削されたウェーハを示す平面図である。 デバイスを配線基板に実装する状態を示す正面図である。 デバイスの電極が配線基板の電極にボンディングされた状態を示す正面図である。 デバイスと配線基板との間に樹脂を充填して封止した状態を示す正面図である。 デバイスと配線基板との間に樹脂を充填して封止した状態を示す斜視図である。 研削装置の一例を示す斜視図である。 第一の研削手段によってデバイスを研削する状態を示す説明図である。 第二の研削手段によってデバイスを研削する状態を示す説明図である。
符号の説明
W:ウェーハ
S:分割予定ライン D:デバイス B:バンプ
T:テープ F:フレーム
10:保持テーブル 11:スピンドル 12:切削ブレード
2:配線基板 3:樹脂
4:研削装置
40a:第一のカセット 40b:第二のカセット
41:搬出入手段 410:アーム部 411:保持部
42:位置合わせ手段
43:洗浄手段 430:スピンナーテーブル
44a:第一の搬送手段 44b:第二の搬送手段
45a、45b、45c、45d:チャックテーブル 46:ターンテーブル
47:第一の研削手段
470:スピンドル 471:スピンドルハウジング 472:モータ
473:ホイールマウント 474:研削ホイール
475:第一の砥石 475a:尖鋭部
48:第二の搬送手段
480:スピンドル 481:スピンドルハウジング 482:モータ
483:ホイールマウント 484:研削ホイール
485:第二の砥石 485a:尖鋭部
49:第一の高さ制御手段
490:ガイドレール 491:昇降板 492:パルスモータ
50:第二の高さ制御手段
500:ガイドレール 501:昇降板 502:パルスモータ

Claims (2)

  1. 低誘電率絶縁膜が表面側に積層された複数のデバイスが分割予定ラインによって区画されて形成されたウェーハを個々のデバイスに分割すると共に所望の厚さに形成するウェーハの加工方法であって、
    ウェーハを個々のデバイスに分割する分割工程と、
    分割されたデバイスの電極を配線基板の電極にボンディングすると共に、該配線基板とボンディングされたデバイスとの隙間に樹脂を充填して封止するボンディング工程と、
    研削装置のチャックテーブルにおいてデバイスがボンディングされた配線基板を保持し、該配線基板を水平方向に移動させて該デバイスの側面側から所定の高さに固定された研削砥石を接触させて該デバイスの裏面を研削して該デバイスを所望量研削するデバイス研削工程と
    から構成されるウェーハの加工方法。
  2. 前記研削砥石は、少なくとも粗加工用研削砥石と仕上げ加工用研削砥石とから構成される請求項1に記載のウェーハの加工方法。
JP2007149082A 2007-06-05 2007-06-05 ウェーハの加工方法 Pending JP2008305833A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007149082A JP2008305833A (ja) 2007-06-05 2007-06-05 ウェーハの加工方法
US12/126,261 US7608483B2 (en) 2007-06-05 2008-05-23 Method of machining wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007149082A JP2008305833A (ja) 2007-06-05 2007-06-05 ウェーハの加工方法

Publications (1)

Publication Number Publication Date
JP2008305833A true JP2008305833A (ja) 2008-12-18

Family

ID=40096245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007149082A Pending JP2008305833A (ja) 2007-06-05 2007-06-05 ウェーハの加工方法

Country Status (2)

Country Link
US (1) US7608483B2 (ja)
JP (1) JP2008305833A (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62251054A (ja) * 1986-04-23 1987-10-31 Hitachi Micro Comput Eng Ltd 研削方法および研削装置
JPH06270041A (ja) * 1993-03-24 1994-09-27 Disco Abrasive Syst Ltd 半導体ウェーハの研削方法及び研削装置
JP2001057404A (ja) * 1999-06-07 2001-02-27 Rohm Co Ltd 半導体装置およびその製造方法
JP2003017513A (ja) * 2001-07-04 2003-01-17 Toshiba Corp 半導体装置の製造方法
JP2004063515A (ja) * 2002-07-25 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2004047167A1 (ja) * 2002-11-21 2004-06-03 Nec Corporation 半導体装置、配線基板および配線基板製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134650A (ja) * 2000-10-23 2002-05-10 Rohm Co Ltd 半導体装置およびその製造方法
JP4037197B2 (ja) * 2002-07-17 2008-01-23 富士フイルム株式会社 半導体撮像装置実装構造体の製造方法
US20080318362A1 (en) * 2004-07-16 2008-12-25 Chuichi Miyazaki Manufacturing Method of Semiconductor Integrated Circuit Device
JP2006303051A (ja) 2005-04-19 2006-11-02 Disco Abrasive Syst Ltd ウエーハの研削方法および研削装置
JP2007123362A (ja) * 2005-10-25 2007-05-17 Disco Abrasive Syst Ltd デバイスの製造方法
JP4758222B2 (ja) * 2005-12-21 2011-08-24 株式会社ディスコ ウエーハの加工方法および装置
JP5073962B2 (ja) * 2006-05-12 2012-11-14 株式会社ディスコ ウエーハの加工方法
JP4913517B2 (ja) * 2006-09-26 2012-04-11 株式会社ディスコ ウエーハの研削加工方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62251054A (ja) * 1986-04-23 1987-10-31 Hitachi Micro Comput Eng Ltd 研削方法および研削装置
JPH06270041A (ja) * 1993-03-24 1994-09-27 Disco Abrasive Syst Ltd 半導体ウェーハの研削方法及び研削装置
JP2001057404A (ja) * 1999-06-07 2001-02-27 Rohm Co Ltd 半導体装置およびその製造方法
JP2003017513A (ja) * 2001-07-04 2003-01-17 Toshiba Corp 半導体装置の製造方法
JP2004063515A (ja) * 2002-07-25 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2004047167A1 (ja) * 2002-11-21 2004-06-03 Nec Corporation 半導体装置、配線基板および配線基板製造方法

Also Published As

Publication number Publication date
US20080305578A1 (en) 2008-12-11
US7608483B2 (en) 2009-10-27

Similar Documents

Publication Publication Date Title
JP5149020B2 (ja) ウエーハの研削方法
CN112005341B (zh) 基板处理系统和基板处理方法
JP2023171413A (ja) 基板処理方法及び基板処理システム
JP2007305835A (ja) ウエーハの加工方法
JP2009004406A (ja) 基板の加工方法
CN111480216B (zh) 基板处理系统、基板处理方法以及计算机存储介质
JP5226287B2 (ja) ウェーハの研削方法
JP6723892B2 (ja) ウエーハの加工方法
JP7002874B2 (ja) 基板処理システム
JP2011040511A (ja) ウエーハの研削方法
JP2010034249A (ja) 半導体ウエーハの加工装置
JP2011131291A (ja) 研削装置及び該研削装置を使用したウエーハの研削方法
JP2010021330A (ja) ウエーハの加工方法
JP5700988B2 (ja) ウエーハの研削方法
US20160314996A1 (en) Substrate treating apparatus and a method for treating a substrate
JP2008305833A (ja) ウェーハの加工方法
JP7118558B2 (ja) 被加工物の加工方法
KR102325715B1 (ko) 웨이퍼의 가공 방법
JP4477974B2 (ja) 研磨装置
JP5231107B2 (ja) ウエーハの研削方法
JP2019160903A (ja) 被加工物の研削方法。
TWI828750B (zh) 基板磨削裝置以及基板磨削方法
JP2014042959A (ja) 研削装置
JP5973284B2 (ja) 研削装置
JP2023082836A (ja) 被加工物の研削方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120529

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120730

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121009