JP2015534729A - 半導体デバイスにおける寄生通電の除去に関するデバイス、システム及び方法 - Google Patents

半導体デバイスにおける寄生通電の除去に関するデバイス、システム及び方法 Download PDF

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Abstract

半導体デバイス及び半導体デバイスを作製する方法が、ここに開示される。特定の実施形態に従って構成される方法は、エピタキシャル基板から半導体材料のスタックを形成することを有し、この半導体材料のスタックは、ヘテロ接合を画定し、半導体材料のスタック及びエピタキシャル基板は、半導体スタックのエピタキシャル基板に隣接した部分を含むバルク領域をさらに画定する。本方法は更に、半導体材料のスタックをキャリアに取り付けることを有し、キャリアは、信号経路をヘテロ接合に提供するように構成される。本方法はまた、エピタキシャル基板を除去することによってバルク領域を露出することを有する。【選択図】図１

Description

本技術は、高電力、高圧の用途に使用される半導体デバイスに関する。特に、本技術の一部の実施形態は、高電子移動度トランジスタ等のヘテロ接合を使用する電界効果型トランジスタデバイスに関する。
高電子移動度トランジスタ（ＨＥＭＴ）は、異なるバンドギャップエネルギー準位を有する複数の半導体材料により画定されるヘテロ接合を使用する。ゲートは、印加電界をヘテロ接合に提供し、これは、ＨＥＭＴのソースとドレインとの間に導電チャネルが形成される原因となる。ソースとドレインとの間に他の電界が印加されれば、電流が導電チャネルを流れる原因となる。ゲートの印加電界が除去されれば、ソースとドレインとの間の印加電界が除去されない場合であっても、ソースとドレインとの間に電流が流れなくなるだろう。
高圧ＨＥＭＴは、印加電圧がポータブルの半導体デバイスに比べて非常に高い用途に用いられる。これらのトランジスタは、例を挙げれば、電源、電気自動車、太陽電池及び大型の固体トランジスタを含む種々のデバイス及び用途に使用される。高圧デバイスの降伏電圧は、ソースとドレインとの間に流れる電流からリークする寄生電流の量に比例する。降伏電圧より大きな電圧が印加されれば、ゲートにより提供される印加電界がある（すなわちデバイスはオフ状態にある）か否かを問わず、寄生電流が流れる。この寄生電流は、最大動作電圧を含めたデバイス性能を制限してしまう。
以下の図面を参照すれば、本技術の多くの特徴を、より良く理解することができる。図面中の構成要素は、必ずしも共通の縮尺を有しているわけではない。その代わり、本技術の原則を明確に例示することに重点が置かれるものである。
図１は、本技術の実施形態に従って構成される半導体デバイスを例示する部分概略断面図である。 図２は、本技術の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図３は、本技術の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図４は、本技術の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図５は、本技術の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図６は、本技術の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図７は、本技術の他の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図８は、本技術の他の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図９は、本技術のさらに別の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図１０は、本技術のさらに別の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図１１は、本技術のさらに別の実施形態に従った製造方法において、選択されたステップでの半導体デバイスを例示する部分概略断面図である。 図１２は、本技術の実施形態に従った半導体デバイスを含むシステムを例示するブロック図である。
半導体デバイスを作製する方法の幾つかの実施例の特定の詳細が、関連した方法、デバイス及びシステムと共に、ここに記載される。「半導体デバイス」という用語は一般に、半導体材料を含む固体デバイスのことをいう。半導体デバイスの例には、とりわけ、論理回路、記憶装置及びダイオードが含まれる。更に、「半導体デバイス」という用語は、完成したデバイス若しくは完成したデバイスになる前の処理の様々な段階のアセンブリ又は他の構造体のことをいい得る。用いられる文脈によっては、「基板」という用語は、ウエハレベル基板のことを、又は、単一化されたダイレベルの基板のことをいい得る。ここに記載される方法の適切なステップが、ウエハレベルで、又は、ダイレベルで実行可能であることを、当業者は認識するだろう。更に、文脈が他のことを指示しない限り、ここに開示される構造体は、従来の半導体製造技術を用いて形成することができる。材料は、例えば、プラズマエッチング、ウェットエッチング、化学的機械的平坦化技術又はその他の適切な技術を用いて、除去することができる。同様に、材料は例えば、化学気相堆積法、物理気相堆積法、原子材料堆積法、スピンコーティング法、及び／又は他の適切な技術を用いて、堆積することができる。「エピタキシー」及び「エピタキシャル」という用語は、複数の結晶性半導体材料について、これら半導体材料が相互に合うように関与する堆積技術のことをいう。例えば、エピタキシャル半導体材料が、これとは異なる半導体材料のエピタキシャル基板上に、この基板の結晶秩序に類似した結晶秩序を示すように、成長又はその他の方法で堆積される。
本技術の多数の実施形態を、異なるバンドギャップエネルギーレベルを有する複数の半導体材料が隣接し合う領域を有するように形成される半導体デバイス等の、ヘテロ接合との関連で、以下に説明する。当業者は、本技術が、複数のヘテロ接合（例えばヘテロ構造）及び／又は段階的なヘテロ接合等、更に追加的な実施形態を有してもよいと認識し得るとともに、本技術は、図１〜１２を参照してここに記載される実施形態のいくつかの詳細を行わずに実行することもできることを認識し得る。参照の容易さのために、この開示を通じて、類似した又は近似の構成要素又は特徴を識別するために、同一の参照番号が用いられるが、同一参照番号の使用は、構成要素が同一であるとすべきことを意味しない。実際、ここに記載される多くの実施例の中に、同じ符号が付された部分で構造や機能が異なるものがある。更に、断面内で、構成的に類似とすることができる材料を示すために、同一陰影を用いてもよいが、しかし、同一陰影の使用は、材料が同一であるとすべきことを意味しない。
図１は、寄生通電を防止するために本技術の実施形態に従って構成される半導体デバイス１００の部分概略側断面図である。半導体デバイス１００は、第１のエピタキシャル半導体材料１０４及び第２のエピタキシャル半導体材料１０５を有するエピタキシャル半導体材料１０２のスタックを備える。第１及び第２の半導体材料１０４及び１０５は、ヘテロ接合領域１１０を画定する、別々の又は異種の半導体材料を有する。また、第１の半導体材料１０４は、ヘテロ接合領域１１０に隣接したバルク領域１０６を画定する。一般に、バルク領域１０６は、第１の半導体材料１０４の半導体材料の抵抗率に対応する高い抵抗を有する。
半導体デバイス１００の実施形態は、第１及び第２の半導体材料１０４及び１０５に結合され半導体材料を裁置するように構成されるキャリア１２０を使用する。特に、キャリア１２０は、第１及び第２の半導体材料１０４及び１０５の形成に用いられるエピタキシャル基板又は材料（図１には図示せず）とは分離した基板又は構造材料である。キャリア１２０並びに第１及び第２の半導体材料１０４及び１０５は、バルク領域１０６が、エピタキシャル基板のバルクから分離し且つ電気的に絶縁されるように構成される。絶縁は、半導体デバイスを通過する寄生通電を少なくとも実質的に排除し、これは排除しなければ半導体デバイス１００を通過する電流Ｉ１成分になってしまう。また、降伏電圧より高い電圧がオフ状態の場合の半導体デバイス１００に印加されるときに発生する寄生通電を排除する。
図１では、キャリア１２０は、ゲート領域１１３並びに導電領域１１１及び１１２を有するトランジスタデバイスとして構成される半導体デバイス１００に使用される。ゲート領域１１３並びに導電領域１１１及び１１２は、それぞれ、トランジスタデバイスのソース、ドレイン及びゲートを提供することができる。インターコネクト１２１〜１２３は、誘電材料１１５を介して、ゲート領域１１３並びに導電領域１１１及び１１２を、キャリア１２０に電気的に接続することができる。一実施形態では、トランジスタデバイスは、例えば、第１の半導体材料１０４として窒化ガリウム（ＧａＮ）と、第２の半導体材料１０５としてアルミニウム窒化ガリウム（ＡｌＧａＮ）とを用いて、ＧａＮ／ＡｌＧａＮヘテロ接合領域１１０を形成する、高圧ＨＥＭＴデバイスである。別の実施形態では、第１及び第２の半導体材料１０４及び１０５は、他のＩＩＩ−Ｖ族半導体材料、又は、ＩＩ−ＶＩ族半導体材料又はヘテロ接合領域１１０を形成する異種の半導体材料の他の組合せ等の他の化合物半導体材料、を備えることができる。例えば、ガリウムヒ素（ＧａＡｓ）及びアルミニウムガリウムヒ素（ＡｌＧａＡｓ）は、ヘテロ接合領域１１０を形成することができる。
従来の半導体デバイスは、半導体デバイス１００とは対照的に、ヘテロ接合を形成するために用いられるエピタキシャル基板を典型的には保持している。このエピタキシャル基板は、装置を構造的に支持することに有用な一方で、そのバルク領域を通る更なる寄生通電経路を形成する。特に、これらの寄生通電の経路は、エピタキシャル基板の抵抗率の非常に低い半導体材料を貫通する。上述の通り、寄生通電は、高圧デバイスの降伏電圧を含む半導体デバイスの降伏電圧を制限する。寄生通電を低減する過去の技術では、エピタキシャルに成長した複数の半導体材料から一つの半導体材料を選択的に除去することが行われている。例えば、従来の技術は、チャネル領域の下方から一つの半導体材料を除去する操作を有している。降伏電圧が上昇する間は、デバイスが動作している時にこの領域から材料を除去すれば、チャネルの中に望ましくない加熱を引き起こす。それだけでなく、これにより、製造をさらに複雑にするとともに、歩留りを引き下げてしまう。例えば、チャネル領域の下から除去する材料が多過ぎたり少な過ぎたりすれば、閾値電圧を変え得ることになり、デバイスが製造許容差に適合しない原因となり得る。
本技術の実施形態に従った方法及びデバイスは、エピタキシャル基板の材料を除去するとともに、キャリア１２０を使用して、従来のデバイスに関連するこれらの限界及び他の限界を克服する。特に、バルクのエピタキシャル基板内を流れる寄生導電率が排除される。これにより、半導体デバイスの降伏電圧を高めることができる。さらに、材料がデバイスのチャネル領域の下部（例えば、ヘテロ接合領域の形成に用いられるヘテロ接合領域とバルクのエピタキシャル半導体材料との間）から直接除去することが必要でないため、半導体デバイスを産生した後のデバイス歩留りが改善される。ある実施形態では、エピタキシャル基板から材料が除去されて、第１の半導体材料を露出させるため、一つ又は複数の電極が、第１の半導体材料１０４を介してヘテロ接合領域１１０に電気的に接続できるようになる（図９〜１１に関連してさらに説明する）。
図２〜６は、半導体デバイス１００の一部を例示する部分概略断面図である。図２に示すように、半導体デバイス１００は、エピタキシャル基板２０１と、エピタキシャル基板２０１から形成された第１の半導体材料１０４とを有することができる。例えば、エピタキシャル基板２０１は、第１の半導体材料１０４のエピタキシャル成長のためのシード材料を提供することができる。エピタキシャル基板２０１の実施形態は、シリコン、サファイヤ、炭化ケイ素、ポリ窒化アルミニウム上のシリコン又は他の適切な基板を含む。図２に示すように、実施形態は、第１の半導体材料１０４をエピタキシャル基板２０１から分離するバッファ材料２０８を有していてもよい。バッファ材料２０８は、格子整合を第１の半導体材料１０４に与えるエピタキシャル材料であってもよい。例えば、第１の半導体材料１０４がＧａＮである場合、バッファ材料２０８は窒化アルミニウム（ＡｌＮ）又は他の適切な材料であってもよい。別の実施形態では、エピタキシャル基板２０１の材料に応じて、バッファ材料２０８を用いなくてもよく、また、第１の半導体材料１０４が、エピタキシャル基板２０１上に直接形成されてもよい。
図３は、第２の半導体材料１０５が形成された後の半導体デバイス１００を示す。第１の半導体材料１０４は、第２の半導体材料１０５をエピタキシャルに形成するためのシード材料として作用することができる。第１及び第２の半導体材料１０４及び１０５は共に、ヘテロ接合領域１１０を画定する。ヘテロ接合に電界が印加された時にチャネル（例えば、二次元電子ガスチャネル）が形成されるように、ヘテロ接合領域１１０は構成される。ある実施形態では、ヘテロ接合中の格子定数に段階的な変化を与えるよう、ヘテロ接合領域１１０は、合金化されてもよく、及び／又は、不純物がドープされてもよい。別の実施形態では、ヘテロ接合領域１１０は、第１及び第２の半導体材料１０４及び１０５の間に形成される別のエピタキシャル材料を有していてもよい。
図４は、導電領域１１１及び１１２、ゲート領域１１３及び誘電材料１１５を形成した後の半導体デバイス１００を示す。導電領域１１１及び１１２は、ヘテロ接合領域１１０への低抵抗の導電経路を提供するように構成される。一実施形態では、第１及び第２の半導体領域１０４及び１０５は、導電領域１１１及び１１２を形成するために、不純物がドープされてもよい。例えば、イオン注入プロセスは、半導電領域を導電領域に変換する不純物の濃度を提供することができる。別の実施形態では、導電領域１１１及び１１２は、例えば第１及び第２の半導体材料１０４及び１０５の区域から材料を除去することによって凹部を形成し、その凹部に金属を堆積することによる等、別々の材料から形成されてもよい。さらに、ある実施形態では、導電領域１１１及び１１２は、異なるように配置されてもよく、又は、製造される半導体デバイスのタイプに従い、導電領域が、追加されてもよく、若しくは省略されてもよい。
図４に示すように、ゲート領域１１３は、ヘテロ接合領域１１０と整列され、絶縁、導電又は半導電材料の個々の材料又はスタック材料を有することができる。ゲート領域１１３は、電界をヘテロ接合領域１１０に与えるための導電経路を提供する。誘電材料１１５は、ゲート領域１１３を、導電領域１１１及び１１２から電気的に絶縁する。また、誘電材料１１５は、キャリア１２０（図４には図示せず）を半導体材料から電気的に絶縁する。また、半導体デバイス１００は、誘電材料１１５を貫通してゲート領域１１３及び導電領域１１１及び１１２に電気接続を提供するように構成されるインターコネクト１２１〜１２３を有している。例えば、フォトリソグラフィー及びエッチングプロセスを用いて、インターコネクト１２１〜１２３を形成して、誘電材料１１５をパターニングしてもよい。タングステン又は銅等の金属材料を、誘電材料１１５のパターニングされた部分の中に堆積して、オーミックコンタクトを形成してもよい。ある実施形態では、半導体デバイス１００の構成により、インターコネクトの数を増やしても減らしてもよい。
図５は、例えば、裏面研削、エッチング、平坦化、又はエピタキシャル基板２０１を薄化する他の方法を用いて、エピタキシャル基板２０１から材料を除去した後の半導体デバイス１００を示す。エピタキシャル基板２０１から材料を除去することにより、導電領域間の寄生通電を、低減又は排除することができる。特に、エピタキシャル基板材料２０１を除去することにより、バルクのエピタキシャル基板２０１を通した寄生通電経路５３０のサイズが減少する。エピタキシャル基板２０１を完全に除去すれば、それに従い、寄生通電経路５３０が完全に排除される。ある実施形態では、バッファ材料２０８を通した別の潜在的寄生通電経路５３２を低減又は排除するため、バッファ材料２０８を薄化又は除去してもよい。別の実施形態では、さらに寄生通電を低減するため、第１の半導体材料１０４のバルク領域１０６を薄化してもよい。
図６は、第１及び第２の半導体材料１０４及び１０５をキャリア基板６２０に結合した後の半導体デバイス１００を示す。キャリア基板６２０の実施形態は、半導体ウエハ、ダイ又は他の適切な材料又は基板を有することができる。図６に示すように、キャリア基板６２０は、誘電材料１１５の表面形状と整列する表面形状を有するよう、予備成形される。例えば、キャリア基板６２０は、インターコネクト１２１〜１２３と整列するように構成される基板貫通電極６２７〜６２９を有することができる。図６の実施形態では、基板貫通電極６２７〜６２９は、パターニングされたメタルボンドライン６２５を介して、インターコネクト１２１〜１２３に結合される。一実施形態では、基板貫通電極６２７〜６２９は、基板貫通シリコンビア（ｔｈｒｏｕｇｈ−ｓｕｂｓｔｒａｔｅ ｓｉｌｉｃｏｎ ｖｉａｓ：ＴＳＶ）である。別の実施形態では、キャリア基板６２０は、メタルトレースやボンドパッド等の他の表面形状と整列してもよい。
キャリア基板６２０の実施形態は、様々な方法で、第１及び第２の半導体材料１０４及び１０５と結合することができる。例えば、追加の若しくは代替的な材料又は媒介材料が、キャリア基板６２０を第１及び第２の半導体材料１０４及び１０５に結合させることができ、これには、ボンドパッド、バンプボンド、接着剤、エポキシ化合物又は他の導電及び／又は絶縁材料等が挙げられる。ある実施形態では、キャリア基板６２０は、予備成形されない。基板貫通電極６２７〜６２９は形成されなくてもよく、又は、キャリア基板６２０を誘電材料１１５に取り付けた後に形成されてもよい。さらに、図示しないものの、追加の誘電体及びメタライゼーション構造を用いて、半導体デバイス１００内、又はチップ上又はチップ外の他のデバイスに対する電気接続の適切なネットワークを完成することができる。
また、ある実施形態では、エピタキシャル基板２０１（図５参照）の除去の前に、キャリア１２０を、第１及び第２の半導体材料１０４及び１０５に結合させることができる。例えば、図６のキャリア基板６２０は、エピタキシャル基板２０１から材料を除去する前に、誘電材料１１５に結合させることができる。これらの実施形態では、キャリア１２０は、基板材料及び／又はバッファ材料２０８又は第１の半導体材料１０４からの材料の除去の間、半導体デバイス１００に構造的支持を提供する。また、この構造的支持は、別々の製造ステップの間で半導体デバイス１００を移送する際に、半導体デバイス１００を支持することもできる。
図７および８は、本技術の別の実施形態に従った半導体デバイス７００の一部を例示する部分概略断面図である。半導体デバイス７００は、半導体デバイス１００の実施形態であり、図２〜６の方法に類似した方法により形成される。しかし、半導体デバイス７００は、キャリア１２０の代替の実施形態であるキャリア材料７２０を有する。キャリア材料７２０は、誘電材料１１５を介して第１及び第２の半導体材料１０４及び１０５に結合される金属材料７４０を有する。金属材料７４０のための適切な材料は、メッキ銅又は銅を含む合金等のメッキ金属を有する。金属材料７４０は、構造的支持を提供するように構成される厚みｔ１を有していてもよい。一実施形態では、金属材料７４０は、１００μｍ以上の厚さを有している。別の実施形態では、キャリア材料７２０は、金属の複数の材料又は別々の物質材料の組み合わせを有する。
図８は、メタルコンタクト８４１〜８４３を形成するために、金属材料７４０をパターニングした後の半導体デバイス７００を示す。例えば、金属材料７４０にメタルコンタクト８４１〜８４３のパターンを画定するため、フォトリソグラフィー及びエッチングプロセスを用いることができる。一実施形態では、コンタクト８４３が、トランジスタデバイスのゲートコンタクトであり、コンタクト８４１及び８４２が、ソースコンタクト及びドレインコンタクトであるように、パターンが画定される。
図９〜１１は、本技術の別の実施形態に従った製造方法で選択されたステップにおける半導体デバイス９００を例示する部分概略断面図である。半導体デバイス９００は、半導体デバイス１００の実施形態であり、図２〜６の方法に類似する方法で形成される。しかしながら、半導体デバイス９００は、第１の半導体材料１０４を貫通し、導電領域１１１及び１１２に電気的に接続されるインターコネクト９５１及び９５２を有している。インターコネクト９５１及び９５２は、例えば、第１の半導体材料１０４にパターンを（例えば、フォトレジスト又は他のマスク材料を介して）エッチングし、第１の半導体材料１０４のパターニングされた部分に適切な金属を堆積することにより、形成されてもよい。
図９に示すように、キャリア９２０は、基板９５４と、インターコネクト１２３を介してゲート領域１１３に電気的に接続されるボンド材料９５６と、を有する。この構成では、ヘテロ接合領域１１０は、半導体デバイス９００の反対側に電気的に接続される。従って、ヘテロ接合領域１１０は、第１及び第２の半導体材料１０４及び１０５の半導体スタック１０２の反対側に、電気的に接続される。図１０は、半導体ウエハ、ダイ、材料、又は他の適切な基板、材料、若しくは材料のスタック等、別の基板又は構造体１０６０に結合される半導体デバイス９００の第１の半導体材料１０４を示す。一実施形態では、基板／構造体１０６０は、インターコネクト９５１及び９５２に電気的に接続される一つ又は複数のメタルボンドライン１０６２を有している。別の実施形態では、基板／構造体１０６０は、ボンドワイヤー、バンプボンド又は他の表面形状（図示せず）を介してインターコネクト９５１及び９５２に結合される。図１１は、半導体デバイス９００の電極１１６４が、誘電材料１１５及び第１及び第２の半導体材料１０４及び１０５を貫通する実施形態を示す。この構成の電極１１６４は、基板／構造体１０６０をキャリア９２０に電気的に接続する。
半導体デバイス１００と同様、半導体デバイス７００及び９００の実施形態はまた、半導体デバイス７００及び９００を形成するために用いられるエピタキシャル基板の除去により、寄生通電を防止する。加えて、半導体デバイス７００及び９００の実施形態は、バッファ材料（例えば、バッファ材料２０８）で製造することができ、これはその後除去されるか又は薄化される。また、半導体材料１０２のスタックの第１の半導体材料１０４のバルク領域１０６も、薄化可能である。さらに、図示しないものの、追加の誘電体及びメタライゼーション構造体を、半導体デバイス７００のコンタクト８４１〜８４３上又は半導体デバイス９００のインターコネクト９５１及び９５２上に形成することにより、半導体デバイス７００、９００内、又はチップ上又はチップ外の他のデバイスに対する電気接続の適切なネットワークを完成することができる。
トランジスタデバイスとして例示されているが、半導体デバイス１００の他の実施形態は、ダイオード、発光ダイオード、又はエピタキシャル成長された材料を用いる他の半導体構造体、ヘテロ接合、ヘテロ構造等、異なる構成を有することができる。また、半導体デバイス１００、７００、９００は、単独で、又は他の半導体デバイスと共に、適切なパッケージ（図示せず）の中に含まれてもよい。例えば、半導体デバイス１００は、ワイヤーボンディング（図示せず）、半田バンプ（図示せず）又は他の適切な構造体を用いたパッケージのリード線（図示せず）に接続されていてもよい。半導体デバイス１００及び関連構造体は、保護のため、且つ、動作中の熱放散を容易にするため、封入されてもよい。
図１〜１１を参照して上記に説明した特徴を有する半導体デバイスのいずれか一つでも、無数のさらに大型及び／又はさらに複雑なシステムのいずれかに含まれてもよく、その代表的な例が、図１２に概略的に示されるシステム１９０である。システム１９０は、プロセッサー１９２、メモリー１９４（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュ、及び／又は他の記憶装置）、入出力装置１９６、及び／又は他のサブシステム又は構成要素１９８を有していてもよい。図１〜１１を参照して上記に説明した半導体デバイス１００は、図１２に示される素子のいずれかに含まれてもよい。得られたシステム１９０は、多種多様な適切な演算、処理、保存、検出、撮像及び／又は他の機能のいずれかを実行するように構成することができる。従って、システム１９０の代表実施例は、非限定的ながら、デスクトップコンピュータ、ラップトップコンピュータ、ネットワーク間の機器、携帯用デバイス（例えば、パームトップコンピュータ、ウェアラブル・コンピュータ、セルラフォン又は携帯電話、携帯情報端末、音楽プレーヤーなど）、タブレット、マルチプロセッサーシステム、プロセッサーベースの又はプログラマブルな家電、ネットワークコンピュータ及びミニコンピュータ等のコンピュータ及び／又は他のデータプロセッサーを有する。システム１９０の追加の代表実施例は、ライト、カメラ、伝達手段その他を有する。これら及び他の実施例に関して、システム１９０は、単一ユニット内に収容することができるか、又は例えば通信網を介して、複数の相互接続単位に分散させることができる。従ってシステム１９０の構成要素は、ローカル及び／又はリモートメモリ記憶デバイス及び多様な適切なコンピュータ読取り可能な媒体のいずれかを有していてもよい。
この開示は、網羅的なことを目的とせず、又は、本技術をここに開示される厳密な形態に制限することを目的としない。例示目的のために、具体的な実施形態がここに開示されているが、本技術から逸脱することなく、様々な等価な変形が可能であることは、当業者が認識するだろうところである。場合によっては、本技術の実施形態の説明を必要以上に不明瞭にすることを回避するため、周知の構造及び機能を示さず、又は、詳細に記載しなかった。ここには方法のステップが特定の順序で提示可能であるが、代替的な実施形態として、別々の順序でステップを実行してもよい。同様に、特定の実施形態との関連で開示される本技術の特定の特徴を、別の実施形態では、組み合わせてもよく、又は排除してもよい。更に、本技術の特定の実施形態に関連した利点が、それらの実施形態との関連で開示され得るところであるところ、他の実施形態でもこの利点を示すこともでき、そして、本技術の範囲内に収まるために、全ての実施形態が必ずしも、この利点又はここに開示される他の利点を示す必要があるというわけではない。従って、この開示及び付随する技術は、ここに明白に示されたものではない又は記載されたものではない他の実施形態を包含することが可能である。
この開示を通して、英語の「ａ」，「ａｎ」及び「ｔｈｅ」は、文脈でそうでないと明らかに指示しない限り、複数のものも含む。同様に、「又は」の語が、二つ以上の項目のリストに関して他の項目から排他的に一つの項目だけを意味するように明白に限定されない限り、そのようなリストにおける「又は」の使用は、（ａ）リスト中のいずれかの一項目、（ｂ）リスト中の項目の全て、又は（ｃ）リスト中の項目のあらゆる組み合わせ、を含むように解釈されるべきである。更に、用語「備える」は、記載された特徴を少なくとも有し、より数多くの同じ特徴及び／又は追加の種類の他の特徴が排除されないと意味するよう、全体に用いられる。方向を示す用語、例えば「上側」、「下側」、「正面」、「裏面」、「垂直」及び「水平」は、ここでは、様々な素子の関係を表現し且つ明示するために用いられてもよい。この用語が絶対的な方向を意味しないことを、理解すべきである。ここにおける「一実施形態」、「実施形態」又は類似の定式化への言及は、実施形態に関連して記載される特定の特徴、構造、動作又は特性が、本技術の少なくとも１つの実施形態に含まれることを意味する。かくして、このフレーズ又はこの定式化の表出が、必ずしも同じ実施形態のことを言うものではない。更に、様々な特定の特徴、構造、動作又は特性は、一つ又は複数の実施形態では、あらゆる適切な方法に結合されてもよい。

Claims (28)

  1. 半導体デバイスを製造する方法であって、
    第１のエピタキシャル半導体材料をエピタキシャル基板上に形成して、第１の半導体材料を形成することと、
    前記第１の半導体材料上に、第２のエピタキシャル半導体材料を形成して、第２の半導体材料を形成することであって、前記第１の半導体材料及び前記第２の半導体材料は、前記第１の半導体材料と前記第２の半導体材料との間でヘテロ接合領域を画定することと、
    前記接合に隣接して導電領域を形成して、導電経路を前記ヘテロ接合領域に提供することと、
    前記エピタキシャル基板から材料を除去することにより、前記導電領域間の寄生通電を発生させ得る材料を除去することと、
    前記エピタキシャル基板から分離したキャリアに、前記第１の半導体材料及び前記第２の半導体材料を結合することと、
    を備える方法。
  2. 前記材料を除去することが、前記エピタキシャル基板を完全に除去することを更に備える、請求項１に記載の方法。
  3. 前記第１の半導体材料と前記エピタキシャル基板との間にバッファ材料を形成することと、
    前記バッファ材料の少なくとも一部を除去することと、
    を更に備える、請求項１に記載の方法。
  4. 前記キャリアが半導体ダイ又は半導体ウエハを有する、請求項１に記載の方法。
  5. キャリアに、前記第１の半導体材料及び前記第２の半導体材料を結合することが更に、
    前記第１の半導体材料及び前記第２の半導体材料に結合される誘電材料を形成することと、
    前記誘電材料が、前記第２の基板と、前記第１の半導体材料及び前記第２の半導体材料とのほぼ間にあるように、前記第１の半導体材料及び前記第２の半導体材料に第２の基板を結合することと、
    を備える、請求項１に記載の方法。
  6. 前記誘電材料が、前記誘電材料を貫通し、前記ヘテロ接合領域と前記第２の基板との間の電気結合を提供するように構成される、一つ又は複数のインターコネクトを有する、請求項５に記載の方法。
  7. 前記第２の基板が、前記インターコネクトと整列する表面形状を有する、請求項５に記載の方法。
  8. キャリアに前記第１の半導体材料及び前記第２の半導体材料を結合することが、前記第１の半導体材料及び前記第２の半導体材料を構造的に支持する金属材料を形成することを更に備える、請求項１に記載の方法。
  9. 前記金属材料が、１００μｍ以上の厚さを有する、請求項８に記載の方法。
  10. 前記金属材料と前記第１の半導体材料及び前記第２の半導体材料との間に、誘電材料を形成することであって、一つ又は複数の前記インターコネクトは、前記誘電材料を貫通し、前記ヘテロ接合領域と前記金属材料との間に電気結合を提供するように構成され、
    前記誘電材料の前記インターコネクトに電気的に接続される前記金属材料に電気的コンタクトを画定するパターンを、前記金属材料に形成することと、
    を更に備える、請求項８に記載の方法。
  11. 前記第１の半導体材料を介してインターコネクトを形成することを更に備える、請求項１に記載の方法。
  12. 別の基板又は構造体に、前記第１の半導体材料を結合することを更に備え、前記他の基板又は構造体は、前記インターコネクトに電気的に接続される、請求項１１に記載の方法。
  13. 前記ヘテロ接合領域が、前記第１の半導体材料及び前記第２の半導体材料の前記スタックの反対側に電気的に接続されるように、前記キャリアに電気的に接続される別のインターコネクトを形成することを、更に備える、請求項１に記載の方法。
  14. 共通基板から形成される半導体デバイスであって、
    前記共通基板から成長される第１のエピタキシャル材料及び第２のエピタキシャル材料を備え、前記第１のエピタキシャル材料及び前記第２のエピタキシャル材料は、前記第１のエピタキシャル材料と前記第２のエピタキシャル材料との間にヘテロ接合領域を画定し、
    前記ヘテロ接合領域に隣接し、前記ヘテロ接合領域を流れる電流を提供するように構成される、導電領域を備え、前記ヘテロ接合領域は、前記共通基板のあらゆる寄生通電経路から電気的に絶縁され、
    前記第１のエピタキシャル材料及び前記第２のエピタキシャル材料に結合され、前記共通基板が除去される際に、前記第１のエピタキシャル材料及び前記第２のエピタキシャル材料を支持するように構成されるキャリア、
    を備える、半導体デバイス。
  15. 前記キャリアは、１００μｍ以上の厚さを有している金属材料を含む、請求項１４に記載の半導体デバイス。
  16. 前記キャリアは、前記第１のエピタキシャル材料及び前記第２のエピタキシャル材料に結合される別の基板を含む、請求項１４に記載の半導体デバイス。
  17. 前記他の基板は、前記基板を貫通し且つ前記導電領域の少なくとも一つに導電経路を提供する電極を有する、請求項１６に記載の半導体デバイス。
  18. デバイスの、前記共通基板が除去された側で、前記第１の材料及び前記第２の材料に結合される、さらに別の基板又は構造体を更に備える、請求項１６に記載の半導体デバイス。
  19. 前記第１のエピタキシャル材料は、前記第１のエピタキシャル材料を貫通し且つ前記導電領域の少なくとも一つに導電経路を提供する、インターコネクトを有する、請求項１４に記載の半導体デバイス。
  20. ヘテロ接合を製造する方法であって、
    エピタキシャル基板から半導体材料のスタックを形成することであって、前記半導体材料のスタックは、ヘテロ接合を画定し、及び、前記半導体材料のスタック及び前記エピタキシャル基板は、前記半導体スタックの前記エピタキシャル基板に隣接した部分を含むバルク領域をさらに画定し、
    前記半導体材料のスタックをキャリアに取り付けることであって、前記キャリアは、前記ヘテロ接合に、又は、前記ヘテロ接合に隣接して、導電経路を提供するように構成され、
    前記エピタキシャル基板を除去することによりバルク領域を露出させることと、
    を備える方法。
  21. 前記バルク領域から材料を除去することにより前記半導体材料のスタックの前記バルク領域を薄化すること、を更に備える、請求項２０に記載の方法。
  22. 前記半導体材料のスタック内に、且つ、前記エピタキシャル基板に隣接して、位置するバッファ材料を除去すること、を更に備える、請求項２０に記載の方法。
  23. 前記半導体材料のスタックの前記バルク領域を通りヘテロ接合へと至る別の導電経路を提供すること、を更に備える、請求項２０に記載の方法。
  24. 前記ヘテロ接合に隣接してソース領域及びドレイン領域を形成すること、を更に備え、前記キャリアの前記導電経路は、前記ソース領域及び前記ドレイン領域の少なくとも一つを有する、請求項２０に記載の方法。
  25. 前記半導体材料のスタックに結合されるゲート領域を形成すること、を更に備え、前記導電経路は、前記ゲート領域の一部を有する、請求項２０に記載の方法。
  26. 半導体デバイスであって、
    ヘテロ接合領域を画定する半導体材料のスタックを備え、前記半導体材料の少なくとも一つは、前記ヘテロ接合領域に隣接したバルク領域を画定し、
    前記バルク領域が、前記半導体材料のスタックの形成に用いられるエピタキシャル基板から分離されるように、前記半導体材料のスタックを裁置するよう構成されるキャリアと、
    を備え、前記半導体材料のスタックの形成に用いられる前記エピタキシャル基板は、前記半導体デバイスから除去される、半導体デバイス。
  27. 前記ヘテロ接合及び前記キャリアは、高電子移動度トランジスタ（ＨＥＭＴ）デバイスの一部を形成する、請求項２６に記載の半導体デバイス。
  28. 前記ヘテロ接合領域は、窒化ガリウム（ＧａＮ）／アルミニウム窒化ガリウム（ＡｌＧａＮ）ヘテロ接合領域である、請求項２６に記載の半導体デバイス。
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