KR100546697B1 - 반도체 패키지의 와이어 오픈/쇼트 테스터 - Google Patents

반도체 패키지의 와이어 오픈/쇼트 테스터 Download PDF

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Abstract

본 발명은 반도체 패키지의 오픈/쇼트 테스트 중에 와이어의 높이를 감지할 수 있도록 함으로써 제품불량을 최소화하고, 비용을 절감하는 반도체 패키지의 와이어 오픈/쇼트 테스터를 제공한다.
이를 위하여 본 발명은, 반도체 패키지의 서브스트레이트를 압착하는 클램프; 상기 반도체 패키지의 서브스트레이트 볼패드에 접촉하는 다수의 테스터 핀; 상기 클램프와 테스터 핀을 접속,연결하는 쇼트 감지수단;을 포함하는 것을 특징으로 하는 반도체 패키지의 와이어 오픈/쇼트 테스터를 제공한다.
반도체, 패키지, 쇼트, 오픈, 테스터, 와이어

Description

반도체 패키지의 와이어 오픈/쇼트 테스터{Open/short tester for semiconductor package}
도 1 은 종래 일반적인 반도체 패키지의 와이어 오픈/쇼트 테스터에 관한 일예를 도시한 단면도
도 2 는 본 발명에 의한 반도체 패키지의 와이어 오픈/쇼트 테스터에 관한 바람직한 일실시예를 도시한 단면도
도 3 은 봉지공정이 끝난 후의 반도체 패키지와 도 2의 클램프 높이를 비교한 단면도
도 4 는 본 발명에 의한 오픈/쇼트 테스터를 사용하여 테스트시 비정상적인 높이를 갖는 와이어를 감지하는 상태를 도시한 단면도
** 도면의 주요부분에 대한 부호의 설명 **
10: 반도체 패키지 11: 서브스트레이트
12: 반도체 칩 13,13': 도전성 와이어
14: 봉지재 60: 오픈/쇼트 테스터
61: 클램프 611: 압착부
613: 커버 62: 테스터 핀
63: 테스터 핀
본 발명은 반도체 패키지의 와이어 오픈/쇼트 테스터에 관한 것으로써, 보다 상세하게는 와이어 본딩 작업이 제대로 이루어졌는가를 테스트하는 반도체 패키지의 와이어 오픈/쇼트 테스터에 관한 것이다.
일반적으로, 반도체패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.
최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체패키지 보다는 표면실장형 반도체패키지가 널리 사용되고 있다.
도 1 은 종래 일반적인 반도체 패키지의 와이어 오픈/쇼트 테스터에 관한 일예를 도시한 단면도이다.
도 1에서 보는 바와 같이, 반도체 패키지(10)는 서브스트레이트(11)와 상기 서브스트레이트(11)의 일면 혹은 내부에 위치하는 반도체 칩(12)과, 상기 서브스트 레이트(11)와 반도체 칩(12)을 본딩 연결하는 도전성 와이어(13)를 포함한다.
상기 반도체 패키지(10)는 완성된 상태가 아니며, 이후 반도체 칩(12)과 도전성 와이어(13)를 보호하기 위하여 봉지재(도시생략)로 봉지하여야 한다. 상기 봉지재로는 통상 에폭시를 채용한다.
도시된 반도체 패키지(10)는 와이어 본딩 작업이 끝난 후의 상태를 나타낸 것으로써, 반도체 패키지(10)의 상측에서 오픈/쇼트 테스터(5)의 클램프(51)가 서브스트레이트(11)를 고정시키고, 서브스트레이트(11)의 하측에는 오픈/쇼트 테스터(5)의 테스터 핀(52)이 접촉되어 있다.
상기 테스터 핀(52)은 서브스트레이트(11)의 볼패드(11a)에 개별적으로 접촉된다. 상기 볼패드(11a)는 이후 솔더볼(도시생략)이 부착되는 패드로써, 서브스트레이트(11)를 경유하여 반도체 칩(12)으로 입출력되는 전기신호를 메인보드 등에 연결되도록 하는 접속수단이다.
상기와 같은 구성의 오픈/쇼트 테스터(5)는 단순히 도전성 와이어(13)가 서브스트레이트(11)의 본드패드(11b)와 반도체 칩(12)의 칩패드(12a)간에 정확히 연결되지 않아 회로가 개방(이하 오픈이라 함)되었는가, 또는 와이어(13)가 서로 접촉하여 단락(이하 쇼트라 함)이 발생하는가만을 확인할 수 있도록 되어 있다.
이와 같이 오픈/쇼트 테스트 과정에서 문제가 발생되지 않게 되면, 에폭시로 봉지하는 작업을 진행하게 되는데, 이때 도전성 와이어(13)의 높이가 기준치보다 높게 형성되어 있어서 봉지한 이후에 봉지재 위로 도전성 와이어(13)가 노출되는 문제점이 발생하는 경우가 있다.
봉지재 위로 와이어(13)가 오픈되면, 제조된 반도체 패키지(10)는 불량처리되어 폐기하여야 하며, 이는 제조비용의 손실로 이어지게 된다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로써, 반도체 패키지의 오픈/쇼트 테스트 중에 와이어의 높이를 감지할 수 있도록 함으로써 제품불량을 최소화하고, 비용을 절감하는 반도체 패키지의 와이어 오픈/쇼트 테스터를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 패키지의 서브스트레이트를 압착하는 클램프; 상기 반도체 패키지의 서브스트레이트 볼패드에 접촉하는 다수의 테스터 핀; 상기 클램프와 테스터 핀을 접속,연결하는 쇼트 감지수단;을 포함하는 것을 특징으로 하는 반도체 패키지의 와이어 오픈/쇼트 테스터를 제공한다.
본 발명의 구성에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다. 참고로 본 발명의 구성을 설명하기에 앞서, 설명의 중복을 피하기 위하여 종래 기술과 일치하는 부분에 대해서는 종래 도면부호를 그대로 인용하기로 한다.
도 2 는 본 발명에 의한 반도체 패키지의 와이어 오픈/쇼트 테스터에 관한 바람직한 일실시예를 도시한 단면도이고, 도 3 은 봉지공정이 끝난 후의 반도체 패키지와 도 2의 클램프 높이를 비교한 단면도이다. 또한, 도 4 는 본 발명에 의한 오픈/쇼트 테스터를 사용하여 테스트시 비정상적인 높이를 갖는 와이어를 감지하는 상태를 도시한 단면도이다.
도 2에 도시된 반도체 패키지(10)는 봉지되기 전 상태로써, 서브스트레이트(11)의 일면에 반도체 칩(12)이 부착되고, 상기 반도체 칩(12)의 칩패드(12a)와 서브스트레이트(11)의 본드패드(11b) 사이에 도전성 와이어(13)가 본딩되어 있다.
상기 서브스트레이트(11)는 비전도성의 합성수지 상하면에 금속박막의 회로라인을 형성하고, 그 위에 솔더 레지스트(11c)를 도포한 회로기판의 일종이다. 상기 서브스트레이트(11)의 일면 중앙에는 대략 사각형의 반도체 칩(12)이 부착되고, 상기 반도체 칩(12) 주위로 다수의 본드패드(11b)가 형성되어 있다.
반도체 패키지를 제조하는 공정 중 서브스트레이트(11)에 반도체 칩(12)을 부착한 후에는 상기 반도체 칩(12)의 칩패드(12a)와 서브스트레이트(11)의 본드패드(11b)간을 도전성 와이어(13)로 접속, 연결시키는 와이어 본딩작업을 수행하게 된다.
상기 와이어(13)는 도전성이 뛰어난 Au, Cu 또는 Al 등을 재료로 하여 미세하게 형성된 것으로써, 와이어 본더(도시생략함)에서 소정량씩 인출되면서 와이어(13)의 일단이 칩패드(12a)에 융착되도록 하고, 와이어(13)의 타단이 서브스트레이트(11)의 본드패드(11b)에 융착되도록 하여 반도체 칩(12)과 서브스트레이트(11)간의 접속을 가능케한다.
상기 와이어(13)는 적게는 수십개에서 많게는 수백개까지 형성되므로 각 와이어(13)가 서로 접촉되지 않도록 셋팅하는 것이 중요하다. 또한, 칩패드(12a)나 본드패드(11b)에 와이어(13)를 융착시 불량이 발생되지 않도록 함도 중요하다.
이를 확인하고자 상기 와이어(13)의 오픈/쇼트 상태를 확인하는 테스트 공정이 이루어진다. 회로에 있어서, 오픈(open)이라 함은 전기신호가 끊어져 회로가 개방된 상태를 말하며, 쇼트(short)라 함은 전기신호가 연결되어 폐회로가 형성된 상태를 말한다.
도 2에는 상기 오픈/쇼트 상태를 확인하는 테스터(6)가 도시되어 있다.
상기 오픈/쇼트 테스터(6)는 반도체 패키지(10)의 서브스트레이트(11)를 압착하는 도전성의 클램프(61)와, 상기 반도체 패키지(10)의 서브스트레이트 볼패드(11a)에 접촉하는 다수의 테스터 핀(62)과, 상기 클램프(61)와 테스터 핀(62)을 접속,연결하는 쇼트 감지수단(63)을 포함하여 구성된다.
상기 클램프(61)는 반도체 패키지(10)의 서브스트레이트(11)면에 직접 접촉하여 서브스트레이트(11)를 압착하는 압착부(611)와, 상기 서브스트레이트(11)에 부착된 반도체 칩(12) 및 상기 칩(12)과 서브스트레이트(11)의 본드패드(11b)간을 연결하는 와이어(13)를 덮도록 형성하는 커버(613)를 포함하여 구성된다.
상기 클램프(61)에서 적어도 커버(613)는 도전성의 금속재료로 형성됨이 바람직하다.
상기 테스터 핀(62)은 각각 개별적으로 테스터의 연산부(도시생략함)로 접속되어 오픈 또는 쇼트여부를 모니터링하게 된다.
일례로 핀(62)과 핀(62)을 연결하여 테스트 한 결과 오픈된 상태로 나타나면, 각각의 와이어(13)가 서로 접촉되지 않은 상태를 나타내며, 테스트 결과 쇼트된 상태로 나타나면 와이어(13)가 서로 접촉된 것을 뜻하므로 제품불량이 발생되었 음을 나타낸다.
본 발명의 테스터 핀(62)과 클램프(61)의 커버(613)는 별도 형성된 쇼트 감지수단(63)에 각각 접속된다. 상기 쇼트 감지수단(63)은 클램프(61)의 커버(613)와 테스터 핀(62)에 지속적으로 전류를 인가하여 쇼트여부를 판단하게 된다.
도 4 는 상기 와이어(13) 본딩이 끝난 반도체 패키지(10)의 오픈/쇼트 테스트시 쇼트 감지수단(63)에서 쇼트가 발생된 경우를 도시한 단면도이다.
도 4에서 보는 바와 같이, 클램프(61)는 서브스트레이트(11)를 압착하고 있으며 상기 서브스트레이트(11)의 하면에는 각 볼패드(11a)마다 테스터 핀(62)이 접촉된다. 핀(62)과 핀(62)사이에서의 오픈/쇼트 테스트가 끝나면 쇼트 감지수단(63)에서 쇼트여부를 확인한다.
도면을 참조하면, 칩패드(12a)와 본드패드(11b)를 연결하는 와이어(13)가 클램프(61)의 커버(613)높이보다 높게 형성되어 와이어(13')와 커버(613)가 서로 접촉되어 있음을 알 수 있다. 상기 클램프(61)의 커버(613)는 전술한 바와 같이 후공정에서 진행되는 몰딩공정시 형성되는 봉지재(14:도 3참조)의 높이와 같도록 형성되어 있으므로 와이어(13')가 커버(613)면에 접촉되었다 함은 몰딩공정시 와이어(13)가 봉지재(14) 외부로 노출됨을 뜻한다.
상기와 같이 와이어(13')가 도전성 재료로 형성된 클램프(61)의 커버(613)에 접촉하면 테스터 핀(62)을 통하는 전류는 쇼트되어 서브스트레이트(11)-와이어(13')-커버(613)를 통해 쇼트 감지수단(63)에 쇼트상태를 표시하게 된다.
상기 쇼트 감지수단(63)에서 와이어 쇼트를 확인하게 되면, 제품불량으로 판단되어 다음 공정인 몰딩공정으로 진행되지 못하고 폐기처분되거나 재활용된다.
본 발명에 의한 반도체 패키지의 와이어 오픈/쇼트 테스터는 다음과 같은 효과를 갖는다.
첫째, 반도체 패키지의 와이어 본딩 공정 후 설계치 이상으로 높게 형성된 와이어를 미리 감지해냄으로써 봉지공정에서 별도로 불량유무를 확인하지 않아도 되므로 공정을 단순화할 수 있다.
둘째, 불량이 발생된 본딩 와이어를 미리 확인하여 몰딩공정으로 진행시키지 않도록 함으로써, 봉지재의 낭비를 방지하고 공정시간을 단축함으로써 제조비용을 절감할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (5)

  1. 반도체 패키지의 서브스트레이트와 접촉되어 압착하는 압착부와, 반도체 칩과 와이어를 덮도록 형성된 커버를 구비하는 클램프;
    상기 반도체 패키지의 서브스트레이트 볼패드에 접촉하는 다수의 테스터 핀; 및
    상기 클램프와 테스터 핀을 접속,연결하는 쇼트 감지수단;을 포함하는 것을 특징으로 하는 반도체 패키지의 와이어 오픈/쇼트 테스터
  2. 삭제
  3. 제 1 항에 있어서,
    상기 반도체 패키지의 서브스트레이트면에서 상기 클램프의 커버까지의 높이는 상기 반도체 패키지의 와이어 및 칩을 봉지하는 봉지재의 높이와 같도록 형성된 것을 특징으로 하는 반도체 패키지의 와이어 오픈/쇼트 테스터
  4. 제 1 항에 있어서,
    상기 클램프의 커버는 도전성 재료로 형성된 것을 특징으로 하는 반도체 패키지의 와이어 오픈/쇼트 테스터
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 쇼트 감지수단은 클램프의 커버에 일측이 접속되고, 테스터 핀에 타측이 접속된 것을 특징으로 하는 반도체 패키지의 와이어 오픈/쇼트 테스터
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